JPH065803A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH065803A JPH065803A JP4156911A JP15691192A JPH065803A JP H065803 A JPH065803 A JP H065803A JP 4156911 A JP4156911 A JP 4156911A JP 15691192 A JP15691192 A JP 15691192A JP H065803 A JPH065803 A JP H065803A
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- JP
- Japan
- Prior art keywords
- memory cell
- dummy pattern
- cell array
- poly
- interlayer film
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- Pending
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Abstract
(57)【要約】
【目的】積層型のメモリセルアレーと周辺回路を有し、
層間配線のショート等の不具合を生じない半導体メモリ
を提供する。 【構成】積層型のメモリセルアレーと周辺回路を有する
半導体メモリにおいて、前記メモリセルアレー２０の周
囲に、該メモリセルアレー２０の段差以下の段差を有す
るダミーパターン２１を設ける。
層間配線のショート等の不具合を生じない半導体メモリ
を提供する。 【構成】積層型のメモリセルアレーと周辺回路を有する
半導体メモリにおいて、前記メモリセルアレー２０の周
囲に、該メモリセルアレー２０の段差以下の段差を有す
るダミーパターン２１を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに係り、
特に層間のショートを防止した信頼性の高い配線のメモ
リセルアレーを有する積層型半導体メモリに関するもの
である。
特に層間のショートを防止した信頼性の高い配線のメモ
リセルアレーを有する積層型半導体メモリに関するもの
である。
【０００２】
【従来の技術】図３は、従来のスタック（積層）型ＤＲ
ＡＭのメモリセルと周辺回路部の断面図を示す。
ＡＭのメモリセルと周辺回路部の断面図を示す。
【０００３】図３において、シリコン（Ｓｉ）基板１上
にＬＯＣＯＳ素子分離領域２、層間膜のＳｉＯ2８ａ、
トランジスタのゲート電極用ｐｏｌｙ−Ｓｉ３、拡散層
（Ｎ-，Ｎ+）４ａ，４ｂが形成され、更に、スタック型
キャパシタ用の記憶ノードｐｏｌｙ−Ｓｉ６とキャパシ
タプレート用のｐｏｌｙ−Ｓｉ７を設け、その上に層間
膜のＳｉＯ2８ｂを介してビット線９、さらに層間膜の
ＳｉＯ2８ｃが設けられている。この層間膜のＳｉＯ2８
ｃ上には、コンタクトホールのパターンを形成するため
のレジスト１０が設けられている。
にＬＯＣＯＳ素子分離領域２、層間膜のＳｉＯ2８ａ、
トランジスタのゲート電極用ｐｏｌｙ−Ｓｉ３、拡散層
（Ｎ-，Ｎ+）４ａ，４ｂが形成され、更に、スタック型
キャパシタ用の記憶ノードｐｏｌｙ−Ｓｉ６とキャパシ
タプレート用のｐｏｌｙ−Ｓｉ７を設け、その上に層間
膜のＳｉＯ2８ｂを介してビット線９、さらに層間膜の
ＳｉＯ2８ｃが設けられている。この層間膜のＳｉＯ2８
ｃ上には、コンタクトホールのパターンを形成するため
のレジスト１０が設けられている。
【０００４】従来のスタック型ＤＲＡＭでは、メモリセ
ルアレーから周辺回路に接続する部分でレジストが薄い
箇所１０ａが生じる。
ルアレーから周辺回路に接続する部分でレジストが薄い
箇所１０ａが生じる。
【０００５】
【発明が解決しようとする課題】図３に示した構造の状
態から、コンタクトホールを形成するためレジスト１０
をマスクとして層間膜のＳｉＯ2８ｃの所定部分をＲＩ
Ｅ等でドライエッチングする場合、レジスト１０もある
程度削れるために特にレジストが薄い箇所１０ａは、ド
ライエッチングに耐えられず、本来エッチングすべきで
ない部分の層間膜ＳｉＯ2８ｃまでもエッチングしてし
まい、図４に示す様に、ＳｉＯ2８ｂに開口１４が開
き、上層配線と露出したビット線９とがショートする不
具合を生じる場合があった。
態から、コンタクトホールを形成するためレジスト１０
をマスクとして層間膜のＳｉＯ2８ｃの所定部分をＲＩ
Ｅ等でドライエッチングする場合、レジスト１０もある
程度削れるために特にレジストが薄い箇所１０ａは、ド
ライエッチングに耐えられず、本来エッチングすべきで
ない部分の層間膜ＳｉＯ2８ｃまでもエッチングしてし
まい、図４に示す様に、ＳｉＯ2８ｂに開口１４が開
き、上層配線と露出したビット線９とがショートする不
具合を生じる場合があった。
【０００６】そこで本発明は、積層型のメモリセルアレ
ーと周辺回路を有し、層間配線のショート等の不具合を
生じない半導体メモリセルを提供することを目的とす
る。
ーと周辺回路を有し、層間配線のショート等の不具合を
生じない半導体メモリセルを提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記課題は本発明によれ
ば、積層型のメモリセルアレーと周辺回路を有する半導
体メモリにおいて、前記メモリアレーの周囲に、該メモ
リセル段差以下の段差を有するダミーパターンを設けた
ことを特徴とする半導体メモリによって解決される。
ば、積層型のメモリセルアレーと周辺回路を有する半導
体メモリにおいて、前記メモリアレーの周囲に、該メモ
リセル段差以下の段差を有するダミーパターンを設けた
ことを特徴とする半導体メモリによって解決される。
【０００８】本発明の前記ダミーパターンは複数の層か
らなっているのが、製造プロセス上で有利である。
らなっているのが、製造プロセス上で有利である。
【０００９】
【作用】本発明によれば、図１及び図２に示したように
積層型のメモリセルアレー２０の基板１からの厚さ（段
差）が小さくなるコーナー部（２０ａ，２０ｂ・・・）
の近傍にメモリセルアレー２０の最大段差Ｈ１に（同一
でも可）段差Ｈ２を作り、ダミーパターン２１を設け
る。そのためメモリセルアレー２０とダミーパターン２
１上に配設されるレジスト１０の厚さが極端に薄くなる
ことが防止され、ＲＩＥ等のドライエッチングにおいて
層間ショートを招く絶縁層のエッチングを防止できる。
積層型のメモリセルアレー２０の基板１からの厚さ（段
差）が小さくなるコーナー部（２０ａ，２０ｂ・・・）
の近傍にメモリセルアレー２０の最大段差Ｈ１に（同一
でも可）段差Ｈ２を作り、ダミーパターン２１を設け
る。そのためメモリセルアレー２０とダミーパターン２
１上に配設されるレジスト１０の厚さが極端に薄くなる
ことが防止され、ＲＩＥ等のドライエッチングにおいて
層間ショートを招く絶縁層のエッチングを防止できる。
【００１０】本発明のダミーパターン２１は、キャパシ
タ用記憶ノードｐｏｌｙ−Ｓｉ６と同時形成のｐｏｌｙ
−Ｓｉパターン６ａ、キャパシタプレート用ｐｏｌｙ−
Ｓｉ７と同時形成のｐｏｌｙ−Ｓｉパターン７ａ、及び
層間膜８ｂの３層から構成してメモリセルアレー２０の
段差に近づけたものである。
タ用記憶ノードｐｏｌｙ−Ｓｉ６と同時形成のｐｏｌｙ
−Ｓｉパターン６ａ、キャパシタプレート用ｐｏｌｙ−
Ｓｉ７と同時形成のｐｏｌｙ−Ｓｉパターン７ａ、及び
層間膜８ｂの３層から構成してメモリセルアレー２０の
段差に近づけたものである。
【００１１】このようにダミーパターン２１は、製造プ
ロセスを変えないで構成できるためにメモリセルアレー
の段差を考慮して適切な複数の層で好ましく形成され
る。
ロセスを変えないで構成できるためにメモリセルアレー
の段差を考慮して適切な複数の層で好ましく形成され
る。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１３】図１は、本発明の半導体メモリ（ＤＲＡ
Ｍ）の一実施例を示す図であり、特に図２は、本発明に
係る半導体メモリのメモリセルアレーとダミーパターン
の配置を示す平面図であり、図１は図２のＡ−Ａ′断面
図である。
Ｍ）の一実施例を示す図であり、特に図２は、本発明に
係る半導体メモリのメモリセルアレーとダミーパターン
の配置を示す平面図であり、図１は図２のＡ−Ａ′断面
図である。
【００１４】図２に示すように、本発明の半導体メモリ
セルはメモリセルアレー２０とそのメモリセルアレーの
角部２０ａ，２０ｂ・・・の近傍にダミーパターン２１
ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ及び２１ｆが２つ
のメモリセルアレー２０を囲むように設けられている。
セルはメモリセルアレー２０とそのメモリセルアレーの
角部２０ａ，２０ｂ・・・の近傍にダミーパターン２１
ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ及び２１ｆが２つ
のメモリセルアレー２０を囲むように設けられている。
【００１５】図２のＡ−Ａ′断面図である図１は、従来
技術を説明した図３あるいは図４の構造にダミーパター
ン２１を設けた構造をとっている。
技術を説明した図３あるいは図４の構造にダミーパター
ン２１を設けた構造をとっている。
【００１６】このダミーパターン２１は、シリコン（Ｓ
ｉ）基板１上の層間膜８ａにｐｏｌｙ−Ｓｉパターン６
ａ及び７ａを後に詳細に説明するようにメモリセル製造
の一貫として設け、その上に層間膜ＳｉＯ2８ｂ、ビッ
ト線９、層間膜８ｃがほぼ従来と同様の厚さに設けられ
ている。
ｉ）基板１上の層間膜８ａにｐｏｌｙ−Ｓｉパターン６
ａ及び７ａを後に詳細に説明するようにメモリセル製造
の一貫として設け、その上に層間膜ＳｉＯ2８ｂ、ビッ
ト線９、層間膜８ｃがほぼ従来と同様の厚さに設けられ
ている。
【００１７】すなわち、本実施例のダミーパターンはｐ
ｏｌｙ−Ｓｉパターン６ａ，７ａ及び層間膜ＳｉＯ2８
ｂの３層構造となっている。
ｏｌｙ−Ｓｉパターン６ａ，７ａ及び層間膜ＳｉＯ2８
ｂの３層構造となっている。
【００１８】このように本実施例では、ダミーパターン
２１を設けることによってＳｉ基板１からビット線９上
の層間膜８ｃまでの厚さＨ２（段差）をメモリセルのそ
の厚さ（段差）Ｈ１に近づける（Ｈ１≧Ｈ２）。層間膜
表面をいく分平坦に緩和させているので、上方に設ける
レジストが薄くなる位置を低減することができる。
２１を設けることによってＳｉ基板１からビット線９上
の層間膜８ｃまでの厚さＨ２（段差）をメモリセルのそ
の厚さ（段差）Ｈ１に近づける（Ｈ１≧Ｈ２）。層間膜
表面をいく分平坦に緩和させているので、上方に設ける
レジストが薄くなる位置を低減することができる。
【００１９】以下、上記実施例の構造を製造する方法を
説明する。
説明する。
【００２０】まず、従来と同様に通常のＭＯＳトランジ
スタ作製工程に従って、Ｓｉ基板１上に、ＬＯＣＯＳの
素子分離領域２を形成し、ゲート電極ｐｏｌｙ−Ｓｉ３
を形成する。その後、拡散層（Ｎ-，Ｎ+）４ａ，４ｂを
形成してＭＯＳトランジスタが完成する。
スタ作製工程に従って、Ｓｉ基板１上に、ＬＯＣＯＳの
素子分離領域２を形成し、ゲート電極ｐｏｌｙ−Ｓｉ３
を形成する。その後、拡散層（Ｎ-，Ｎ+）４ａ，４ｂを
形成してＭＯＳトランジスタが完成する。
【００２１】次にスタック型ＤＲＡＭのキャパシタ用の
記録ノードｐｏｌｙ−Ｓｉ６を形成する。この記憶ノー
ドｐｏｌｙ−Ｓｉ６の形成時にメモリセルアレー２０の
周囲に最終的に本発明に係るダミーパターン２１部位に
もこのｐｏｌｙ−Ｓｉパターン６ａを形成する。次にキ
ャパシタプレート用ｐｏｌｙ−Ｓｉ７を形成するが、こ
の時も同時にダミーパターン２１部位のｐｏｌｙ−Ｓｉ
パターン６ａ上にｐｏｌｙ−Ｓｉパターン７ａを形成す
る。
記録ノードｐｏｌｙ−Ｓｉ６を形成する。この記憶ノー
ドｐｏｌｙ−Ｓｉ６の形成時にメモリセルアレー２０の
周囲に最終的に本発明に係るダミーパターン２１部位に
もこのｐｏｌｙ−Ｓｉパターン６ａを形成する。次にキ
ャパシタプレート用ｐｏｌｙ−Ｓｉ７を形成するが、こ
の時も同時にダミーパターン２１部位のｐｏｌｙ−Ｓｉ
パターン６ａ上にｐｏｌｙ−Ｓｉパターン７ａを形成す
る。
【００２２】次にキャパシタプレート用ｐｏｌｙ−Ｓｉ
７及びｐｏｌｙ−Ｓｉ７ａ上にビット線との層間膜（Ｓ
ｉＯ2）８ｂを形成する。この工程によりｐｏｌｙ−Ｓ
ｉパターン６ａ，７ａ及び層間膜８ｂの３層構造からな
るダミーパターン２１が完成される。本実施例では、不
必要な層間膜８ｂはパターニングにより除去している
が、除去していないプロセスでも良い。次にビット線９
を形成し、その後上層配線（図示せず）との層間膜（Ｓ
ｉＯ2）８ｃを形成する。
７及びｐｏｌｙ−Ｓｉ７ａ上にビット線との層間膜（Ｓ
ｉＯ2）８ｂを形成する。この工程によりｐｏｌｙ−Ｓ
ｉパターン６ａ，７ａ及び層間膜８ｂの３層構造からな
るダミーパターン２１が完成される。本実施例では、不
必要な層間膜８ｂはパターニングにより除去している
が、除去していないプロセスでも良い。次にビット線９
を形成し、その後上層配線（図示せず）との層間膜（Ｓ
ｉＯ2）８ｃを形成する。
【００２３】次に上層の配線とビット線９やキャパシタ
プレート用ｐｏｌｙ−Ｓｉ７等とコンタクトをとるため
のパターンを形成するレジスト１０を塗布する。本実施
例で設けたダミーパターン２１により、従来のようにレ
ジストが薄くなる箇所がなくなる。
プレート用ｐｏｌｙ−Ｓｉ７等とコンタクトをとるため
のパターンを形成するレジスト１０を塗布する。本実施
例で設けたダミーパターン２１により、従来のようにレ
ジストが薄くなる箇所がなくなる。
【００２４】図３で示したレジスト１０が薄い箇所１０
ａは、図２で示したメモリセルアレー２０のコーナー
（角部）に破線で示した領域２０ａ，２０ｂ・・・に相
当する。従って、本発明のダミーパターン２１は、メモ
リセルアレー２０の周囲、特にメモリセルアレー２０の
角部近傍に設けることが好ましいが、全周囲でももちろ
ん可能である。
ａは、図２で示したメモリセルアレー２０のコーナー
（角部）に破線で示した領域２０ａ，２０ｂ・・・に相
当する。従って、本発明のダミーパターン２１は、メモ
リセルアレー２０の周囲、特にメモリセルアレー２０の
角部近傍に設けることが好ましいが、全周囲でももちろ
ん可能である。
【００２５】また上記実施例では、ダミーパターン２１
を構成する層を６ａ，７ａ，８ｂの３層としたが、デバ
イスの段差によっては２層あるいは４層等、種々変更す
ることができる。
を構成する層を６ａ，７ａ，８ｂの３層としたが、デバ
イスの段差によっては２層あるいは４層等、種々変更す
ることができる。
【００２６】
【発明の効果】本発明によれば、特にスタック型ＤＲＡ
Ｍの様にメモリセルアレー部と周辺回路部間で垂直段差
が大きい場合でも、レジスト塗布後にレジストが極端に
薄くなるのが回避され、層間でのショートを招く絶縁層
での開口形成を防止することができる。
Ｍの様にメモリセルアレー部と周辺回路部間で垂直段差
が大きい場合でも、レジスト塗布後にレジストが極端に
薄くなるのが回避され、層間でのショートを招く絶縁層
での開口形成を防止することができる。
【００２７】従って、本発明構造は製造プロセスの歩留
を向上させ、しかも素子の信頼性を向上させることがで
きる。
を向上させ、しかも素子の信頼性を向上させることがで
きる。
【００２８】なお、本発明はプロセスの変更をすること
なく同一のフローによって得られる。
なく同一のフローによって得られる。
【図１】本発明の半導体メモリ（ＤＲＡＭ）の一実施例
を示す断面図である。
を示す断面図である。
【図２】本発明の半導体メモリ（ＤＲＡＭ）の一実施例
を示す平面図である。
を示す平面図である。
【図３】従来技術を説明するための断面図（Ｉ）であ
る。
る。
【図４】従来技術を説明するための断面図（II）であ
る。
る。
１ シリコン（Ｓｉ）基板 ２ ＬＯＣＯＳ素子分離領域 ３ ｐｏｌｙ−Ｓｉ（ゲート電極） ４ａ Ｎ+拡散層 ４ｂ Ｎ-拡散層 ６ ｐｏｌｙ−Ｓｉ（キャパシタ用記憶ノード） ６ａ ｐｏｌｙ−Ｓｉパターン ７ ｐｏｌｙ−Ｓｉ（キャパシタプレート） ７ａ ｐｏｌｙ−Ｓｉパターン ８ａ，８ｂ，８ｃ 層間膜（ＳｉＯ2） ９ ビット線 １０ レジスト １０ａ レジストが薄い箇所 １４ 開口 ２０ メモリセルアレー ２０ａ，２０ｂ・・・２０ｈ メモリセルアレー角部 ２１ ダミーパターン（２１ａ，２１ｂ・・・２１ｆ）
Claims (2)
- 【請求項１】 積層型のメモリセルアレーと周辺回路を
有する半導体メモリにおいて、 前記メモリアレーの周囲に、該メモリセル段差以下の段
差を有するダミーパターンを設けたことを特徴とする半
導体メモリ。 - 【請求項２】 前記ダミーパターンが複数の層からなる
ことを特徴とする請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156911A JPH065803A (ja) | 1992-06-16 | 1992-06-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156911A JPH065803A (ja) | 1992-06-16 | 1992-06-16 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065803A true JPH065803A (ja) | 1994-01-14 |
Family
ID=15638082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156911A Pending JPH065803A (ja) | 1992-06-16 | 1992-06-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065803A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2741193A1 (fr) * | 1995-11-09 | 1997-05-16 | Mitsubishi Electric Corp | Dispositif de memoire a semiconducteurs a motifs fictifs |
| US6175132B1 (en) | 1998-10-13 | 2001-01-16 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| JP2004047943A (ja) * | 2002-03-20 | 2004-02-12 | Fujitsu Ltd | 半導体装置 |
| US8649217B2 (en) | 2011-09-16 | 2014-02-11 | Kabushiki Kaisha Toshiba | Non-volatile memory device and manufacturing method of the same |
-
1992
- 1992-06-16 JP JP4156911A patent/JPH065803A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2741193A1 (fr) * | 1995-11-09 | 1997-05-16 | Mitsubishi Electric Corp | Dispositif de memoire a semiconducteurs a motifs fictifs |
| US6175132B1 (en) | 1998-10-13 | 2001-01-16 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| JP2004047943A (ja) * | 2002-03-20 | 2004-02-12 | Fujitsu Ltd | 半導体装置 |
| US8649217B2 (en) | 2011-09-16 | 2014-02-11 | Kabushiki Kaisha Toshiba | Non-volatile memory device and manufacturing method of the same |
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