JP2605590B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 title claims description 21
- 239000003990 capacitor Substances 0.000 claims description 29
- 238000009792 diffusion process Methods 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000010791 quenching Methods 0.000 claims 1
- 230000000171 quenching effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 127
- 238000000206 photolithography Methods 0.000 description 24
- 238000001312 dry etching Methods 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 238000001459 lithography Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、ダイナミック形ランダムアクセスメモリ（ＤＲＡ
Ｍ）のスタックドキャパシタの製造方法に関する。
特に、ダイナミック形ランダムアクセスメモリ（ＤＲＡ
Ｍ）のスタックドキャパシタの製造方法に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭのメモリセルキャパシタ
として蓄積容量を大きくしたスタックドキャパシタが知
られており、この種のスタックドキャパシタを３次元的
に配置してさらに蓄積容量を大きくする共にメモリセル
面積を小さくする努力がなされてきた。
として蓄積容量を大きくしたスタックドキャパシタが知
られており、この種のスタックドキャパシタを３次元的
に配置してさらに蓄積容量を大きくする共にメモリセル
面積を小さくする努力がなされてきた。
【０００３】 たとえば、３次元的なスタックドキャパ
シタとして多重円筒型で形成するものがある（参照：
Ｄ．Ｔｅｍｍｌｅｒ，”ＭＵＬＴＩＬＡＹＥＲ ＶＥＲ
ＴＩＣＡＬ ＳＴＡＣＫＥＤ ＣＡＰＡＣＩＴＯＲＳ
（ＭＶＳＴＣ） ＦＯＲ ６４Ｍｂｉｔ ＡＮＤ ２５
６Ｍｂｉｔ ＤＲＡＭｓ， Ｓｐｍ．ＶＬＳＩＴｅｃ
ｈ．，１９９１，ｐｐ．１３−１４）。この多重円筒型
スタックドキャパシタの製造方法について図１１〜図１
６を参照して説明する。
シタとして多重円筒型で形成するものがある（参照：
Ｄ．Ｔｅｍｍｌｅｒ，”ＭＵＬＴＩＬＡＹＥＲ ＶＥＲ
ＴＩＣＡＬ ＳＴＡＣＫＥＤ ＣＡＰＡＣＩＴＯＲＳ
（ＭＶＳＴＣ） ＦＯＲ ６４Ｍｂｉｔ ＡＮＤ ２５
６Ｍｂｉｔ ＤＲＡＭｓ， Ｓｐｍ．ＶＬＳＩＴｅｃ
ｈ．，１９９１，ｐｐ．１３−１４）。この多重円筒型
スタックドキャパシタの製造方法について図１１〜図１
６を参照して説明する。
【０００４】 図１１の（Ａ）を参照すると、半導体基
板１たとえばＰ-型単結晶シリコン基板１の表面の所定
領域に、たとえばＬＯＣＯＳ法により素子分離領域とし
てたとえば３０００Å程度のフィールド酸化膜２を形成
する。
板１たとえばＰ-型単結晶シリコン基板１の表面の所定
領域に、たとえばＬＯＣＯＳ法により素子分離領域とし
てたとえば３０００Å程度のフィールド酸化膜２を形成
する。
【０００５】次に、図１１の（Ｂ）を参照すると、半導
体基板１を熱酸化してたとえば１０００Å程度のゲート
酸化膜３を形成し、その後、全面にＬＰＣＶＤ法により
たとえば１５００Å程度のポリシリコンよりなる導電層
４を形成する。次に、導電層４にリン等の不純物を拡散
して抵抗値を低下せしめ、その上に、ＬＰＣＶＤ法によ
りたとえば５００Å程度の二酸化シリコンよりなる絶縁
層５を形成する。
体基板１を熱酸化してたとえば１０００Å程度のゲート
酸化膜３を形成し、その後、全面にＬＰＣＶＤ法により
たとえば１５００Å程度のポリシリコンよりなる導電層
４を形成する。次に、導電層４にリン等の不純物を拡散
して抵抗値を低下せしめ、その上に、ＬＰＣＶＤ法によ
りたとえば５００Å程度の二酸化シリコンよりなる絶縁
層５を形成する。
【０００６】次に、図１１の（Ｃ）を参照すると、通常
のフォトリソグラフィー法及びドライエッチング法によ
り、導電層４及び絶縁層５の所定の部分以外を除去し、
これにより、ＭＯＳトランジスタのゲート電極としての
ワード線４ａ、４ｂが形成する。その後、イオン注入法
により、半導体基板１の表面にソース、ドレイン領域と
しての比較的高濃度のＮ+形不純物層６ａ、６ｂを形成
する。
のフォトリソグラフィー法及びドライエッチング法によ
り、導電層４及び絶縁層５の所定の部分以外を除去し、
これにより、ＭＯＳトランジスタのゲート電極としての
ワード線４ａ、４ｂが形成する。その後、イオン注入法
により、半導体基板１の表面にソース、ドレイン領域と
しての比較的高濃度のＮ+形不純物層６ａ、６ｂを形成
する。
【０００７】次に、図１２の（Ａ）を参照すると、たと
えばＬＰＣＶＤ法等により、たとえば３０００Å程度の
二酸化シリコン等よりなる絶縁層７を形成した後に、通
常のフォトリソグラフィー法及びドライエッチング法に
より、所定の領域にビット線と拡散層とを接続するため
の開孔部８を形成する。
えばＬＰＣＶＤ法等により、たとえば３０００Å程度の
二酸化シリコン等よりなる絶縁層７を形成した後に、通
常のフォトリソグラフィー法及びドライエッチング法に
より、所定の領域にビット線と拡散層とを接続するため
の開孔部８を形成する。
【０００８】次に、図１２の（Ｂ）を参照すると、開孔
部８に選択的にポリシリコンよりなる導電層９を形成
し、たとえばリン等の不純物を拡散した後に、たとえば
スパッタリング法によりたとえば１０００Å程度のダン
グステンシリサイド膜よりなる導電層１０を形成し、通
常のフォトリソグラフィー法及びドライエッチング法に
より、所定に形状にパターニングし、これにより、ビッ
ト線１０が形成される。
部８に選択的にポリシリコンよりなる導電層９を形成
し、たとえばリン等の不純物を拡散した後に、たとえば
スパッタリング法によりたとえば１０００Å程度のダン
グステンシリサイド膜よりなる導電層１０を形成し、通
常のフォトリソグラフィー法及びドライエッチング法に
より、所定に形状にパターニングし、これにより、ビッ
ト線１０が形成される。
【０００９】次に、図１２の（Ｃ）を参照すると、たと
えば３０００Å程度の二酸化シリコンの絶縁層１１を全
面に形成する。
えば３０００Å程度の二酸化シリコンの絶縁層１１を全
面に形成する。
【００１０】次に、図１３の（Ａ）を参照すると、通常
のフォトリソグラフィー法及びドライエッチング法によ
り、所定の領域に後述の下部電極層と拡散層６ｂを接続
するための開孔部を形成する。次に、この開孔部に選択
的に例えばリン等の不純物を拡散したポリシリコンのよ
うな導電層１４を形成し、さらに、たとえば５００Å程
度のポリシリコンのような導電層１２を全面に形成し、
これにたとえばリン等の不純物を拡散する。
のフォトリソグラフィー法及びドライエッチング法によ
り、所定の領域に後述の下部電極層と拡散層６ｂを接続
するための開孔部を形成する。次に、この開孔部に選択
的に例えばリン等の不純物を拡散したポリシリコンのよ
うな導電層１４を形成し、さらに、たとえば５００Å程
度のポリシリコンのような導電層１２を全面に形成し、
これにたとえばリン等の不純物を拡散する。
【００１１】次に、図１３の（Ｂ）を参照すると、たと
えば６０００Å程度の二酸化シリコンのような絶縁層１
３を全面に形成し、通常のフォトリソグラフィー法及び
ドライエッチング法により、ノード電極形状になるよう
不要部分１６を除去する。
えば６０００Å程度の二酸化シリコンのような絶縁層１
３を全面に形成し、通常のフォトリソグラフィー法及び
ドライエッチング法により、ノード電極形状になるよう
不要部分１６を除去する。
【００１２】次に、図１４の（Ａ）を参照すると、たと
えば１０００Å程度のポリシリコンのような導電層１７
を全面に形成する。さらに、たとえば１０００Å程度の
二酸化シリコンのような絶縁膜１８を全面に形成し、導
電層１７の上部に形成された絶縁層１８のみがエッチン
グされるようエッチング時間を制御してドライエッチン
グを行う。これにより、開孔部内部に絶縁層１８の側壁
絶縁層１８ａ、１８ｂが形成される。さらに、たとえば
８０００Å程度のポリシリコンのような導電層１９を全
面に形成する。
えば１０００Å程度のポリシリコンのような導電層１７
を全面に形成する。さらに、たとえば１０００Å程度の
二酸化シリコンのような絶縁膜１８を全面に形成し、導
電層１７の上部に形成された絶縁層１８のみがエッチン
グされるようエッチング時間を制御してドライエッチン
グを行う。これにより、開孔部内部に絶縁層１８の側壁
絶縁層１８ａ、１８ｂが形成される。さらに、たとえば
８０００Å程度のポリシリコンのような導電層１９を全
面に形成する。
【００１３】次に、図１４の（Ｂ）を参照すると、絶縁
層１３、１８が表面に現れてくる程度にエッチング時間
を制御して、導電層１７、１９のドライエッチングを行
う。
層１３、１８が表面に現れてくる程度にエッチング時間
を制御して、導電層１７、１９のドライエッチングを行
う。
【００１４】次に、図１５の（Ａ）を参照すると、等方
性エッチングにより絶縁層１３、１８ａ、１８ｂを全て
除去する。次に、表面に現れた導電層１２をドライエッ
チングによりエッチングする。この際、導電層１７、１
９の上部もわずかにエッチングされる。これにより、円
筒型の下部電極が形成される。
性エッチングにより絶縁層１３、１８ａ、１８ｂを全て
除去する。次に、表面に現れた導電層１２をドライエッ
チングによりエッチングする。この際、導電層１７、１
９の上部もわずかにエッチングされる。これにより、円
筒型の下部電極が形成される。
【００１５】次に、図１５の（Ｂ）を参照すると、たと
えばイオン注入法等により、下部電極１７、１９にたと
えばリン等の不純物を拡散する。その後、容量絶縁層２
０を形成し、さらにその上にたとえばポリシリコンのよ
うな導電層２１を形成する。この導電層２１中にはたと
えばリン等の不純物を拡散する。次に、通常のフォトリ
ソグラフィー法及びにドライエッチング法により、導電
層２１のパターニングを行って上部電極を形成し、これ
により、ＤＲＡＭのキャパシタ部が完成することにな
る。
えばイオン注入法等により、下部電極１７、１９にたと
えばリン等の不純物を拡散する。その後、容量絶縁層２
０を形成し、さらにその上にたとえばポリシリコンのよ
うな導電層２１を形成する。この導電層２１中にはたと
えばリン等の不純物を拡散する。次に、通常のフォトリ
ソグラフィー法及びにドライエッチング法により、導電
層２１のパターニングを行って上部電極を形成し、これ
により、ＤＲＡＭのキャパシタ部が完成することにな
る。
【００１６】なお、図１３の（Ｂ）までの工程を行った
後に、導電層１７を形成し、さらに側壁絶縁層１８ａ、
１８ｂを形成する工程をｎ回繰返した後に、導電層１９
を形成し、その後の工程は図１３の（Ａ）〜図１５の
（Ｂ）と同様の工程を経ることにより、ｎ重のシリンダ
キャパシタを形成することができる。
後に、導電層１７を形成し、さらに側壁絶縁層１８ａ、
１８ｂを形成する工程をｎ回繰返した後に、導電層１９
を形成し、その後の工程は図１３の（Ａ）〜図１５の
（Ｂ）と同様の工程を経ることにより、ｎ重のシリンダ
キャパシタを形成することができる。
【００１７】
【発明が解決しようとする課題】しかしながら、上述の
従来のＤＲＡＭ製造方法においては、キャパシタ下部電
極と拡散層を接続するための開孔部の形成を含めて下部
電極を形成するためには、下部電極と拡散層を接続する
ための開孔部を形成するためのフォトリソグラフィー
と、下部電極のかたとなる部分を形成するためのフォト
リソグラフィーの最低計２回フォトリソグラフィーが必
要である。この結果、フォトリソグラフィーのたびに目
合わせが必要になってくるため、かつフォトリソグラフ
ィーの回数が増えるほど後工程における目ずれが大きく
なるため、半導体装置の信頼性が低下するという課題が
ある。つまり、最終的に得られたＤＲＡＭの一部の平面
的レイアウトである図１６を参照すると、もしもノード
電極の型となる部分１６と同様の大きさの開孔を不純物
拡散層６まで形成したとすると、ワード線４及びビット
線１０とショートしてしまうことが分かる。逆に、下部
電極と拡散層を接続する開孔部１５と同様の大きさキャ
パシタ下部電極までを形成しようとすると、キャパシタ
の容量値は非常に小さいものとなり、満足のできるホー
ルド特性が得られなくなる。従って、ノード電極のかた
となる部分１６の開孔部の直径は、下部電極と不純物拡
散層６を接続するための開孔部１５の直径よりも数倍程
度大きくする必要がある。この結果、上述のごとく、フ
ォトリソグラフィーの回数が増加すると、半導体装置の
信頼性を低下することになる。また、フォトリソグラフ
ィーの回数が増えることによって工程数も増大し、半導
体装置の製造過程におけるコストを増大させるという課
題もある。従って、本発明の目的は、信頼性を向上させ
かつ製造コストを低減した半導体装置（スタックドキャ
パシタ）の製造方法を提供することにある。
従来のＤＲＡＭ製造方法においては、キャパシタ下部電
極と拡散層を接続するための開孔部の形成を含めて下部
電極を形成するためには、下部電極と拡散層を接続する
ための開孔部を形成するためのフォトリソグラフィー
と、下部電極のかたとなる部分を形成するためのフォト
リソグラフィーの最低計２回フォトリソグラフィーが必
要である。この結果、フォトリソグラフィーのたびに目
合わせが必要になってくるため、かつフォトリソグラフ
ィーの回数が増えるほど後工程における目ずれが大きく
なるため、半導体装置の信頼性が低下するという課題が
ある。つまり、最終的に得られたＤＲＡＭの一部の平面
的レイアウトである図１６を参照すると、もしもノード
電極の型となる部分１６と同様の大きさの開孔を不純物
拡散層６まで形成したとすると、ワード線４及びビット
線１０とショートしてしまうことが分かる。逆に、下部
電極と拡散層を接続する開孔部１５と同様の大きさキャ
パシタ下部電極までを形成しようとすると、キャパシタ
の容量値は非常に小さいものとなり、満足のできるホー
ルド特性が得られなくなる。従って、ノード電極のかた
となる部分１６の開孔部の直径は、下部電極と不純物拡
散層６を接続するための開孔部１５の直径よりも数倍程
度大きくする必要がある。この結果、上述のごとく、フ
ォトリソグラフィーの回数が増加すると、半導体装置の
信頼性を低下することになる。また、フォトリソグラフ
ィーの回数が増えることによって工程数も増大し、半導
体装置の製造過程におけるコストを増大させるという課
題もある。従って、本発明の目的は、信頼性を向上させ
かつ製造コストを低減した半導体装置（スタックドキャ
パシタ）の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、半導体基板内の不純物拡散層とキャパシ
タ下部電極とを接続する開孔部の形成を、下部電極のか
たとなる開孔部の形成と自己整合的に行う。
めに本発明は、半導体基板内の不純物拡散層とキャパシ
タ下部電極とを接続する開孔部の形成を、下部電極のか
たとなる開孔部の形成と自己整合的に行う。
【００１９】
【作用】上述の手段によれば、不純物拡散層とキャパシ
タ下部電極と拡散層を接続するための開孔部を形成する
ためのフォトリソグラフィーと、下部電極のかたとなる
開孔部を形成するためのフォトリソグラフィーを同時に
１回のみのフォトリソグラフィーで行うことになり、フ
ォトリソグラフィーの回数が減少する。
タ下部電極と拡散層を接続するための開孔部を形成する
ためのフォトリソグラフィーと、下部電極のかたとなる
開孔部を形成するためのフォトリソグラフィーを同時に
１回のみのフォトリソグラフィーで行うことになり、フ
ォトリソグラフィーの回数が減少する。
【００２０】
【実施例】次に、本発明の第１の実施例を図１〜図６を
参照して説明する。初期工程は従来と全く同一であり、
図１１〜図１２に従ってＭＯＳトランジスタ及びビット
線を形成した後に、絶縁層１１を全面に形成する。
参照して説明する。初期工程は従来と全く同一であり、
図１１〜図１２に従ってＭＯＳトランジスタ及びビット
線を形成した後に、絶縁層１１を全面に形成する。
【００２１】次に、図１を参照すると、たとえば２００
０Å程度のポリシリコンからなる導電層２２、たとえば
６０００Å程度の二酸化シリコン等の絶縁層２３、及び
レジスト層２４を順次形成した後に、通常のフォトリソ
グラフィー法によりノード電極のかたとなるようにリソ
グラフィーを行い、レジスト層２４をマスクとして絶縁
膜１３のドライエッチングを行う。この際、絶縁層に開
孔された開孔部２３ａは、開孔部の上部よりも下部のほ
うが小さくなるようなドライエッチングを行う。その大
きさは、開孔部上部と下部の直径比が少なくとも２倍以
上あるほうが適当である。これは、下部電極のかたとな
る大きさで不純物拡散層６ｂ上まで開孔を形成しようと
すると、ゲート電極（ワード線）及びビット線とショー
トしてしまうためである。さらに、レジスト層２４及び
絶縁層２３をマスクとして導電層２２のエッチングを行
う。
０Å程度のポリシリコンからなる導電層２２、たとえば
６０００Å程度の二酸化シリコン等の絶縁層２３、及び
レジスト層２４を順次形成した後に、通常のフォトリソ
グラフィー法によりノード電極のかたとなるようにリソ
グラフィーを行い、レジスト層２４をマスクとして絶縁
膜１３のドライエッチングを行う。この際、絶縁層に開
孔された開孔部２３ａは、開孔部の上部よりも下部のほ
うが小さくなるようなドライエッチングを行う。その大
きさは、開孔部上部と下部の直径比が少なくとも２倍以
上あるほうが適当である。これは、下部電極のかたとな
る大きさで不純物拡散層６ｂ上まで開孔を形成しようと
すると、ゲート電極（ワード線）及びビット線とショー
トしてしまうためである。さらに、レジスト層２４及び
絶縁層２３をマスクとして導電層２２のエッチングを行
う。
【００２２】次に、図２を参照すると、レジスト層２４
をマスクとして絶縁層２３に対して通常の異方性のドラ
イエッチングを行う。このようにして、下部電極と不純
物拡散層６ｂを接続するための開孔部２５の形成と、下
部電極のかたとなる開孔部２６の形成とが、同時に１回
のみのリソグラフィーで行われることになる。
をマスクとして絶縁層２３に対して通常の異方性のドラ
イエッチングを行う。このようにして、下部電極と不純
物拡散層６ｂを接続するための開孔部２５の形成と、下
部電極のかたとなる開孔部２６の形成とが、同時に１回
のみのリソグラフィーで行われることになる。
【００２３】次に、図３を参照すると、レジスト層２４
を除去し、その後、たとえば１０００Å程度のポリシリ
コンのような導電層２７を全面に形成する。さらに、た
とえば１０００Å程度の二酸化シリコンのような絶縁層
２８を全面に形成し、導電層２７の上部に形成された絶
縁層２８のみがエッチングされるようエッチング時間を
制御してドライエッチングを行う。これにより、開孔部
内部に絶縁膜２８の側壁絶縁層２８ａ、２８ｂが形成さ
れる。さらに、たとえば８０００Å程度のポリシリコン
のような導電層２９を全面に形成する。
を除去し、その後、たとえば１０００Å程度のポリシリ
コンのような導電層２７を全面に形成する。さらに、た
とえば１０００Å程度の二酸化シリコンのような絶縁層
２８を全面に形成し、導電層２７の上部に形成された絶
縁層２８のみがエッチングされるようエッチング時間を
制御してドライエッチングを行う。これにより、開孔部
内部に絶縁膜２８の側壁絶縁層２８ａ、２８ｂが形成さ
れる。さらに、たとえば８０００Å程度のポリシリコン
のような導電層２９を全面に形成する。
【００２４】次に、図４を参照すると、絶縁層２３、２
８ａ、２８ｂが表面に現れてくる程度にエッチング時間
を制御して、導電層２７、２９のドライエッチングを行
う。次に、図５を参照すると、等方性エッチングにより
絶縁層２３、１８ａ、１８ｂを全て除去する。次に、表
面に現れた導電層２２がエッチングされるようにドライ
エッチングを行う。この際、導電層２７、２９の上部も
わずかにエッチングされる。これにより、円筒型の下部
電極が形成されることになる。
８ａ、２８ｂが表面に現れてくる程度にエッチング時間
を制御して、導電層２７、２９のドライエッチングを行
う。次に、図５を参照すると、等方性エッチングにより
絶縁層２３、１８ａ、１８ｂを全て除去する。次に、表
面に現れた導電層２２がエッチングされるようにドライ
エッチングを行う。この際、導電層２７、２９の上部も
わずかにエッチングされる。これにより、円筒型の下部
電極が形成されることになる。
【００２５】次に、図６を参照すると、たとえばイオン
注入法等により下部電極にたとえばリン等の不純物を拡
散する。その後、容量絶縁層３０及び例えばポリシリコ
ンのような導電層３１を形成し、この導電層３１中に例
えばリン等の不純物を拡散する。次に、通常のフォトリ
ソグラフィー法及びドライエッチング法により、導電層
３１のパターニングを行って上部電極を形成し、ＤＲＡ
Ｍのキャパシタが完成することになる。
注入法等により下部電極にたとえばリン等の不純物を拡
散する。その後、容量絶縁層３０及び例えばポリシリコ
ンのような導電層３１を形成し、この導電層３１中に例
えばリン等の不純物を拡散する。次に、通常のフォトリ
ソグラフィー法及びドライエッチング法により、導電層
３１のパターニングを行って上部電極を形成し、ＤＲＡ
Ｍのキャパシタが完成することになる。
【００２６】なお、図２までの工程を行った後に、導電
層２７を形成し、さらに側壁絶縁層２８ａ、２８ｂを形
成する工程をｎ回繰り返した後に、導電層２９を推積
し、その後の工程は図３〜図６と同様の工程を得ること
により、ｎ重のシリンダキャパシタを形成することがで
きる。
層２７を形成し、さらに側壁絶縁層２８ａ、２８ｂを形
成する工程をｎ回繰り返した後に、導電層２９を推積
し、その後の工程は図３〜図６と同様の工程を得ること
により、ｎ重のシリンダキャパシタを形成することがで
きる。
【００２７】このように、本発明の第１の実施例の場合
は、下部電極と拡散層を接続するための開孔部を形成す
るためのフォトリソグラフィーと、下部電極のかたとな
る部分を形成するためのフォトリソグラフィーとが同時
に１回のみのフォトリソグラフィーで行われることにな
る。
は、下部電極と拡散層を接続するための開孔部を形成す
るためのフォトリソグラフィーと、下部電極のかたとな
る部分を形成するためのフォトリソグラフィーとが同時
に１回のみのフォトリソグラフィーで行われることにな
る。
【００２８】次に、本発明の第２の実施例を図７〜図１
０を参照して説明する。この場合も、図１１〜図１２ま
での初期工程は第１の実施例と全く同一の方法で形成で
きる。
０を参照して説明する。この場合も、図１１〜図１２ま
での初期工程は第１の実施例と全く同一の方法で形成で
きる。
【００２９】始に、図７を参照すると、たとえば１００
０Å程度のポリシリコン膜等の導電層３２、たとえば６
０００Å程度の二酸化シリコン等の絶縁層３３及び例え
ば２０００Å程度のポリシリコンからなる導電層３４を
順次推積したのちに、通常のフォトリソグラフィー法及
びドライエッチング法により、導電層３４及び絶縁層３
３は、下部電極のかたとなる部分の形状にパターニング
される。この際のドライエッチングは通常の異方性エッ
チングである。
０Å程度のポリシリコン膜等の導電層３２、たとえば６
０００Å程度の二酸化シリコン等の絶縁層３３及び例え
ば２０００Å程度のポリシリコンからなる導電層３４を
順次推積したのちに、通常のフォトリソグラフィー法及
びドライエッチング法により、導電層３４及び絶縁層３
３は、下部電極のかたとなる部分の形状にパターニング
される。この際のドライエッチングは通常の異方性エッ
チングである。
【００３０】次に、図８を参照すると、たとえば２００
０Å程度の二酸化シリコンのような絶縁層３５を形成
し、続いて導電層３４の上部に形成された絶縁層３５の
みがエッチングされるようエッチング時間を制御してド
ライエッチングを行う。これにより、絶縁層３３の内壁
に絶縁膜３５の側壁絶縁層３５ａ、３５ｂを形成する。
さらに、この側壁絶縁層３５ａ、３５ｂをマスクとし
て、導電層３２のエッチングを行う。
０Å程度の二酸化シリコンのような絶縁層３５を形成
し、続いて導電層３４の上部に形成された絶縁層３５の
みがエッチングされるようエッチング時間を制御してド
ライエッチングを行う。これにより、絶縁層３３の内壁
に絶縁膜３５の側壁絶縁層３５ａ、３５ｂを形成する。
さらに、この側壁絶縁層３５ａ、３５ｂをマスクとし
て、導電層３２のエッチングを行う。
【００３１】次に、図９を参照すると、導電層３４をマ
スクとして通常のドライエッチングにより側壁絶縁層３
５ａ、３５ｂを全てエッチングし、同時に導電層３２を
マスクとしてその下の絶縁層７、１１を所定の形状にエ
ッチングする。従って、この実施例においても、下部電
極と拡散層を接続するための開孔部３６の形成と、下部
電極のかたとなる開孔部３７の形成が、同時に１回のみ
のリソグラフィーで行うことができる。
スクとして通常のドライエッチングにより側壁絶縁層３
５ａ、３５ｂを全てエッチングし、同時に導電層３２を
マスクとしてその下の絶縁層７、１１を所定の形状にエ
ッチングする。従って、この実施例においても、下部電
極と拡散層を接続するための開孔部３６の形成と、下部
電極のかたとなる開孔部３７の形成が、同時に１回のみ
のリソグラフィーで行うことができる。
【００３２】次に、図１０を参照すると、たとえばポリ
シリコンからなる導電層３８を形成する。さらに、たと
えば１０００Å程度の二酸化シリコンのような絶縁層３
９を全面に形成し、導電層３８の上部に形成された絶縁
層３９のみがエッチングされるようエッチング時間を制
御してドライエッチングを行う。これにより、開孔部内
部に側壁絶縁層３９ａ、３９ｂが形成される。さらに、
たとえば８０００Å程度のポリシリコンのような導電層
４０を全面に形成する。これ以降は、図４〜図６と同様
の工程を得ることによりキャパシタを形成することがで
きる。
シリコンからなる導電層３８を形成する。さらに、たと
えば１０００Å程度の二酸化シリコンのような絶縁層３
９を全面に形成し、導電層３８の上部に形成された絶縁
層３９のみがエッチングされるようエッチング時間を制
御してドライエッチングを行う。これにより、開孔部内
部に側壁絶縁層３９ａ、３９ｂが形成される。さらに、
たとえば８０００Å程度のポリシリコンのような導電層
４０を全面に形成する。これ以降は、図４〜図６と同様
の工程を得ることによりキャパシタを形成することがで
きる。
【００３３】このように、第２の実施例においても、下
部電極と拡散層を接続するための開孔部３６の形成と、
下部電極のかたとなる開孔部３７の形成とが、同時に１
回のみのリソグラフィーで行うことができる。
部電極と拡散層を接続するための開孔部３６の形成と、
下部電極のかたとなる開孔部３７の形成とが、同時に１
回のみのリソグラフィーで行うことができる。
【００３４】なお、上述の実施例においては、ＭＯＳト
ランジスタ及びビット線を形成したのちにキャパシタを
形成する、いわゆるＣＯＢ（Ｃａｐａｓｉｔｏｒ−Ｏｖ
ｅｒ−Ｂｉｔｌｉｎｅ）構造について説明しているが、
本発明はビット線がＭＯＳトランジスタ及びキャパシタ
を形成した後に形成される構造についても適用できる。
すなわち、ＭＯＳトランジスタを形成した後に層間膜を
形成し、さらに上述のスタックドキャパシタ形成工程を
得た後に、ビット線を形成する方法にも本発明は適用で
きる。
ランジスタ及びビット線を形成したのちにキャパシタを
形成する、いわゆるＣＯＢ（Ｃａｐａｓｉｔｏｒ−Ｏｖ
ｅｒ−Ｂｉｔｌｉｎｅ）構造について説明しているが、
本発明はビット線がＭＯＳトランジスタ及びキャパシタ
を形成した後に形成される構造についても適用できる。
すなわち、ＭＯＳトランジスタを形成した後に層間膜を
形成し、さらに上述のスタックドキャパシタ形成工程を
得た後に、ビット線を形成する方法にも本発明は適用で
きる。
【００３５】
【発明の効果】以上説明したように本発明によれば、フ
ォトリソグラフィーを用いる回数を減少でき、従って、
フォトリソグラフィーの目ズレによる不良の発生を低減
することができ、この結果、半導体装置の信頼性を向上
できる。また、フォトリソグラフィーの回数が最低１回
以上減少できるので、半導体装置の製造過程におけるコ
ストも低減できる。
ォトリソグラフィーを用いる回数を減少でき、従って、
フォトリソグラフィーの目ズレによる不良の発生を低減
することができ、この結果、半導体装置の信頼性を向上
できる。また、フォトリソグラフィーの回数が最低１回
以上減少できるので、半導体装置の製造過程におけるコ
ストも低減できる。
【図１】本発明に係る半導体装置の製造方法の第１の実
施例を説明する断面図である。
施例を説明する断面図である。
【図２】本発明に係る半導体装置の製造方法の第１の実
施例を説明する断面図である。
施例を説明する断面図である。
【図３】本発明に係る半導体装置の製造方法の第１の実
施例を説明する断面図である。
施例を説明する断面図である。
【図４】本発明に係る半導体装置の製造方法の第１の実
施例を説明する断面図である。
施例を説明する断面図である。
【図５】本発明に係る半導体装置の製造方法の第１の実
施例を説明する断面図である。
施例を説明する断面図である。
【図６】本発明に係る半導体装置の製造方法の第１の実
施例を説明する断面図である。
施例を説明する断面図である。
【図７】本発明に係る半導体装置の製造方法の第２の実
施例を説明する断面図である。
施例を説明する断面図である。
【図８】本発明に係る半導体装置の製造方法の第２の実
施例を説明する断面図である。
施例を説明する断面図である。
【図９】本発明に係る半導体装置の製造方法の第２の実
施例を説明する断面図である。
施例を説明する断面図である。
【図１０】本発明に係る半導体装置の製造方法の第２の
実施例を説明する断面図である。
実施例を説明する断面図である。
【図１１】従来の半導体装置の製造方法を説明する断面
図である。
図である。
【図１２】従来の半導体装置の製造方法を説明する断面
図である。
図である。
【図１３】従来の半導体装置の製造方法を説明する断面
図である。
図である。
【図１４】従来の半導体装置の製造方法を説明する断面
図である。
図である。
【図１５】従来の半導体装置の製造方法を説明する断面
図である。
図である。
【図１６】従来の半導体装置の製造方法の課題を説明す
る平面図である。
る平面図である。
１…Ｐ-形半導体基板 ２…フィールド酸化膜 ３…ゲート酸化膜 ４、４ａ、４ｂ…導電層（ワード線） ５、５ａ、５ｂ…絶縁層 ６ａ、６ｂ…Ｎ+形不純物拡散層 ７…絶縁層 ８…開孔部 ９…導電層 １０…導電層（ビット線） １１…絶縁層 １２…導電層 １３…絶縁層 １４…導電層 １５…第１の開孔部 １６…第２の開孔部 １７…導電層 １８ａ、１８ｂ絶縁層 １９…導電層 ２０…容量絶縁層 ２１…導電層（上部電極） ２２…導電層 ２３…絶縁層 ２４…レジスト層 ２５…第１の開孔部 ２６…第２の開孔部 ２７…導電層 ２８ａ、２８ｂ…絶縁層 ２９…導電層 ３０…容量絶縁層 ３１…導電層（上部電極） ３２…導電層 ３３…絶縁層 ３４…導電層 ３７…第２の開孔部 ３８…導電層 ３９ａ、３９ｂ…側壁絶縁層 ４０…導電層
Claims (3)
- 【請求項１】 半導体基板（１）内の不純物拡散領域
（６ｂ）上に設けられた第１の絶縁層（７、１１）内の
第１の開孔部（２５、３６）に埋設された導電層と、 前記第１の絶縁層上に設けられた第２の絶縁層内の第２
の開孔部（２６、３７）に埋設され、前記導電層に接続
されたキャパシタ下部電極層と、 該下部電極層に第３の絶縁層を介して対向して設けられ
たキャパシタ上部電極層（３１）と を具備する半導体装置であって、 前記第１の開孔部の形成は前記第２の開孔部の形成と自
己整合的に行われ、前記第１の開孔部の大きさを前記第
２の開孔部の大きさより小さくすることを特徴とする半
導体装置の製造方法。 - 【請求項２】 半導体基板（１）上に、第１の絶縁層
（７、１１）、第１の導電層（２２）、第２の絶縁層
（２３）及びレジスト層（２４）を順次形成する工程
と、 該レジスト層に開孔パターンを形成する工程と、 該開孔パターンを用いて前記第２の絶縁層に上部より下
部が小さい開孔部（２３ａ）を形成する工程と、 前記レジスト層及び前記第２の絶縁層をマスクとして前
記第１の導電層をエッチングする工程と、 前記レジスト層をマスクとして前記第２の絶縁層をエッ
チングすると共に、前記第１の導電層をマスクとして前
記第１の絶縁層をエッチングする工程と、 前記レジスト層を除去する工程と、 前記第２の絶縁層、前記第１の導電層及び前記第１の絶
縁層に形成された開孔部にキャパシタ下部電極層（２
２、２７、２９）を形成する工程と、 該キャパシタ下部電極層に対向するキャパシタ上部電極
層（３１）を形成する工程と を具備する半導体装置の製造方法。 - 【請求項３】 半導体基板（１）上に、第１の絶縁層
（７、１１）、第１の導電層（３２）、第２の絶縁層
（３３）及び第２の導電層（３４）を順次形成する工程
と、 前記第２の導電層及び前記第２の絶縁層に開孔部（３
７）を形成する工程と、 該開孔部のみに第３の絶縁層（３５ａ、３５ｂ）を形成
する工程と、 該第３の絶縁層をマスクとして前記第１の導電層をエッ
チングする工程と、 前記第２の導電層をマスクとして前記第３の絶縁層をエ
ッチングすると共に、前記第１の導電層をマスクとして
前記第１の絶縁層をエッチングする工程と、 前記第２の導電層、前記第２の絶縁層、前記第１の導電
層及び前記第１の絶縁層に形成された開孔部にキャパシ
タ下部電極層（３２、３８、４０）を形成する工程と、 該キャパシタ下部電極層に対向するキャパシタ上部電極
層（３１）を形成する工程とを具備する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191791A JP2605590B2 (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191791A JP2605590B2 (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729994A JPH0729994A (ja) | 1995-01-31 |
| JP2605590B2 true JP2605590B2 (ja) | 1997-04-30 |
Family
ID=16280602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191791A Expired - Lifetime JP2605590B2 (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605590B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2836546B2 (ja) * | 1995-10-31 | 1998-12-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2924771B2 (ja) * | 1996-02-26 | 1999-07-26 | 日本電気株式会社 | 蓄積容量部形成方法 |
| JP2930110B2 (ja) * | 1996-11-14 | 1999-08-03 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| GB2323705B (en) * | 1997-03-27 | 2002-02-20 | Nec Corp | Semiconductor device with memory cell and fabrication method thereof |
| JP2000208728A (ja) | 1999-01-18 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20010005301A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체소자의 캐패시터 형성방법 |
| KR100313957B1 (ko) * | 1999-11-22 | 2001-11-26 | 박종섭 | 커패시터 제조방법 |
| KR100373344B1 (ko) * | 1999-12-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100376865B1 (ko) * | 2000-09-28 | 2003-03-19 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 및 그 제조방법 |
| KR100344761B1 (ko) * | 2000-09-28 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 및 그 제조방법 |
| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04336464A (ja) * | 1991-05-13 | 1992-11-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
-
1993
- 1993-07-07 JP JP5191791A patent/JP2605590B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0729994A (ja) | 1995-01-31 |
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