JP2930110B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H10B12/03—Making the capacitor or connections thereto
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にメモリセルのキャパシタにおいて電荷蓄積
容量を増大し得る構造とその製造方法に関するものであ
る。
に関し、特にメモリセルのキャパシタにおいて電荷蓄積
容量を増大し得る構造とその製造方法に関するものであ
る。
【０００２】
【従来の技術】現在までＤＲＡＭ(Dynamic Random Ac
cess Memory) は、３年でほぼ４倍という記憶容量向上
を実現してきており、既に２５６メガビット（Ｍｂ）級
からギガビット（Ｇｂ）級メモリの開発が始まってい
る。この大容量化は、高密度化、即ち素子寸法を微細化
することで達成されてきた。しかし、微細化に伴う蓄積
容量の減少のために信号対雑音（ＳＮ）比の低下やα線
の入射による信号反転等の問題が顕在化し、信頼性の維
持が課題となっている。このため蓄積容量を増加させる
ことができるメモリセルとして特公昭６１−５５５２８
号公報で開示された蓄積容量部の一部をスイッチ用トラ
ンジスタや素子間分離酸化膜上に積み上げた積層容量型
（ＳＴＣ：Stacked Capacitor)セルが注目されてきた。
さらに、高集積化が進むなかで、このＳＴＣセルを改良
したセル構造として、ビット線の上にキャパシタを形成
するいわゆるキャパシタ・オーバービットライン型（Ｃ
ＯＢ：Capacitor Over Bitline）セルが提案された。
以下に、このＣＯＢセル構造について例を挙げて説明す
る。
cess Memory) は、３年でほぼ４倍という記憶容量向上
を実現してきており、既に２５６メガビット（Ｍｂ）級
からギガビット（Ｇｂ）級メモリの開発が始まってい
る。この大容量化は、高密度化、即ち素子寸法を微細化
することで達成されてきた。しかし、微細化に伴う蓄積
容量の減少のために信号対雑音（ＳＮ）比の低下やα線
の入射による信号反転等の問題が顕在化し、信頼性の維
持が課題となっている。このため蓄積容量を増加させる
ことができるメモリセルとして特公昭６１−５５５２８
号公報で開示された蓄積容量部の一部をスイッチ用トラ
ンジスタや素子間分離酸化膜上に積み上げた積層容量型
（ＳＴＣ：Stacked Capacitor)セルが注目されてきた。
さらに、高集積化が進むなかで、このＳＴＣセルを改良
したセル構造として、ビット線の上にキャパシタを形成
するいわゆるキャパシタ・オーバービットライン型（Ｃ
ＯＢ：Capacitor Over Bitline）セルが提案された。
以下に、このＣＯＢセル構造について例を挙げて説明す
る。
【０００３】図２４は、特開平 １−１７９４４９号公
報にて提案された半導体記憶装置のセル構造を示すレイ
アウト図であり、図２５は、その素子領域部での断面図
である（以下、これを第１の従来例という）。主要部が
略直線状に形成され所定の幅（図中のＢｄ）に規定され
たビット線２０６が図中横方向に配置され、これと直交
して複数のワード線２０２が形成されている。ビット線
２０６は、一辺の長さが概略Ｂｄであるビット線コンタ
クト２０５を介して素子領域２０１の中央部（不純物拡
散層２１５）に接触している。また、セルキャパシタの
蓄積電極２０８は容量コンタクト２０３を介して素子領
域２０１に接続されている。このメモリセルでは、素子
領域２０１の主要部は、直交するワード線２０２とビッ
ト線２０６に対して、いずれにも平行にならないように
なっている。そして、素子領域２０１をできるだけ稠密
に配置するため、ワード線とビット線に対して４５度の
角度になるように配置し、かつ、容量コンタクト２０３
が開口する部分のみをビット線に対して平行に配置して
いる。さらに、一つのアクティブ領域はこれに最近接す
る４つの素子領域とはその主要部分が直交するように形
成されている。
報にて提案された半導体記憶装置のセル構造を示すレイ
アウト図であり、図２５は、その素子領域部での断面図
である（以下、これを第１の従来例という）。主要部が
略直線状に形成され所定の幅（図中のＢｄ）に規定され
たビット線２０６が図中横方向に配置され、これと直交
して複数のワード線２０２が形成されている。ビット線
２０６は、一辺の長さが概略Ｂｄであるビット線コンタ
クト２０５を介して素子領域２０１の中央部（不純物拡
散層２１５）に接触している。また、セルキャパシタの
蓄積電極２０８は容量コンタクト２０３を介して素子領
域２０１に接続されている。このメモリセルでは、素子
領域２０１の主要部は、直交するワード線２０２とビッ
ト線２０６に対して、いずれにも平行にならないように
なっている。そして、素子領域２０１をできるだけ稠密
に配置するため、ワード線とビット線に対して４５度の
角度になるように配置し、かつ、容量コンタクト２０３
が開口する部分のみをビット線に対して平行に配置して
いる。さらに、一つのアクティブ領域はこれに最近接す
る４つの素子領域とはその主要部分が直交するように形
成されている。
【０００４】図２４に示されるように、素子領域の主要
部分がワード線とビット線に対して斜めに配置されてい
るため、図２５に示す断面図としては、一対の容量コン
タクト２０３の中心を結ぶ線で切ったものを用いてい
る。半導体基板２１０の表面には、素子領域を区画する
素子分離酸化膜２１１が形成され、素子分離酸化膜２１
１により囲まれた領域内において、基板上にはゲート絶
縁膜２１２を介してワード線２０２が配置されており、
ワード線の両サイドの基板表面には不純物拡散層２１５
が形成されている。ワード線２０２は、第１の層間絶縁
膜２１６により覆われており、その上には中央の不純物
拡散層２１５に接触するビット線２０６が形成されてい
る。ビット線２０６は第２の層間絶縁膜２１８により被
覆されており、第１、第２の層間絶縁膜上には、左右の
不純物拡散層に接触する蓄積電極２０８が形成されてい
る。蓄積電極２０８上にはキャパシタ絶縁膜２２１とプ
レート電極２０７が形成さている。この構造の特徴は、
素子領域２０１が斜めに配置されているため、容量コン
タクト２０３が開口する素子領域をビット線２０６のビ
ット線幅Ｂｄで規定される略直線状になっている部分か
らはずして形成できる点である。このビット線２０６の
主要部分から外した領域に不純物拡散層２１５との接触
部である容量コンタクト２０３を配置している。そし
て、蓄積容量部をビット線の形成後に形成しているた
め、蓄積容量部の間にはコンタクトホールなどの構造が
介入することはなく、蓄積容量部を最大限の大きさに形
成することができ、そのため大きな蓄積容量の確保が可
能となる。ここで最大限、蓄積容量部を大きくするため
に図２４のＳ１、Ｓ２が加工可能な最小の寸法となって
いる。また、容量コンタクト２０３は蓄積電極２０８の
略中心位置に配置されている。
部分がワード線とビット線に対して斜めに配置されてい
るため、図２５に示す断面図としては、一対の容量コン
タクト２０３の中心を結ぶ線で切ったものを用いてい
る。半導体基板２１０の表面には、素子領域を区画する
素子分離酸化膜２１１が形成され、素子分離酸化膜２１
１により囲まれた領域内において、基板上にはゲート絶
縁膜２１２を介してワード線２０２が配置されており、
ワード線の両サイドの基板表面には不純物拡散層２１５
が形成されている。ワード線２０２は、第１の層間絶縁
膜２１６により覆われており、その上には中央の不純物
拡散層２１５に接触するビット線２０６が形成されてい
る。ビット線２０６は第２の層間絶縁膜２１８により被
覆されており、第１、第２の層間絶縁膜上には、左右の
不純物拡散層に接触する蓄積電極２０８が形成されてい
る。蓄積電極２０８上にはキャパシタ絶縁膜２２１とプ
レート電極２０７が形成さている。この構造の特徴は、
素子領域２０１が斜めに配置されているため、容量コン
タクト２０３が開口する素子領域をビット線２０６のビ
ット線幅Ｂｄで規定される略直線状になっている部分か
らはずして形成できる点である。このビット線２０６の
主要部分から外した領域に不純物拡散層２１５との接触
部である容量コンタクト２０３を配置している。そし
て、蓄積容量部をビット線の形成後に形成しているた
め、蓄積容量部の間にはコンタクトホールなどの構造が
介入することはなく、蓄積容量部を最大限の大きさに形
成することができ、そのため大きな蓄積容量の確保が可
能となる。ここで最大限、蓄積容量部を大きくするため
に図２４のＳ１、Ｓ２が加工可能な最小の寸法となって
いる。また、容量コンタクト２０３は蓄積電極２０８の
略中心位置に配置されている。
【０００５】次に、他のＣＯＢセル構造として、特開平
３−７２６７５号公報にて開示された例（以下、これを
第２の従来例という）について説明する。図２６は、同
公報にて提案されたＣＯＢセルの平面レイアウト図であ
り、図２７はその素子領域での断面図である。図２６、
図２７において、図２４、図２５に示した第１の従来例
の部分と対応する部分には下２桁が共通する参照番号を
付し重複する説明は省略する。図２６に示すように、ビ
ット線３０６とワード線３０２とは直交するように形成
され、任意の１本のビット線３０６および隣合う任意の
ワード線３０２をそれぞれ横切るようにセルトランジス
タ２個分の素子領域３０１が形成されている。この例で
は、各素子領域３０１のパターンはそれぞれ同一の向き
に形成されており、全体として１種類の素子領域パター
ンの繰り返しとなっている。また、各ビット線３０６は
それぞれ長さ方向に一定ピッチ毎に素子領域３０１と交
差しており、その交差する部分で２個のセルトランジス
タに共通にコンタクトしている。そして、２個のセルト
ランジスタのそれぞれには、容量コンタクト３０３を介
してキャパシタが接続されている。キャパシタの蓄積電
極は５角形に形成されており、その中心位置はコンタク
トホールの中心位置から外れた位置に形成されている。
３−７２６７５号公報にて開示された例（以下、これを
第２の従来例という）について説明する。図２６は、同
公報にて提案されたＣＯＢセルの平面レイアウト図であ
り、図２７はその素子領域での断面図である。図２６、
図２７において、図２４、図２５に示した第１の従来例
の部分と対応する部分には下２桁が共通する参照番号を
付し重複する説明は省略する。図２６に示すように、ビ
ット線３０６とワード線３０２とは直交するように形成
され、任意の１本のビット線３０６および隣合う任意の
ワード線３０２をそれぞれ横切るようにセルトランジス
タ２個分の素子領域３０１が形成されている。この例で
は、各素子領域３０１のパターンはそれぞれ同一の向き
に形成されており、全体として１種類の素子領域パター
ンの繰り返しとなっている。また、各ビット線３０６は
それぞれ長さ方向に一定ピッチ毎に素子領域３０１と交
差しており、その交差する部分で２個のセルトランジス
タに共通にコンタクトしている。そして、２個のセルト
ランジスタのそれぞれには、容量コンタクト３０３を介
してキャパシタが接続されている。キャパシタの蓄積電
極は５角形に形成されており、その中心位置はコンタク
トホールの中心位置から外れた位置に形成されている。
【０００６】前述の第１の従来例と第２の従来例とは、
構造上の違いはあるものの、蓄積電極の表面積を大きく
することによってセルトランジスタの蓄積容量の増大を
図っている点では共通している（図２６では、Ｓ３を加
工可能な最小寸法とすることによって蓄積容量を最大に
することができる）。しかし、第１、第２の従来例で
は、蓄積電極が平面的に形成されていたため、より微細
化が進行した際には必要な容量の確保が困難となる。そ
こで、蓄積電極をフィン状あるいは円筒状などに形成し
て面積当たりより大きい容量を保持できる構造が提案さ
れている。図２８（ａ）〜（ｃ）は、特開平５−２１８
３３３号公報にて開示された多重円筒型キャパシタを有
するメモリセルの製造方法を示す工程順の断面図である
（以下、これを第３の従来例という）。ここでは、キャ
パシタの蓄積電極の形成方法について詳しく説明するこ
ととし、その下地構造となるセルトランジスタ４０１、
ビット線４０２、層間絶縁膜４０３などの形成方法につ
いての説明は省略する。
構造上の違いはあるものの、蓄積電極の表面積を大きく
することによってセルトランジスタの蓄積容量の増大を
図っている点では共通している（図２６では、Ｓ３を加
工可能な最小寸法とすることによって蓄積容量を最大に
することができる）。しかし、第１、第２の従来例で
は、蓄積電極が平面的に形成されていたため、より微細
化が進行した際には必要な容量の確保が困難となる。そ
こで、蓄積電極をフィン状あるいは円筒状などに形成し
て面積当たりより大きい容量を保持できる構造が提案さ
れている。図２８（ａ）〜（ｃ）は、特開平５−２１８
３３３号公報にて開示された多重円筒型キャパシタを有
するメモリセルの製造方法を示す工程順の断面図である
（以下、これを第３の従来例という）。ここでは、キャ
パシタの蓄積電極の形成方法について詳しく説明するこ
ととし、その下地構造となるセルトランジスタ４０１、
ビット線４０２、層間絶縁膜４０３などの形成方法につ
いての説明は省略する。
【０００７】層間絶縁膜４０３にコンタクトホールを開
孔し、このコンタクトホール内を含む層間絶縁膜４０３
上に不純物がドープされた多結晶シリコンを堆積して容
量コンタクト４０４にて基板と接触する多結晶シリコン
膜４０５を形成し、続いて酸化膜を堆積しフォトリソグ
ラフィ技術とドライエッチング技術を用いて酸化膜をパ
ターニングして蓄積電極を形成する際の核となるパター
ンである第１パターン４０６を形成する。次に、第１パ
ターン４０６の側面に窒化膜からなる第１側壁スペーサ
４０７を形成する。この状態から多結晶シリコン膜４０
５を所定の深さまでエッチングして図２８（ａ）に示す
形状に加工する。次いで、酸化膜より成る第１パターン
４０６をエッチオフしさらに所要深さだけ多結晶シリコ
ン膜をエッチングして、多結晶シリコン膜４０５に第２
パターン４０８を形成する。第１側壁スペーサ４０７を
除去した後、第２パターン４０８の側面に窒化膜などか
らなる第２側壁スペーサ４０９を形成する〔図２８
（ｂ）〕。
孔し、このコンタクトホール内を含む層間絶縁膜４０３
上に不純物がドープされた多結晶シリコンを堆積して容
量コンタクト４０４にて基板と接触する多結晶シリコン
膜４０５を形成し、続いて酸化膜を堆積しフォトリソグ
ラフィ技術とドライエッチング技術を用いて酸化膜をパ
ターニングして蓄積電極を形成する際の核となるパター
ンである第１パターン４０６を形成する。次に、第１パ
ターン４０６の側面に窒化膜からなる第１側壁スペーサ
４０７を形成する。この状態から多結晶シリコン膜４０
５を所定の深さまでエッチングして図２８（ａ）に示す
形状に加工する。次いで、酸化膜より成る第１パターン
４０６をエッチオフしさらに所要深さだけ多結晶シリコ
ン膜をエッチングして、多結晶シリコン膜４０５に第２
パターン４０８を形成する。第１側壁スペーサ４０７を
除去した後、第２パターン４０８の側面に窒化膜などか
らなる第２側壁スペーサ４０９を形成する〔図２８
（ｂ）〕。
【０００８】さらにこの第２側壁スペーサ４０９をエッ
チング用のマスクとして、多結晶シリコン膜４０５を下
地層（スペーサ層）が露出するまでエッチングすること
により、多結晶シリコン膜４０５を二重円筒型蓄積電極
４１０に加工する。第２側壁スペーサ４０９および層間
絶縁膜４０３上のスペーサ層を除去した後、キャパシタ
絶縁膜４１１を成長させ、さらに不純物がドープされた
多結晶シリコンからなるプレート電極４１２を形成する
ことで、二重円筒構造を有するキャパシタの製造工程が
完了する〔図２８（ｃ）〕。このように蓄積電極の形成
の核となるパターン（４０６）の外側に形成した付帯構
造、即ち二重の円筒部を蓄積容量部として利用すること
により、小型化されたＤＲＡＭセルでも大きな容量値を
確保することができる。同公報に記載された、他の実施
例によるセル構造の断面斜視図を図２９に示す。同図か
らも明らかなように、二重円筒型蓄積電極４１０はその
中心点が容量コンタクトの中心点と一致するように形成
されていた。
チング用のマスクとして、多結晶シリコン膜４０５を下
地層（スペーサ層）が露出するまでエッチングすること
により、多結晶シリコン膜４０５を二重円筒型蓄積電極
４１０に加工する。第２側壁スペーサ４０９および層間
絶縁膜４０３上のスペーサ層を除去した後、キャパシタ
絶縁膜４１１を成長させ、さらに不純物がドープされた
多結晶シリコンからなるプレート電極４１２を形成する
ことで、二重円筒構造を有するキャパシタの製造工程が
完了する〔図２８（ｃ）〕。このように蓄積電極の形成
の核となるパターン（４０６）の外側に形成した付帯構
造、即ち二重の円筒部を蓄積容量部として利用すること
により、小型化されたＤＲＡＭセルでも大きな容量値を
確保することができる。同公報に記載された、他の実施
例によるセル構造の断面斜視図を図２９に示す。同図か
らも明らかなように、二重円筒型蓄積電極４１０はその
中心点が容量コンタクトの中心点と一致するように形成
されていた。
【０００９】
【発明が解決しようとする課題】上述した第１、第２の
従来例では、蓄積電極が平面的に形成されていたため、
より高集積化が進んだ際には蓄積容量が不足することに
なる。而して、第３の従来例では、多重円筒型の蓄積電
極をその中心が容量コンタクト４０４の真上に位置する
ように形成しているため、微細化された半導体記憶装置
では、円筒を二重に形成することが困難となり、その結
果やはり容量不足を招くことになる。その理由は以下の
通りである。セルトランジスタを稠密に配置したレイア
ウトでは、図２４、図２６に示されるように、容量コン
タクトは一様な密度には配置されない。すなわち、一つ
の容量コンタクトに注目するとき、その容量コンタクト
から直近の４つの容量コンタクトまでの距離は等しくは
ならない。このように容量コンタクトが一様な密度に配
置されず、かつ蓄積電極の中心点が容量コンタクトの真
上に設定されているとき、蓄積電極の面積を最大にしよ
うとするには、その平面形状は例えば図２４に示される
ように長方形としなければならず、正多角形とはならな
い。
従来例では、蓄積電極が平面的に形成されていたため、
より高集積化が進んだ際には蓄積容量が不足することに
なる。而して、第３の従来例では、多重円筒型の蓄積電
極をその中心が容量コンタクト４０４の真上に位置する
ように形成しているため、微細化された半導体記憶装置
では、円筒を二重に形成することが困難となり、その結
果やはり容量不足を招くことになる。その理由は以下の
通りである。セルトランジスタを稠密に配置したレイア
ウトでは、図２４、図２６に示されるように、容量コン
タクトは一様な密度には配置されない。すなわち、一つ
の容量コンタクトに注目するとき、その容量コンタクト
から直近の４つの容量コンタクトまでの距離は等しくは
ならない。このように容量コンタクトが一様な密度に配
置されず、かつ蓄積電極の中心点が容量コンタクトの真
上に設定されているとき、蓄積電極の面積を最大にしよ
うとするには、その平面形状は例えば図２４に示される
ように長方形としなければならず、正多角形とはならな
い。
【００１０】ところで、円筒型蓄積電極は、通常核とな
るパターン、例えば第１パターン４０６〔図２８
（ａ）〕の外側に円筒部が形成される。そのため、核と
なるパターンの外側に一定の幅の領域を確保することが
必要となる。例えば、第３の従来例の方法で二重円筒型
電極を形成する場合には、第１パターン４０６の外側に
側壁スペーサ２個分の領域を確保することが必要とな
る。そして、Ｇｂ級の高密度化されたＤＲＡＭでは、蓄
積電極形成用核パターン自体が加工可能な最小寸法程度
に微細化される。いま、例えば図２４に示されたように
蓄積電極を平面パターンが長方形となるように形成する
とき、形成可能な円筒の層数は長方形の短辺側の長さに
より決定されることになる。そのため、Ｇｂ級のＤＲＡ
Ｍにおいては、円筒型蓄積電極が形成可能であるとして
も多重化を行うことができず一重の円筒となってしま
う。すなわち、従来のレイアウトでは、蓄積電極の中心
点がほぼ容量コンタクトの真上に設定されていたため、
形成可能な円筒の多重層数が最近接の容量コンタクト迄
の距離に制限され、その結果微細化されたＤＲＡＭで
は、円筒の多重化が困難となる。従って、本発明の解決
すべき課題は、微細化されたＤＲＡＭにおいても、蓄積
電極の形成領域を広く確保することができるようにし
て、蓄積電極形成用核パターンの外側に１乃至複数の付
帯構造物を形成できるようにすることであり、これによ
り、Ｇｂ級のＤＲＡＭで要求されるセル容量値を満足さ
せられる蓄積電極の形成を可能にし、信頼性の高い高集
積半導体メモリ装置を提供できるようにすることであ
る。
るパターン、例えば第１パターン４０６〔図２８
（ａ）〕の外側に円筒部が形成される。そのため、核と
なるパターンの外側に一定の幅の領域を確保することが
必要となる。例えば、第３の従来例の方法で二重円筒型
電極を形成する場合には、第１パターン４０６の外側に
側壁スペーサ２個分の領域を確保することが必要とな
る。そして、Ｇｂ級の高密度化されたＤＲＡＭでは、蓄
積電極形成用核パターン自体が加工可能な最小寸法程度
に微細化される。いま、例えば図２４に示されたように
蓄積電極を平面パターンが長方形となるように形成する
とき、形成可能な円筒の層数は長方形の短辺側の長さに
より決定されることになる。そのため、Ｇｂ級のＤＲＡ
Ｍにおいては、円筒型蓄積電極が形成可能であるとして
も多重化を行うことができず一重の円筒となってしま
う。すなわち、従来のレイアウトでは、蓄積電極の中心
点がほぼ容量コンタクトの真上に設定されていたため、
形成可能な円筒の多重層数が最近接の容量コンタクト迄
の距離に制限され、その結果微細化されたＤＲＡＭで
は、円筒の多重化が困難となる。従って、本発明の解決
すべき課題は、微細化されたＤＲＡＭにおいても、蓄積
電極の形成領域を広く確保することができるようにし
て、蓄積電極形成用核パターンの外側に１乃至複数の付
帯構造物を形成できるようにすることであり、これによ
り、Ｇｂ級のＤＲＡＭで要求されるセル容量値を満足さ
せられる蓄積電極の形成を可能にし、信頼性の高い高集
積半導体メモリ装置を提供できるようにすることであ
る。
【００１１】
【課題を解決するための手段】上述した本発明の課題
は、ＣＯＢ構造のＤＲＡＭにおいて、セルキャパシタの
蓄積電極を、その密度が一様になるように層間絶縁膜上
にレイアウトすることにより、解決することができる。
は、ＣＯＢ構造のＤＲＡＭにおいて、セルキャパシタの
蓄積電極を、その密度が一様になるように層間絶縁膜上
にレイアウトすることにより、解決することができる。
【００１２】
【発明の実施の形態】本発明による半導体記憶装置は、
複数のビット線とこれに交差する複数のワード線とが半
導体基板上に形成され、メモリセルトランジスタを構成
する一対の不純物拡散層の一方がビット線に接続され、
他方が、該他方の不純物拡散層表面に存在する容量コン
タクトを介して、ビット線を覆う層間絶縁膜上に形成さ
れたセルキャパシタに接続されているものであって、前
記セルキャパシタの蓄積電極が蓄積電極形成用核パター
ンを中心として形成され、該蓄積電極形成用核パターン
は、前記容量コンタクト上には存在していない、 そ
の一部が前記容量コンタクトと接触しているが該容量コ
ンタクト上の全面は覆っていない、の２条件の内一方を
満たしており、かつ、前記セルキャパシタの蓄積電極の
中心点は、近接する他の４つのセルキャパシタの蓄積電
極の中心点からほぼ等距離の位置に存在していることを
特徴としている。
複数のビット線とこれに交差する複数のワード線とが半
導体基板上に形成され、メモリセルトランジスタを構成
する一対の不純物拡散層の一方がビット線に接続され、
他方が、該他方の不純物拡散層表面に存在する容量コン
タクトを介して、ビット線を覆う層間絶縁膜上に形成さ
れたセルキャパシタに接続されているものであって、前
記セルキャパシタの蓄積電極が蓄積電極形成用核パター
ンを中心として形成され、該蓄積電極形成用核パターン
は、前記容量コンタクト上には存在していない、 そ
の一部が前記容量コンタクトと接触しているが該容量コ
ンタクト上の全面は覆っていない、の２条件の内一方を
満たしており、かつ、前記セルキャパシタの蓄積電極の
中心点は、近接する他の４つのセルキャパシタの蓄積電
極の中心点からほぼ等距離の位置に存在していることを
特徴としている。
【００１３】また、本発明による半導体記憶装置の製造
方法は、 （１）素子領域が画定された半導体基板上に複数のワー
ド線を形成し、これをマスクとして前記素子領域内に不
純物をドープして複数の第１および第２の不純物拡散層
を形成する工程と、 （２）第１の層間絶縁膜を形成し、その上に前記第１の
不純物拡散層に接続されたビット線を形成する工程と、 （３）第２の層間絶縁膜を形成し、その内部に前記第２
の不純物拡散層表面に存在する容量コンタクトを介して
前記第２の不純物拡散層に接続された導電体プラグを形
成する工程と、 （４）前記第２の層間絶縁膜上に、導電体層を形成し、
その上に蓄積電極形成用の柱状核パターンを、前記容
量コンタクト上には存在していない、 その一部が前記
容量コンタクトと接触しているが該容量コンタクト上の
全面は覆っていない、の２条件の内一方を満たすように
しつつ、他の直近の蓄積電極形成用の柱状核パターンか
らの中心間距離がほぼ等距離となる位置に各前記導電体
プラグに近接して形成する工程と、 （５）導電体膜の堆積とそのエッチバックにより各前記
柱状核パターンの外側に筒状の導電体膜を形成し、所望
によりその外側に、１乃至複数対の筒状の絶縁膜と筒状
の導電体膜とを形成する工程と、 （６）前記柱状核パターン、または、前記柱状核パター
ンおよび前記筒状の絶縁膜をエッチング除去して、１乃
至多重の筒状導電体膜を有し、前記導電体プラグと接続
する蓄積電極を形成する工程と、 （７）前記蓄積電極上にキャパシタ絶縁膜およびプレー
ト電極とを形成する工程と、を含んでいる。
方法は、 （１）素子領域が画定された半導体基板上に複数のワー
ド線を形成し、これをマスクとして前記素子領域内に不
純物をドープして複数の第１および第２の不純物拡散層
を形成する工程と、 （２）第１の層間絶縁膜を形成し、その上に前記第１の
不純物拡散層に接続されたビット線を形成する工程と、 （３）第２の層間絶縁膜を形成し、その内部に前記第２
の不純物拡散層表面に存在する容量コンタクトを介して
前記第２の不純物拡散層に接続された導電体プラグを形
成する工程と、 （４）前記第２の層間絶縁膜上に、導電体層を形成し、
その上に蓄積電極形成用の柱状核パターンを、前記容
量コンタクト上には存在していない、 その一部が前記
容量コンタクトと接触しているが該容量コンタクト上の
全面は覆っていない、の２条件の内一方を満たすように
しつつ、他の直近の蓄積電極形成用の柱状核パターンか
らの中心間距離がほぼ等距離となる位置に各前記導電体
プラグに近接して形成する工程と、 （５）導電体膜の堆積とそのエッチバックにより各前記
柱状核パターンの外側に筒状の導電体膜を形成し、所望
によりその外側に、１乃至複数対の筒状の絶縁膜と筒状
の導電体膜とを形成する工程と、 （６）前記柱状核パターン、または、前記柱状核パター
ンおよび前記筒状の絶縁膜をエッチング除去して、１乃
至多重の筒状導電体膜を有し、前記導電体プラグと接続
する蓄積電極を形成する工程と、 （７）前記蓄積電極上にキャパシタ絶縁膜およびプレー
ト電極とを形成する工程と、を含んでいる。
【００１４】［作用］蓄積電極が一様な密度に配置され
るとき、換言すれば蓄積電極が近接した他の蓄積電極ま
での距離が等距離であるように配置されるとき、蓄積電
極の底面の径（円形であるとき）乃至一辺の長さ（正多
角形であるとき）を最大とすることができる。そのた
め、蓄積電極形成用核パターンの外側に二重乃至それ以
上の付帯構造物、具体的には筒状電極を形成することが
可能になる。その結果、従来一重の円筒の形成が限界で
あった１Ｇｂ級ＤＲＡＭでも二重以上の円筒の形成が可
能になり、蓄積容量を従来法の場合に比較して４０〜６
０％増加させることが可能になる。従って、本発明によ
れば、α線耐性が高く、ビット線間や基板などからの外
因ノイズに強い、高い信頼性を有する大容量半導体記憶
装置が得られる。
るとき、換言すれば蓄積電極が近接した他の蓄積電極ま
での距離が等距離であるように配置されるとき、蓄積電
極の底面の径（円形であるとき）乃至一辺の長さ（正多
角形であるとき）を最大とすることができる。そのた
め、蓄積電極形成用核パターンの外側に二重乃至それ以
上の付帯構造物、具体的には筒状電極を形成することが
可能になる。その結果、従来一重の円筒の形成が限界で
あった１Ｇｂ級ＤＲＡＭでも二重以上の円筒の形成が可
能になり、蓄積容量を従来法の場合に比較して４０〜６
０％増加させることが可能になる。従って、本発明によ
れば、α線耐性が高く、ビット線間や基板などからの外
因ノイズに強い、高い信頼性を有する大容量半導体記憶
装置が得られる。
【００１５】本発明の半導体記憶装置においては、容量
コンタクトと蓄積電極形成用核パターンは平面的に離隔
した位置に配置される可能性が高く初めは両者は接続さ
れていない可能性があるが、蓄積電極形成用核パターン
の側壁に付帯構造となる円筒状の壁を形成することによ
り、この部分と容量コンタクトを特別な接続用の構造を
用いなくても容易に接続することができる。すなわち、
蓄積電極形成用核パターンと容量コンタクトを平面的に
離れた位置に配置しても、それらを接続するための構造
を新たに追加することなくまた接続するための特別の工
程を増加させることなく、簡単な方法で両者を接続する
ことができる。
コンタクトと蓄積電極形成用核パターンは平面的に離隔
した位置に配置される可能性が高く初めは両者は接続さ
れていない可能性があるが、蓄積電極形成用核パターン
の側壁に付帯構造となる円筒状の壁を形成することによ
り、この部分と容量コンタクトを特別な接続用の構造を
用いなくても容易に接続することができる。すなわち、
蓄積電極形成用核パターンと容量コンタクトを平面的に
離れた位置に配置しても、それらを接続するための構造
を新たに追加することなくまた接続するための特別の工
程を増加させることなく、簡単な方法で両者を接続する
ことができる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例での蓄
積電極形成用核パターンおよび容量コンタクトを含むメ
モリセルのレイアウト図である。配置を分かり易くする
ために、図１（ａ）と図１（ｂ）の２つに分けてある。
図１（ａ）は、素子領域１０１、セルトランジスタのゲ
ート電極を構成するワード線１０２、素子領域１０１と
ここでは図示していない蓄積電極を接続するための容量
コンタクト１０３、蓄積電極形成用核パターン１０４を
示し、図１（ｂ）は、ビット線１０６、ビット線１０６
を素子領域１０１に接続するためのビット線コンタクト
１０５、蓄積電極とともにキャパシタを構成するプレー
ト電極１０７を示す。この図１（ａ）と図１（ｂ）を、
点ＰとＰ′が重なるように、重ね合せて配置することで
メモリセルが構成される。このメモリセルはビット線上
にキャパシタが設けられ、折り返しビット線方式のレイ
アウトを有している。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例での蓄
積電極形成用核パターンおよび容量コンタクトを含むメ
モリセルのレイアウト図である。配置を分かり易くする
ために、図１（ａ）と図１（ｂ）の２つに分けてある。
図１（ａ）は、素子領域１０１、セルトランジスタのゲ
ート電極を構成するワード線１０２、素子領域１０１と
ここでは図示していない蓄積電極を接続するための容量
コンタクト１０３、蓄積電極形成用核パターン１０４を
示し、図１（ｂ）は、ビット線１０６、ビット線１０６
を素子領域１０１に接続するためのビット線コンタクト
１０５、蓄積電極とともにキャパシタを構成するプレー
ト電極１０７を示す。この図１（ａ）と図１（ｂ）を、
点ＰとＰ′が重なるように、重ね合せて配置することで
メモリセルが構成される。このメモリセルはビット線上
にキャパシタが設けられ、折り返しビット線方式のレイ
アウトを有している。
【００１７】蓄積電極形成用核パターン１０４は、素子
領域１０１上に設けられた容量コンタクト１０３からは
ずした位置に配置され、隣接する他の蓄積電極形成用核
パターンまでの最近接間隔が等しくなっており、この蓄
積電極形成用核パターンをフォトリソグラフィ技術とド
ライエッチング技術で決定される最小加工寸法に設定す
るとき、蓄積電極形成用核パターン１０４間の領域、す
なわち、円筒型蓄積電極の形成領域として利用すること
のできる領域を最大限に確保することができるようにな
っている。
領域１０１上に設けられた容量コンタクト１０３からは
ずした位置に配置され、隣接する他の蓄積電極形成用核
パターンまでの最近接間隔が等しくなっており、この蓄
積電極形成用核パターンをフォトリソグラフィ技術とド
ライエッチング技術で決定される最小加工寸法に設定す
るとき、蓄積電極形成用核パターン１０４間の領域、す
なわち、円筒型蓄積電極の形成領域として利用すること
のできる領域を最大限に確保することができるようにな
っている。
【００１８】図２は、本発明の第１の実施例の蓄積電極
１０８の形成後の状態を示すレイアウト図であって、図
１と同等物には同一の参照番号が付されている。製造方
法については後述するが、その製造工程、特にフォトリ
ソグラフィ工程において図１に示した蓄積電極形成用核
パターン１０４は角落ちした形状となって蓄積電極１０
８を形成するための核にパターン転写されるため、いわ
ゆる二重円筒型の蓄積電極が形成される。また、図１に
おいて蓄積電極形成用核パターン１０４は容量コンタク
ト１０３と完全に隔離された位置に配置されているが、
図２のように蓄積電極形成用核パターンを核として、二
重円筒型蓄積電極を形成することによりこの蓄積電極１
０８と容量コンタクト１０３は完全に接続がなされてい
る（図では重なり合うように示されている）。
１０８の形成後の状態を示すレイアウト図であって、図
１と同等物には同一の参照番号が付されている。製造方
法については後述するが、その製造工程、特にフォトリ
ソグラフィ工程において図１に示した蓄積電極形成用核
パターン１０４は角落ちした形状となって蓄積電極１０
８を形成するための核にパターン転写されるため、いわ
ゆる二重円筒型の蓄積電極が形成される。また、図１に
おいて蓄積電極形成用核パターン１０４は容量コンタク
ト１０３と完全に隔離された位置に配置されているが、
図２のように蓄積電極形成用核パターンを核として、二
重円筒型蓄積電極を形成することによりこの蓄積電極１
０８と容量コンタクト１０３は完全に接続がなされてい
る（図では重なり合うように示されている）。
【００１９】図３は、図２に示した二重円筒型蓄積電極
を構成要素とするキャパシタまでを形成した状態のＤＲ
ＡＭセルのＡ−Ａ′線での断面図であって、図１、図２
に示す部分と同一の部分には同一の参照番号が付せられ
ている。図３において、１１０はｐ型シリコン基板、１
１１はＬＯＣＯＳ法により形成された素子分離酸化膜、
１１２はＳｉＯ2 膜より成るゲート絶縁膜、１１３は、
ワード線１０２上に形成されたＳｉＯ2 膜、１１４はＳ
ｉＯ2 膜からなるサイドウォール、１１５はソース・ド
レイン領域を構成するｎ型不純物拡散層、１１６はＳｉ
Ｏ2 膜からなる第１層間絶縁膜、１１７はビット線１０
６とｎ型不純物拡散層１１５とを接続する、ｎ型不純物
を含む多結晶シリコンプラグ、１１８はＳｉＯ2 膜から
なる第２層間絶縁膜、１１９はＳｉ3 Ｎ4 膜、１２０
は、蓄積電極１０８とｎ型不純物拡散層１１５とを接続
する、ｎ型不純物を含む多結晶シリコンプラグ、１０８
ａは蓄積電極１０８の円筒部分、１２１はＳｉ3 Ｎ4 と
ＳｉＯ2 の積層膜から構成された、ＳｉＯ2 換算で４〜
５ｎｍの厚さのキャパシタ絶縁膜である。ここで、蓄積
電極１０８の二重円筒により囲まれた空隙部が図１で蓄
積電極形成用核パターン１０４が存在していた領域であ
る。
を構成要素とするキャパシタまでを形成した状態のＤＲ
ＡＭセルのＡ−Ａ′線での断面図であって、図１、図２
に示す部分と同一の部分には同一の参照番号が付せられ
ている。図３において、１１０はｐ型シリコン基板、１
１１はＬＯＣＯＳ法により形成された素子分離酸化膜、
１１２はＳｉＯ2 膜より成るゲート絶縁膜、１１３は、
ワード線１０２上に形成されたＳｉＯ2 膜、１１４はＳ
ｉＯ2 膜からなるサイドウォール、１１５はソース・ド
レイン領域を構成するｎ型不純物拡散層、１１６はＳｉ
Ｏ2 膜からなる第１層間絶縁膜、１１７はビット線１０
６とｎ型不純物拡散層１１５とを接続する、ｎ型不純物
を含む多結晶シリコンプラグ、１１８はＳｉＯ2 膜から
なる第２層間絶縁膜、１１９はＳｉ3 Ｎ4 膜、１２０
は、蓄積電極１０８とｎ型不純物拡散層１１５とを接続
する、ｎ型不純物を含む多結晶シリコンプラグ、１０８
ａは蓄積電極１０８の円筒部分、１２１はＳｉ3 Ｎ4 と
ＳｉＯ2 の積層膜から構成された、ＳｉＯ2 換算で４〜
５ｎｍの厚さのキャパシタ絶縁膜である。ここで、蓄積
電極１０８の二重円筒により囲まれた空隙部が図１で蓄
積電極形成用核パターン１０４が存在していた領域であ
る。
【００２０】図２４、図２５に示した第１、第２の従来
例のレイアウトパターンでは、１Ｇｂ級にまで高集積化
されたＤＲＡＭでは、一重の円筒しか形成できないのに
対し、本発明によれば、二重円筒の蓄積電極を形成する
ことができる。図４は、従来例でのレイアウトパターン
と本発明の第１の実施例とのスタック電極の高さとセル
容量との関係を示すグラフである。一重の円筒しか形成
することのできない従来例パターンでは、０．８μｍ以
上のスタック電極高さとしても１ＧＤＲＡＭで必要なメ
モリセル容量値３０ｆＦが得られないのに対し、二重円
筒型蓄積電極を容易に形成できる本発明の実施例では、
０．６μｍ以下のスタック電極高さでその３０ｆＦを確
保できる。
例のレイアウトパターンでは、１Ｇｂ級にまで高集積化
されたＤＲＡＭでは、一重の円筒しか形成できないのに
対し、本発明によれば、二重円筒の蓄積電極を形成する
ことができる。図４は、従来例でのレイアウトパターン
と本発明の第１の実施例とのスタック電極の高さとセル
容量との関係を示すグラフである。一重の円筒しか形成
することのできない従来例パターンでは、０．８μｍ以
上のスタック電極高さとしても１ＧＤＲＡＭで必要なメ
モリセル容量値３０ｆＦが得られないのに対し、二重円
筒型蓄積電極を容易に形成できる本発明の実施例では、
０．６μｍ以下のスタック電極高さでその３０ｆＦを確
保できる。
【００２１】［第１の実施例の製造方法］次に、図５〜
図８を参照して、本発明の第１の実施例の製造方法につ
いて説明する。まず、図５（ａ）に示すように、ｐ型シ
リコン基板１１０の表面にＬＯＣＯＳ法を用いて厚さ２
００ｎｍ程度の素子分離酸化膜１１１を形成した後、熱
酸化により厚さ６ｎｍ程度のＳｉＯ2 膜からなるゲート
絶縁膜１１２を形成した。次に、化学気相成長（ＣＶ
Ｄ）法を用いて、厚さ１００ｎｍの多結晶シリコン膜１
２２を形成し、ｎ型不純物、例えばリン（Ｐ）をイオン
注入して高導電化した後、化学気相成長法により厚さ１
３０ｎｍのＳｉＯ2 膜１１３を堆積した。フォトリソグ
ラフィ法およびドライエッチング法によりＳｉＯ2 膜１
１３および多結晶シリコン膜１２２をパターンニングし
てワード線１０２を形成した後、イオン注入技術を用い
てドーズ量２×１０13／ｃｍ2 のリンを加速エネルギー
２０ｋｅＶで素子領域に打ち込むことによってｎ型不純
物拡散層１１５を形成した〔図５（ｂ）〕。次に、厚さ
５０ｎｍのＳｉＯ2 膜を化学気相成長法を用いて形成
し、異方性エッチングを行ってワード線の側壁にサイド
ウォール１１４を形成した。さらに、化学気相成長法に
より厚さ５００ｎｍのＳｉＯ2 膜を全面に形成した後、
エッチバックを行ってその表面を平坦化して第１層間絶
縁膜１１６を形成した〔図６（ｃ）〕。次に、レジスト
パターン（図示なし）をマスクとして第１層間絶縁膜を
選択的にエッチングして中央のｎ型不純物拡散層１１５
の表面を露出させるコンタクトホールを開孔した後、化
学気相成長法を用いて厚さ２５０ｎｍのｎ型不純物を含
む多結晶シリコン膜を堆積しエッチバックを行って多結
晶シリコンプラグ１１７を形成した。次に、スパッタリ
ング法を用いて厚さ１００ｎｍ程度のタングステンシリ
サイド膜（ＷＳｉ）を全面に形成しフォトリソグラフィ
法およびエッチング法用いてタングステンシリサイド膜
をパターンニングしてビット線１０６を形成した〔図６
（ｄ）〕。その後、化学気相成長法によりＳｉＯ2膜を
堆積して第２層間絶縁膜１１８を形成しその上に化学気
相成長法によりＳｉ 3 Ｎ4 膜１１９を形成した。次に、
レジストパターン（図示なし）をマスクとしてＳｉ3 Ｎ
4 膜１１９および第２層間絶縁膜１１８を選択的にエッ
チング除去して両サイドのｎ型不純物拡散層１１５の表
面を露出させるコンタクトホールを開孔した後、化学気
相成長法を用いて厚さ４００ｎｍのｎ型不純物を含む多
結晶シリコン膜を堆積しエッチバックを行って多結晶シ
リコンプラグ１２０を形成した〔図６（ｅ）〕。上記で
は、エッチングのみによりコンタクトホールを形成した
がこのエッチングの後再度ＳｉＯ2 膜を成長させエッチ
バックを行ってコンタクトホール側壁部のみに二度目に
成長させたＳｉＯ2 膜を残存させコンタクトホールの径
を縮小してもよい。以上で、蓄積電極を形成する下地と
なる構造が得られたので、以下、ビット線１０６、第１
層間絶縁膜１１６より下の構造の図示は省略する。
図８を参照して、本発明の第１の実施例の製造方法につ
いて説明する。まず、図５（ａ）に示すように、ｐ型シ
リコン基板１１０の表面にＬＯＣＯＳ法を用いて厚さ２
００ｎｍ程度の素子分離酸化膜１１１を形成した後、熱
酸化により厚さ６ｎｍ程度のＳｉＯ2 膜からなるゲート
絶縁膜１１２を形成した。次に、化学気相成長（ＣＶ
Ｄ）法を用いて、厚さ１００ｎｍの多結晶シリコン膜１
２２を形成し、ｎ型不純物、例えばリン（Ｐ）をイオン
注入して高導電化した後、化学気相成長法により厚さ１
３０ｎｍのＳｉＯ2 膜１１３を堆積した。フォトリソグ
ラフィ法およびドライエッチング法によりＳｉＯ2 膜１
１３および多結晶シリコン膜１２２をパターンニングし
てワード線１０２を形成した後、イオン注入技術を用い
てドーズ量２×１０13／ｃｍ2 のリンを加速エネルギー
２０ｋｅＶで素子領域に打ち込むことによってｎ型不純
物拡散層１１５を形成した〔図５（ｂ）〕。次に、厚さ
５０ｎｍのＳｉＯ2 膜を化学気相成長法を用いて形成
し、異方性エッチングを行ってワード線の側壁にサイド
ウォール１１４を形成した。さらに、化学気相成長法に
より厚さ５００ｎｍのＳｉＯ2 膜を全面に形成した後、
エッチバックを行ってその表面を平坦化して第１層間絶
縁膜１１６を形成した〔図６（ｃ）〕。次に、レジスト
パターン（図示なし）をマスクとして第１層間絶縁膜を
選択的にエッチングして中央のｎ型不純物拡散層１１５
の表面を露出させるコンタクトホールを開孔した後、化
学気相成長法を用いて厚さ２５０ｎｍのｎ型不純物を含
む多結晶シリコン膜を堆積しエッチバックを行って多結
晶シリコンプラグ１１７を形成した。次に、スパッタリ
ング法を用いて厚さ１００ｎｍ程度のタングステンシリ
サイド膜（ＷＳｉ）を全面に形成しフォトリソグラフィ
法およびエッチング法用いてタングステンシリサイド膜
をパターンニングしてビット線１０６を形成した〔図６
（ｄ）〕。その後、化学気相成長法によりＳｉＯ2膜を
堆積して第２層間絶縁膜１１８を形成しその上に化学気
相成長法によりＳｉ 3 Ｎ4 膜１１９を形成した。次に、
レジストパターン（図示なし）をマスクとしてＳｉ3 Ｎ
4 膜１１９および第２層間絶縁膜１１８を選択的にエッ
チング除去して両サイドのｎ型不純物拡散層１１５の表
面を露出させるコンタクトホールを開孔した後、化学気
相成長法を用いて厚さ４００ｎｍのｎ型不純物を含む多
結晶シリコン膜を堆積しエッチバックを行って多結晶シ
リコンプラグ１２０を形成した〔図６（ｅ）〕。上記で
は、エッチングのみによりコンタクトホールを形成した
がこのエッチングの後再度ＳｉＯ2 膜を成長させエッチ
バックを行ってコンタクトホール側壁部のみに二度目に
成長させたＳｉＯ2 膜を残存させコンタクトホールの径
を縮小してもよい。以上で、蓄積電極を形成する下地と
なる構造が得られたので、以下、ビット線１０６、第１
層間絶縁膜１１６より下の構造の図示は省略する。
【００２２】次に、化学気相成長法によりｎ型不純物を
含む多結晶シリコン膜１２４を堆積し、続いてＳｉＯ2
膜１２５を全面に堆積した〔図７（ｆ）〕。次に、レジ
ストパターン（図示なし）をマスクとしてＳｉＯ2 膜１
２５を選択的にエッチングして、ＳｉＯ2 膜１２５を蓄
積電極形成用核パターン１０４の形状に加工した〔図７
（ｇ）〕。次いで、化学気相成長法により全面にｎ型不
純物がドープされた多結晶シリコン膜１２６を成長させ
た〔図７（ｈ）〕。
含む多結晶シリコン膜１２４を堆積し、続いてＳｉＯ2
膜１２５を全面に堆積した〔図７（ｆ）〕。次に、レジ
ストパターン（図示なし）をマスクとしてＳｉＯ2 膜１
２５を選択的にエッチングして、ＳｉＯ2 膜１２５を蓄
積電極形成用核パターン１０４の形状に加工した〔図７
（ｇ）〕。次いで、化学気相成長法により全面にｎ型不
純物がドープされた多結晶シリコン膜１２６を成長させ
た〔図７（ｈ）〕。
【００２３】次に、化学気相成長法によりＳｉＯ2 膜１
２７を全面に堆積した後エッチバック処理を行って多結
晶シリコン膜１２６の側壁部のみにＳｉＯ2 膜１２７を
残した〔図７（ｉ）〕。続いて、ＳｉＯ2 膜１２７表面
を含む全面に化学気相成長法を用いてｎ型不純物を含む
多結晶シリコン膜１２８を堆積した〔図８（ｊ）〕。次
に、多結晶シリコン膜１２８と多結晶シリコン膜１２６
と多結晶シリコン膜１２４にエッチバック処理を施し
て、Ｓｉ3 Ｎ4 膜１１９の表面を露出させた〔図８
（ｋ）〕。その後、蓄積電極形成用核パターン１０４の
転写されたＳｉＯ2 膜１２５とＳｉＯ2膜１２７をＨＦ
を主成分とする水溶液でエッチング除去して二重円筒型
の蓄積電極１０８を形成した〔図８（ｌ）〕。なお、隣
接した蓄積電極１０８間は、多結晶シリコン膜１２８、
１２６、１２４に対して行うエッチング処理を十分に行
うことにより、電気的な短絡が発生しないようにするこ
とができる。
２７を全面に堆積した後エッチバック処理を行って多結
晶シリコン膜１２６の側壁部のみにＳｉＯ2 膜１２７を
残した〔図７（ｉ）〕。続いて、ＳｉＯ2 膜１２７表面
を含む全面に化学気相成長法を用いてｎ型不純物を含む
多結晶シリコン膜１２８を堆積した〔図８（ｊ）〕。次
に、多結晶シリコン膜１２８と多結晶シリコン膜１２６
と多結晶シリコン膜１２４にエッチバック処理を施し
て、Ｓｉ3 Ｎ4 膜１１９の表面を露出させた〔図８
（ｋ）〕。その後、蓄積電極形成用核パターン１０４の
転写されたＳｉＯ2 膜１２５とＳｉＯ2膜１２７をＨＦ
を主成分とする水溶液でエッチング除去して二重円筒型
の蓄積電極１０８を形成した〔図８（ｌ）〕。なお、隣
接した蓄積電極１０８間は、多結晶シリコン膜１２８、
１２６、１２４に対して行うエッチング処理を十分に行
うことにより、電気的な短絡が発生しないようにするこ
とができる。
【００２４】［第２の実施例］図９は、本発明の第２の
実施例を説明するための蓄積電極形成用核パターンおよ
び容量コンタクトを含むメモリセルのレイアウト図であ
る。メモリセルの構成要素をわかりやすく表示するため
図１の場合と同様に、図９（ａ）と図９（ｂ）に分けて
ある。図１のものと同一参照番号の付された構成要素は
図１のものと同等の機能を有するものであるのでその詳
細な説明は省略する。図１の第１の実施例に対し図９に
示す第２の実施例では、蓄積電極形成用核パターン１０
４が角度にして４５°回転して配置されている。これに
より隣接する蓄積電極形成用核パターン１０４間の最近
接間隔が第１の実施例の場合より大きくなっている。蓄
積電極形成用核パターンは、エッチング処理により角部
が削られるがその角落ちが少ない場合であっても、本実
施例によれば、核パターン間の距離が広くなったことに
より第１の実施例の場合よりも確実に隣接電極間の短絡
を防止することができる。あるいは、円筒を第１の実施
例の二重よりも多く、すなわち三重に多重化することが
可能となる。
実施例を説明するための蓄積電極形成用核パターンおよ
び容量コンタクトを含むメモリセルのレイアウト図であ
る。メモリセルの構成要素をわかりやすく表示するため
図１の場合と同様に、図９（ａ）と図９（ｂ）に分けて
ある。図１のものと同一参照番号の付された構成要素は
図１のものと同等の機能を有するものであるのでその詳
細な説明は省略する。図１の第１の実施例に対し図９に
示す第２の実施例では、蓄積電極形成用核パターン１０
４が角度にして４５°回転して配置されている。これに
より隣接する蓄積電極形成用核パターン１０４間の最近
接間隔が第１の実施例の場合より大きくなっている。蓄
積電極形成用核パターンは、エッチング処理により角部
が削られるがその角落ちが少ない場合であっても、本実
施例によれば、核パターン間の距離が広くなったことに
より第１の実施例の場合よりも確実に隣接電極間の短絡
を防止することができる。あるいは、円筒を第１の実施
例の二重よりも多く、すなわち三重に多重化することが
可能となる。
【００２５】［第３の実施例］図１０は、本発明の第３
の実施例を説明するための蓄積電極形成用核パターンお
よび容量コンタクトを含むメモリセルのレイアウト図で
ある。蓄積電極形成用核パターンの配置は３重円筒電極
の形成ができる第２の実施例と同じ配置となっている。
第２の実施例との違いは容量コンタクト１０３ａにて素
子領域１０１と接触するパッド導体層１０９を設けた点
である。またパッド導体層１０９は多結晶シリコンプラ
グ１２０ａを介して蓄積電極に接続される。図１１は、
図１０のＡ−Ａ′線での断面図である。図１１に示すよ
うに、パッド導体層１０９は、サイドウォール１１４間
に挟まれた領域からＳｉＯ2 膜１１３上を覆うように形
成される。この導体層が多結晶シリコンクプラグ１２０
ａの下側に配置されているために、図３に示す第１の実
施例の場合のように深いコンタクトホールを開孔しなく
ても済み、さらに多結晶シリコンプラグ１２０ａが形成
されるコンタクトホールに目合せずれが生じても、ワー
ド線１０２に接触してしまうという事故を回避できる。
すなわち、第３の実施例のようにパッド導体層１０９を
設けることで第１、第２の実施例に比較して製造の容易
性が増し、完成したメモリセルにおいては容量用の導電
体プラグとワード線の接触のない信頼性の高いメモリセ
ルが得られる。
の実施例を説明するための蓄積電極形成用核パターンお
よび容量コンタクトを含むメモリセルのレイアウト図で
ある。蓄積電極形成用核パターンの配置は３重円筒電極
の形成ができる第２の実施例と同じ配置となっている。
第２の実施例との違いは容量コンタクト１０３ａにて素
子領域１０１と接触するパッド導体層１０９を設けた点
である。またパッド導体層１０９は多結晶シリコンプラ
グ１２０ａを介して蓄積電極に接続される。図１１は、
図１０のＡ−Ａ′線での断面図である。図１１に示すよ
うに、パッド導体層１０９は、サイドウォール１１４間
に挟まれた領域からＳｉＯ2 膜１１３上を覆うように形
成される。この導体層が多結晶シリコンクプラグ１２０
ａの下側に配置されているために、図３に示す第１の実
施例の場合のように深いコンタクトホールを開孔しなく
ても済み、さらに多結晶シリコンプラグ１２０ａが形成
されるコンタクトホールに目合せずれが生じても、ワー
ド線１０２に接触してしまうという事故を回避できる。
すなわち、第３の実施例のようにパッド導体層１０９を
設けることで第１、第２の実施例に比較して製造の容易
性が増し、完成したメモリセルにおいては容量用の導電
体プラグとワード線の接触のない信頼性の高いメモリセ
ルが得られる。
【００２６】［第４の実施例］図１２は、本発明の第４
の実施例を説明するための蓄積電極形成用核パターンお
よび容量コンタクトを含むメモリセルのレイアウト図で
あり、図１３は図１２のＡ−Ａ′線での断面図である。
前述までの実施例ではメモリセルの素子領域がワード線
に対して斜め向きに配置されていたが、第４の実施例で
はメモリセルの素子領域１０１は長方形をなしておりそ
の長辺方向がワード線１０２と直交するレイアウトとな
っている。このような長方形の素子領域は特に微細なパ
ターン形成で重要となるリソグラフィ技術において電子
線描画装置が用いられる場合に大きな効果を発揮する。
すなわち、電子線描画は基本的に長方形を連続的に描画
し所望なパターンを形成するため、斜め成分を有するパ
ターンでは、小さな長方形に分割して描画する必要があ
り、完全な斜めの線が得られないとともにその描画には
単純な長方形を描画する場合の約１０倍の描画時間を要
してしまう。１ＧｂＤＲＡＭ以降ではその所望の最小設
計寸法を得るためには電子線描画が必須となるが、その
ためパターンは単純な長方形で構成することが望まし
い。本実施例では、この点を考慮してメモリセルを構成
するパターンから斜め方向の成分が排除されている。
の実施例を説明するための蓄積電極形成用核パターンお
よび容量コンタクトを含むメモリセルのレイアウト図で
あり、図１３は図１２のＡ−Ａ′線での断面図である。
前述までの実施例ではメモリセルの素子領域がワード線
に対して斜め向きに配置されていたが、第４の実施例で
はメモリセルの素子領域１０１は長方形をなしておりそ
の長辺方向がワード線１０２と直交するレイアウトとな
っている。このような長方形の素子領域は特に微細なパ
ターン形成で重要となるリソグラフィ技術において電子
線描画装置が用いられる場合に大きな効果を発揮する。
すなわち、電子線描画は基本的に長方形を連続的に描画
し所望なパターンを形成するため、斜め成分を有するパ
ターンでは、小さな長方形に分割して描画する必要があ
り、完全な斜めの線が得られないとともにその描画には
単純な長方形を描画する場合の約１０倍の描画時間を要
してしまう。１ＧｂＤＲＡＭ以降ではその所望の最小設
計寸法を得るためには電子線描画が必須となるが、その
ためパターンは単純な長方形で構成することが望まし
い。本実施例では、この点を考慮してメモリセルを構成
するパターンから斜め方向の成分が排除されている。
【００２７】長方形の素子領域１０１と多結晶シリコン
プラグ１２０ａとを接続するために本実施例においても
第３の実施例と同様にパッド導体層１０９を用いてい
る。パッド導体層１０９は多結晶シリコンプラグ１２０
ａに対して素子領域１０１からの引き出し線としての役
割りも果たしている。また、本実施例においては、ビッ
ト線１０６は、多結晶シリコンプラグ１１７ａとその直
下に形成されたパッド導体層１０９ａを介して素子領域
１０１に接続されている。本実施例においては、容量コ
ンタクト部とビット線コンタクト部を露出させること
が、メモリセル上を全面エッチバックすることで可能に
なり、第３の実施例で必要であった容量コンタクト部を
露出させるときのリソグラフィ工程を省略することが可
能になる。本実施例では、第３の実施例での多結晶シリ
コンプラグとワード線の接触が防止できる効果に加え、
ビット線コンタクト部にパッド導体層１０９ａを設けた
ことにより多結晶シリコンプラグ１１７ａとワード線と
の接触も防止できるようになる。また、容量コンタクト
部に設けたパッド導体層１０９の存在により素子領域
（図６、１０１）が長方形で構成されていても本発明の
主たる目的である、容量コンタクトと蓄積電極形成用核
パターンの適正な配置が可能になっている。
プラグ１２０ａとを接続するために本実施例においても
第３の実施例と同様にパッド導体層１０９を用いてい
る。パッド導体層１０９は多結晶シリコンプラグ１２０
ａに対して素子領域１０１からの引き出し線としての役
割りも果たしている。また、本実施例においては、ビッ
ト線１０６は、多結晶シリコンプラグ１１７ａとその直
下に形成されたパッド導体層１０９ａを介して素子領域
１０１に接続されている。本実施例においては、容量コ
ンタクト部とビット線コンタクト部を露出させること
が、メモリセル上を全面エッチバックすることで可能に
なり、第３の実施例で必要であった容量コンタクト部を
露出させるときのリソグラフィ工程を省略することが可
能になる。本実施例では、第３の実施例での多結晶シリ
コンプラグとワード線の接触が防止できる効果に加え、
ビット線コンタクト部にパッド導体層１０９ａを設けた
ことにより多結晶シリコンプラグ１１７ａとワード線と
の接触も防止できるようになる。また、容量コンタクト
部に設けたパッド導体層１０９の存在により素子領域
（図６、１０１）が長方形で構成されていても本発明の
主たる目的である、容量コンタクトと蓄積電極形成用核
パターンの適正な配置が可能になっている。
【００２８】［第５の実施例］図１４は、本発明の第５
の実施例の説明をするための、素子電極形成用核パター
ンおよび容量コンタクトを含むメモリセルのレイアウト
図であり、図１５はそのＡ−Ａ′線での断面図である。
前述までの実施例においては蓄積電極形成用核パターン
は完全に容量コンタクトから離れた位置に配置されてい
たが、本実施例においては蓄積電極形成用核パターン１
０４はその一部が容量コンタクト１０３と接触するよう
に配置されている。但し、第３の従来例の場合のように
完全に蓄積電極の核パターンが完全に容量コンタクトを
覆うようにはなっていない。このように容量コンタクト
に一部接触するように蓄積電極形成用核パターンを形成
することによって、図１５においてＭとして示されるよ
うに、蓄積電極１０８と多結晶シリコンプラグ１２０と
の間に目合せ余裕がこれまでの実施例よりも大きく形成
できる。
の実施例の説明をするための、素子電極形成用核パター
ンおよび容量コンタクトを含むメモリセルのレイアウト
図であり、図１５はそのＡ−Ａ′線での断面図である。
前述までの実施例においては蓄積電極形成用核パターン
は完全に容量コンタクトから離れた位置に配置されてい
たが、本実施例においては蓄積電極形成用核パターン１
０４はその一部が容量コンタクト１０３と接触するよう
に配置されている。但し、第３の従来例の場合のように
完全に蓄積電極の核パターンが完全に容量コンタクトを
覆うようにはなっていない。このように容量コンタクト
に一部接触するように蓄積電極形成用核パターンを形成
することによって、図１５においてＭとして示されるよ
うに、蓄積電極１０８と多結晶シリコンプラグ１２０と
の間に目合せ余裕がこれまでの実施例よりも大きく形成
できる。
【００２９】これまでの実施例においては、その蓄積電
極の核パターンとして四角形、五角形のものについて説
明したが、本発明においては、蓄積電極形成用核パター
ンの中心を一様な密度に、換言すれば近接する核パター
ンまでの距離が等距離であるように配置することができ
れば、その形状は特に限定されない。しかし、核パター
ンは隣接する核パターン間の領域を最大限に確保するこ
とのできる正多角形乃至円形であることがより望まし
い。
極の核パターンとして四角形、五角形のものについて説
明したが、本発明においては、蓄積電極形成用核パター
ンの中心を一様な密度に、換言すれば近接する核パター
ンまでの距離が等距離であるように配置することができ
れば、その形状は特に限定されない。しかし、核パター
ンは隣接する核パターン間の領域を最大限に確保するこ
とのできる正多角形乃至円形であることがより望まし
い。
【００３０】［第６の実施例］図１６は、本発明の第６
の実施例を説明するための蓄積電極形成用核パターンお
よび容量コンタクトを含むメモリセルのレイアウト図で
ある。蓄積電極形成用核パターン１０４の配置およびパ
ッド導電体層１０９を用いている点については第３の実
施例の場合と同じである（図１０、図１１参照）。第３
の実施例との違いは、第３の実施例では容量コンタクト
１０３ａの直上に多結晶シリコンプラグ１２０ａを配置
していたが、本実施例においては、パッド導電体層１０
９をワード線１０２の上にまで延長し、そして多結晶シ
リコンプラグ１２０ａを蓄積電極形成用核パターン１０
４の直下に配置した点である。第３の実施例の場合に
は、多結晶シリコンプラグ１２０ａがワード線間に配置
されたパッド導電体層上にあるのに対し、本実施例では
ワード線上にまで延長されたパッド導体層上に配置され
ているため、その分、図１１に示された第３の実施例の
場合よりも多結晶シリコンプラグを形成するためのコン
タクトホールの深さが浅くなり、より製造上の容易性を
増している。
の実施例を説明するための蓄積電極形成用核パターンお
よび容量コンタクトを含むメモリセルのレイアウト図で
ある。蓄積電極形成用核パターン１０４の配置およびパ
ッド導電体層１０９を用いている点については第３の実
施例の場合と同じである（図１０、図１１参照）。第３
の実施例との違いは、第３の実施例では容量コンタクト
１０３ａの直上に多結晶シリコンプラグ１２０ａを配置
していたが、本実施例においては、パッド導電体層１０
９をワード線１０２の上にまで延長し、そして多結晶シ
リコンプラグ１２０ａを蓄積電極形成用核パターン１０
４の直下に配置した点である。第３の実施例の場合に
は、多結晶シリコンプラグ１２０ａがワード線間に配置
されたパッド導電体層上にあるのに対し、本実施例では
ワード線上にまで延長されたパッド導体層上に配置され
ているため、その分、図１１に示された第３の実施例の
場合よりも多結晶シリコンプラグを形成するためのコン
タクトホールの深さが浅くなり、より製造上の容易性を
増している。
【００３１】［第７の実施例］図１７は、本発明の第７
の実施例を説明するための蓄積電極形成用核パターンお
よび容量コンタクトを含むメモリセルのレイアウト図で
ある。本実施例においては、素子領域は斜め成分をもた
ない形状となっている。他の実施例と相違する点は、ビ
ット線コンタクトの配置間隔が違っている点である。本
実施例においては、素子領域１０１は“凸”字状に形成
され、そしてビット線コンタクト１０５はその突起部分
に形成されている。この実施例同様に素子領域に斜め成
分を有しない、図１２に示した第４の実施例と比較する
と、この第７の実施例ではビット線長手方向に近接する
ビット線コンタクト１０５の間にワード線１０２が２本
通っており、その間隔が約２倍になっている。そのた
め、第７の実施例では近接するビット線コンタクト間相
互の情報の干渉（電荷のリーク）を少なくすることがで
き、信頼性の高いメモリセルを得ることができる。
の実施例を説明するための蓄積電極形成用核パターンお
よび容量コンタクトを含むメモリセルのレイアウト図で
ある。本実施例においては、素子領域は斜め成分をもた
ない形状となっている。他の実施例と相違する点は、ビ
ット線コンタクトの配置間隔が違っている点である。本
実施例においては、素子領域１０１は“凸”字状に形成
され、そしてビット線コンタクト１０５はその突起部分
に形成されている。この実施例同様に素子領域に斜め成
分を有しない、図１２に示した第４の実施例と比較する
と、この第７の実施例ではビット線長手方向に近接する
ビット線コンタクト１０５の間にワード線１０２が２本
通っており、その間隔が約２倍になっている。そのた
め、第７の実施例では近接するビット線コンタクト間相
互の情報の干渉（電荷のリーク）を少なくすることがで
き、信頼性の高いメモリセルを得ることができる。
【００３２】［第８の実施例］図１８は、本発明の第８
の実施例を説明するためのメモリセル部の断面図であ
る。本実施例の平面レイアウト図は示されていないが、
これは他の実施例、例えば図１に示した第１の実施例の
ものと同様であると理解されたい。図１８において、他
の実施例の部分と同等の部分には同一の参照番号が付せ
られているので重複する説明は省略するが、本実施例に
おいては、蓄積電極１０８は、円柱形の蓄積電極核部１
０８ｂと、その外側に形成された円筒形の付帯構造体１
０８ｃとによって構成されている。
の実施例を説明するためのメモリセル部の断面図であ
る。本実施例の平面レイアウト図は示されていないが、
これは他の実施例、例えば図１に示した第１の実施例の
ものと同様であると理解されたい。図１８において、他
の実施例の部分と同等の部分には同一の参照番号が付せ
られているので重複する説明は省略するが、本実施例に
おいては、蓄積電極１０８は、円柱形の蓄積電極核部１
０８ｂと、その外側に形成された円筒形の付帯構造体１
０８ｃとによって構成されている。
【００３３】これまでの実施例では、円筒型の蓄積電極
構造についてのみ説明してきたが、本発明においては、
蓄積電極形成用核パターンを利用し、その外側に付帯的
な構造体を形成することにより、素子領域と蓄積電極と
を接続することが可能であれば、その蓄積電極の形状は
円筒型のものに限定されない。キャパシタ絶縁膜がＳｉ
Ｏ2 膜とＳｉ3 Ｎ4 膜の積層体によって構成される場合
には、電極形状によらずに被覆性がよいため、表面積を
大きくできる円筒型蓄積電極が容量増大の観点から望ま
しいが、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜よりも薄い酸化膜換
算膜厚の得られる高誘電率膜では、被覆性は悪いが換算
膜厚では１．５〜０．５ｎｍ程度のものが形成されてい
る。この高誘電率膜を容量絶縁膜に用いる場合は、上記
の付帯構造物を含めた蓄積電極は二重の円筒形状などで
はなく単純な円柱形状の方が好ましい。
構造についてのみ説明してきたが、本発明においては、
蓄積電極形成用核パターンを利用し、その外側に付帯的
な構造体を形成することにより、素子領域と蓄積電極と
を接続することが可能であれば、その蓄積電極の形状は
円筒型のものに限定されない。キャパシタ絶縁膜がＳｉ
Ｏ2 膜とＳｉ3 Ｎ4 膜の積層体によって構成される場合
には、電極形状によらずに被覆性がよいため、表面積を
大きくできる円筒型蓄積電極が容量増大の観点から望ま
しいが、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜よりも薄い酸化膜換
算膜厚の得られる高誘電率膜では、被覆性は悪いが換算
膜厚では１．５〜０．５ｎｍ程度のものが形成されてい
る。この高誘電率膜を容量絶縁膜に用いる場合は、上記
の付帯構造物を含めた蓄積電極は二重の円筒形状などで
はなく単純な円柱形状の方が好ましい。
【００３４】［第８の実施例の製造方法］図１９（ａ）
〜図１９（ｄ）と図２０（ｅ）〜図２０（ｇ）は、本発
明の第８の実施例の蓄積電極１０８の形成方法を説明す
るための工程順の断面図である。以下、蓄積電極の形成
方法についてのみ説明することとし、蓄積電極の形成に
直接関係ない下地部分についての図示および説明は省略
する。ビット線（図示なし）上にＳｉＯ2 膜からなる第
２層間絶縁膜１１８を形成し、素子領域に到達する多結
晶シリコンプラグ１２０を形成した後〔図１９
（ａ）〕、第２層間絶縁膜１１８上に、化学気相成長法
もしくはスパッタリング法を用いてタングステン（Ｗ）
膜１３０を形成し、続いてその上に化学気相成長法によ
りＳｉＯ2 膜１３１を形成した〔図１９（ｂ）〕。
〜図１９（ｄ）と図２０（ｅ）〜図２０（ｇ）は、本発
明の第８の実施例の蓄積電極１０８の形成方法を説明す
るための工程順の断面図である。以下、蓄積電極の形成
方法についてのみ説明することとし、蓄積電極の形成に
直接関係ない下地部分についての図示および説明は省略
する。ビット線（図示なし）上にＳｉＯ2 膜からなる第
２層間絶縁膜１１８を形成し、素子領域に到達する多結
晶シリコンプラグ１２０を形成した後〔図１９
（ａ）〕、第２層間絶縁膜１１８上に、化学気相成長法
もしくはスパッタリング法を用いてタングステン（Ｗ）
膜１３０を形成し、続いてその上に化学気相成長法によ
りＳｉＯ2 膜１３１を形成した〔図１９（ｂ）〕。
【００３５】次に、図１（ａ）に示した蓄積電極形成用
核パターン１０４にパターニングされたレジスト膜１３
２を形成しこれをマスクとしてＳｉＯ2 膜１３１をエッ
チングしてレジスト膜１３２のパターンをＳｉＯ2 膜１
３１に転写する〔図１９（ｃ）〕。この後レジスト膜１
３２を除去し、ＳｉＯ2 膜１３１をマスクとしてタング
ステン膜１３０をドライエッチング法を用いてエッチン
グし、蓄積電極核部１０８ｂを形成した〔図１９
（ｃ）〕。次に、化学気相成長法を用いてタングステン
膜１３３を全面に成長させ〔図２０（ｅ）〕、続いて、
エッチバック処理を施して、蓄積電極核部１０８ｂの側
壁のみにタングステン膜を残存させて、付帯構造体１０
８ｃを形成した〔図２０（ｆ）〕。さらに、エッチバッ
クを行って蓄積電極核部１０８ｂ上のＳｉＯ2 膜１３１
を除去した〔図２０（ｇ）〕。このとき第２層間絶縁膜
１１８も膜減りするがデバイスの動作上特に問題はな
い。この後、キャパシタを形成するために、キャパシタ
絶縁膜を形成するのであるがその絶縁膜材料としては１
Ｇｂ以降のＤＲＡＭに対応できるようにするには、蓄積
電極の表面積の減少を補償することのできるＴａ2 Ｏ5
やＢＳＴ（ＢａX Ｓｒ1-X ＴｉＯ3 ）、ＳＢＴ（ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 ）などの高誘電率膜を用いることが望ま
しい。
核パターン１０４にパターニングされたレジスト膜１３
２を形成しこれをマスクとしてＳｉＯ2 膜１３１をエッ
チングしてレジスト膜１３２のパターンをＳｉＯ2 膜１
３１に転写する〔図１９（ｃ）〕。この後レジスト膜１
３２を除去し、ＳｉＯ2 膜１３１をマスクとしてタング
ステン膜１３０をドライエッチング法を用いてエッチン
グし、蓄積電極核部１０８ｂを形成した〔図１９
（ｃ）〕。次に、化学気相成長法を用いてタングステン
膜１３３を全面に成長させ〔図２０（ｅ）〕、続いて、
エッチバック処理を施して、蓄積電極核部１０８ｂの側
壁のみにタングステン膜を残存させて、付帯構造体１０
８ｃを形成した〔図２０（ｆ）〕。さらに、エッチバッ
クを行って蓄積電極核部１０８ｂ上のＳｉＯ2 膜１３１
を除去した〔図２０（ｇ）〕。このとき第２層間絶縁膜
１１８も膜減りするがデバイスの動作上特に問題はな
い。この後、キャパシタを形成するために、キャパシタ
絶縁膜を形成するのであるがその絶縁膜材料としては１
Ｇｂ以降のＤＲＡＭに対応できるようにするには、蓄積
電極の表面積の減少を補償することのできるＴａ2 Ｏ5
やＢＳＴ（ＢａX Ｓｒ1-X ＴｉＯ3 ）、ＳＢＴ（ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 ）などの高誘電率膜を用いることが望ま
しい。
【００３６】［第９の実施例］図２１は、本発明の第９
の実施例を説明するためのメモリセル部の断面図であ
る。本実施例の平面レイアウト図は示されていないが、
これは他の実施例、例えば図１に示した第１の実施例の
ものと同様であると理解されたい。本実施例のメモリセ
ルは、二重円筒型蓄積電極ではないが、蓄積電極核部１
０８ｄの外周に付帯構造体として円筒部分１０８ｅを設
けた１．５重円筒型の蓄積電極を有している。この蓄積
電極の構造では二重円筒型蓄積電極よりその容量値の増
大効果は少ないが、前に説明した二重円筒型蓄積電極の
場合のように小さな円筒構造がないため構造的な強度が
強くなっている。キャパシタ絶縁膜の材料として、Ｔａ
2 Ｏ 5 などの誘電率の高い材料を使用する場合、プレー
ト電極１０７としてＴｉＮ膜やＷＮ膜が用いられるが、
このような電極材料は従来広く用いられていた多結晶シ
リコンに比較して応力が大きくなるため、蓄積電極とし
ては高い構造的強度が求められ、１．５重円筒型の構造
はこの目的に適っている。図４に、本実施例のスタック
電極の高さとセル容量との関係が示されている。本実施
例によれば、０．７μｍの電極高さで、１ＧｂＤＲＡＭ
に必要な３０ｆＦを確保することができる。
の実施例を説明するためのメモリセル部の断面図であ
る。本実施例の平面レイアウト図は示されていないが、
これは他の実施例、例えば図１に示した第１の実施例の
ものと同様であると理解されたい。本実施例のメモリセ
ルは、二重円筒型蓄積電極ではないが、蓄積電極核部１
０８ｄの外周に付帯構造体として円筒部分１０８ｅを設
けた１．５重円筒型の蓄積電極を有している。この蓄積
電極の構造では二重円筒型蓄積電極よりその容量値の増
大効果は少ないが、前に説明した二重円筒型蓄積電極の
場合のように小さな円筒構造がないため構造的な強度が
強くなっている。キャパシタ絶縁膜の材料として、Ｔａ
2 Ｏ 5 などの誘電率の高い材料を使用する場合、プレー
ト電極１０７としてＴｉＮ膜やＷＮ膜が用いられるが、
このような電極材料は従来広く用いられていた多結晶シ
リコンに比較して応力が大きくなるため、蓄積電極とし
ては高い構造的強度が求められ、１．５重円筒型の構造
はこの目的に適っている。図４に、本実施例のスタック
電極の高さとセル容量との関係が示されている。本実施
例によれば、０．７μｍの電極高さで、１ＧｂＤＲＡＭ
に必要な３０ｆＦを確保することができる。
【００３７】［第９の実施例の製造方法］次に、図２２
（ａ）〜（ｄ）、図２３（ｅ）〜（ｈ）を参照して本実
施例の１．５重の円筒を有した蓄積電極の形成工程につ
いて説明する。ビット線（図示なし）上を覆う第２層間
絶縁膜１１８を堆積しその上にＳｉ3 Ｎ4 膜１１９を形
成し、素子領域に到達する多結晶シリコンプラグ１２０
を形成した後〔図２２（ａ）〕、ｎ型不純物を含む多結
晶シリコン膜１３５を堆積した〔図２２（ｂ）〕。次い
で、図１（ａ）等に示した蓄積電極形成用核パターンの
パターンを有するレジスト膜１３６を形成し、これをマ
スクに反応性イオンエッチング法を用いて、多結晶シリ
コン膜１３５を凸型の形状に加工した〔図２２
（ｃ）〕。レジスト膜１３６を除去し、化学気相成長法
により全面にＳｉＯ2 膜１３７を堆積し〔図２２
（ｄ）〕、エッチバック処理を行って、ＳｉＯ2 膜１３
７を多結晶シリコン膜１３５の側壁部のみに残した〔図
２３（ｅ）〕。
（ａ）〜（ｄ）、図２３（ｅ）〜（ｈ）を参照して本実
施例の１．５重の円筒を有した蓄積電極の形成工程につ
いて説明する。ビット線（図示なし）上を覆う第２層間
絶縁膜１１８を堆積しその上にＳｉ3 Ｎ4 膜１１９を形
成し、素子領域に到達する多結晶シリコンプラグ１２０
を形成した後〔図２２（ａ）〕、ｎ型不純物を含む多結
晶シリコン膜１３５を堆積した〔図２２（ｂ）〕。次い
で、図１（ａ）等に示した蓄積電極形成用核パターンの
パターンを有するレジスト膜１３６を形成し、これをマ
スクに反応性イオンエッチング法を用いて、多結晶シリ
コン膜１３５を凸型の形状に加工した〔図２２
（ｃ）〕。レジスト膜１３６を除去し、化学気相成長法
により全面にＳｉＯ2 膜１３７を堆積し〔図２２
（ｄ）〕、エッチバック処理を行って、ＳｉＯ2 膜１３
７を多結晶シリコン膜１３５の側壁部のみに残した〔図
２３（ｅ）〕。
【００３８】次いで、化学気相成長法によりＳｉＯ2 膜
１３７の側面を含む全面にｎ型不純物を含む多結晶シリ
コン膜１３８を堆積した〔図２３（ｆ）〕。次に、エッ
チバック処理を行って、多結晶シリコン膜１３８と多結
晶シリコン膜１３５の一部を除去し、それぞれを円筒部
分１０８ｅと蓄積電極核部１０８ｄに加工し、Ｓｉ3Ｎ4
膜１１９の表面を露出させた〔図２３（ｇ）〕。その
後、ＳｉＯ2 膜１３７をＨＦを主成分とする水溶液でエ
ッチング除去して１．５重円筒型の蓄積電極１０８を形
成した〔図２３（ｈ）〕。
１３７の側面を含む全面にｎ型不純物を含む多結晶シリ
コン膜１３８を堆積した〔図２３（ｆ）〕。次に、エッ
チバック処理を行って、多結晶シリコン膜１３８と多結
晶シリコン膜１３５の一部を除去し、それぞれを円筒部
分１０８ｅと蓄積電極核部１０８ｄに加工し、Ｓｉ3Ｎ4
膜１１９の表面を露出させた〔図２３（ｇ）〕。その
後、ＳｉＯ2 膜１３７をＨＦを主成分とする水溶液でエ
ッチング除去して１．５重円筒型の蓄積電極１０８を形
成した〔図２３（ｈ）〕。
【００３９】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、ビット線上の層間絶縁膜上に形成されるセル
キャパシタの蓄積電極が一様の密度に配置されるように
したものであるので、蓄積電極間の距離を最大に確保す
ることが可能になり、従来の蓄積電極配置構造では一重
の円筒を形成することが限界である程度にセルが微細化
された場合であっても１．５重乃至多重円筒型の蓄積電
極を形成することが可能になる。したがって、本発明に
よれば、１Ｇｂ級以上のＤＲＡＭであっても多重円筒型
のキャパシタを形成することができるようになり、大容
量の半導体記憶装置に対して必要な蓄積容量を確保する
ことが可能になる。
憶装置は、ビット線上の層間絶縁膜上に形成されるセル
キャパシタの蓄積電極が一様の密度に配置されるように
したものであるので、蓄積電極間の距離を最大に確保す
ることが可能になり、従来の蓄積電極配置構造では一重
の円筒を形成することが限界である程度にセルが微細化
された場合であっても１．５重乃至多重円筒型の蓄積電
極を形成することが可能になる。したがって、本発明に
よれば、１Ｇｂ級以上のＤＲＡＭであっても多重円筒型
のキャパシタを形成することができるようになり、大容
量の半導体記憶装置に対して必要な蓄積容量を確保する
ことが可能になる。
【図１】本発明の第１の実施例の平面レイアウト図。
【図２】本発明の第１の実施例の蓄積電極形成後の平面
レイアウト図。
レイアウト図。
【図３】本発明の第１の実施例の断面図。
【図４】従来例と対比した本発明の効果を説明する、ス
タックト電極の高さとセル容量との関係を示すグラフ。
タックト電極の高さとセル容量との関係を示すグラフ。
【図５】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図６】本発明の第１の実施例の製造方法を説明するた
めの、図５の工程に続く工程での工程順断面図の一部。
めの、図５の工程に続く工程での工程順断面図の一部。
【図７】本発明の第１の実施例の製造方法を説明するた
めの、図６の工程に続く工程での工程順断面図の一部。
めの、図６の工程に続く工程での工程順断面図の一部。
【図８】本発明の第１の実施例の製造方法を説明するた
めの、図７の工程に続く工程での工程順断面図。
めの、図７の工程に続く工程での工程順断面図。
【図９】本発明の第２の実施例の平面レイアウト図。
【図１０】本発明の第３の実施例の平面レイアウト図。
【図１１】本発明の第３の実施例の断面図。
【図１２】本発明の第４の実施例の平面レイアウト図。
【図１３】本発明の第４の実施例の断面図。
【図１４】本発明の第５の実施例の平面レイアウト図。
【図１５】本発明の第５の実施例の断面図。
【図１６】本発明の第６の実施例の平面レイアウト図。
【図１７】本発明の第７の実施例の平面レイアウト図。
【図１８】本発明の第８の実施例の断面図。
【図１９】本発明の第８の実施例の製造方法を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図２０】本発明の第８の実施例の製造方法を説明する
ための、図５の工程に続く工程での工程順断面図。
ための、図５の工程に続く工程での工程順断面図。
【図２１】本発明の第９の実施例の断面図。
【図２２】本発明の第９の実施例の製造方法を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図２３】本発明の第９の実施例の製造方法を説明する
ための、図５の工程に続く工程での工程順断面図。
ための、図５の工程に続く工程での工程順断面図。
【図２４】第１の従来例の平面レイアウト図。
【図２５】第１の従来例の断面図。
【図２６】第２の従来例の平面レイアウト図。
【図２７】第２の従来例の断面図。
【図２８】第３の従来例の製造方法を示す工程順断面
図。
図。
【図２９】第３の従来例の斜視図。
１０１、２０１、３０１ 素子領域 １０２、２０２、３０２ ワード線 １０３、１０３ａ、２０３、３０３ 容量コンタクト １０４ 蓄積電極形成用核パターン １０５、２０５、３０５ ビット線コンタクト １０６、２０６、３０６ ビット線 １０７、２０７、３０７ プレート電極 １０８、２０８、３０８ 蓄積電極 １０８ａ、１０８ｅ 円筒部分 １０８ｂ、１０８ｄ 蓄積電極核部 １０８ｃ 付帯構造体 １０９、１０９ａ パッド導体層 １１０ ｐ型シリコン基板 １１１、２１１、３１１ 素子分離酸化膜 １１２、２１２、３１２ ゲート絶縁膜 １１３、１２５、１２７、１３１、１３７ ＳｉＯ2 膜 １１４ サイドウォール １１５ ｎ型不純物拡散層 １１６、２１６、３１６ 第１層間絶縁膜 １１７、１１７ａ、１２０、１２０ａ 多結晶シリコン
プラグ １１８、２１８、３１８ 第２層間絶縁膜 １１９ Ｓｉ3 Ｎ4 膜 １２１、２２１、３２１ キャパシタ絶縁膜 １２２、１２４、１２６、１２８、１３５、１３８ 多
結晶シリコン膜 １３０、１３３ タングステン膜 １３２、１３６ レジスト膜 ２１０、３１０ 半導体基板 ２１５、３１５ 不純物拡散層 ４０１ セルトランジスタ ４０２ ビット線 ４０３ 層間絶縁膜 ４０４ 容量コンタクト ４０５ 多結晶シリコン膜 ４０６ 第１パターン ４０７ 第１側壁スペーサ ４０８ 第２パターン ４０９ 第２側壁スペーサ ４１０ 二重円筒型蓄積電極 ４１１ キャパシタ絶縁膜 ４１２ プレート電極
プラグ １１８、２１８、３１８ 第２層間絶縁膜 １１９ Ｓｉ3 Ｎ4 膜 １２１、２２１、３２１ キャパシタ絶縁膜 １２２、１２４、１２６、１２８、１３５、１３８ 多
結晶シリコン膜 １３０、１３３ タングステン膜 １３２、１３６ レジスト膜 ２１０、３１０ 半導体基板 ２１５、３１５ 不純物拡散層 ４０１ セルトランジスタ ４０２ ビット線 ４０３ 層間絶縁膜 ４０４ 容量コンタクト ４０５ 多結晶シリコン膜 ４０６ 第１パターン ４０７ 第１側壁スペーサ ４０８ 第２パターン ４０９ 第２側壁スペーサ ４１０ 二重円筒型蓄積電極 ４１１ キャパシタ絶縁膜 ４１２ プレート電極
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (7)
- 【請求項１】 複数のビット線とこれに交差する複数の
ワード線とが半導体基板上に形成され、メモリセルトラ
ンジスタを構成する一対の不純物拡散層の一方がビット
線に接続され、他方が、該他方の不純物拡散層表面に存
在する容量コンタクトを介して、ビット線を覆う層間絶
縁膜上に形成されたセルキャパシタに接続されている半
導体記憶装置において、前記セルキャパシタの蓄積電極
が蓄積電極形成用核パターンを中心として形成され、該
蓄積電極形成用核パターンは、 前記容量コンタクト上
には存在していない、 その一部が前記容量コンタクトと接触しているが該容
量コンタクト上の全面は覆っていない、 の２条件の内一方を満たしており 、かつ、前記セルキャ
パシタの蓄積電極の中心点は、他の近接する４つのセル
キャパシタの蓄積電極の中心点からほぼ等距離の位置に
存在していることを特徴とする半導体記憶装置。 - 【請求項２】 前記セルキャパシタの蓄積電極の底面形
状は、正多角形ないし円形であることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 前記セルキャパシタの蓄積電極は、前記
蓄積電極形成用核パターンの外側に形成された少なくと
も１個の円筒形導電体を有しており、その形状は、円柱
状、円筒状、円柱状と円筒状の組合せ、または、多重円
筒状をなしていることを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項４】 前記蓄積電極と前記ビット線は、それぞ
れ、前記不純物拡散層に接触する導電体プラグ、また
は、前記不純物拡散層に接触するパッド導体層および層
間絶縁膜内に形成された導電体プラグを介して前記不純
物拡散層と接続されることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項５】 （１）素子領域が画定された半導体基板
上に複数のワード線を形成し、これをマスクとして前記
素子領域内に不純物をドープして複数の第１および第２
の不純物拡散層を形成する工程と、 （２）第１の層間絶縁膜を形成し、前記第１の不純物拡
散層に接続されたビット線を形成する工程と、 （３）第２の層間絶縁膜を形成し、その内部に前記第２
の不純物拡散層表面に存在する容量コンタクトを介して
前記第２の不純物拡散層に接続された導電体プラグを形
成する工程と、 （４）前記第２の層間絶縁膜上に、導電体層を形成し、
その上に蓄積電極形成用の柱状核パターンを、前記容量コンタクト上には存在していない、 その一部が前記容量コンタクトと接触しているが該容
量コンタクト上の全面は覆っていない、 の２条件の内一方を満たす ようにしつつ、他の直近の蓄
積電極形成用の柱状核パターンからの中心間距離がほぼ
等距離となる位置に形成する工程と、 （５）導電体膜の堆積とそのエッチバックにより各前記
柱状核パターンの外側に筒状の導電体膜を形成し、所望
によりその外側に、１乃至複数対の筒状の絶縁膜と筒状
の導電体膜とを形成する工程と、 （６）前記柱状核パターン、または、前記柱状核パター
ンおよび前記筒状の絶縁膜をエッチング除去して、１乃
至多重の筒状導電体膜を有し、前記導電体プラグと接続
する蓄積電極を形成する工程と、 （７）前記蓄積電極上にキャパシタ絶縁膜およびプレー
ト電極とを形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 （１）素子領域が画定された半導体基板
上に複数のワード線を形成し、これをマスクとして前記
素子領域内に不純物をドープして複数の第１および第２
の不純物拡散層を形成する工程と、 （２）第１の層間絶縁膜を形成し、その上に前記第１の
不純物拡散層に接続されたビット線を形成する工程と、 （３）第２の層間絶縁膜を形成し、その内部に前記第２
の不純物拡散層表面に存在する容量コンタクトを介して
前記第２の不純物拡散層に接続された導電体プラグを形
成する工程と、 （４）前記第２の層間絶縁膜上に、導電体層を形成し、
その上に導電体からなる蓄積電極形成用の柱状核パター
ンを、前記容量コンタクト上には存在していない、 その一部が前記容量コンタクトと接触しているが該容
量コンタクト上の全面は覆っていない、 の２条件の内一方を満たす ようにしつつ、他の直近の蓄
積電極形成用の柱状核パターンからの中心間距離がほぼ
等距離となる位置に形成する工程と、 （５）絶縁膜の堆積とそのエッチバックおよび導電体膜
の堆積とそのエッチバックを１乃至複数回行うことによ
り、各前記柱状核パターンの外側に１乃至複数対の筒状
の絶縁膜と筒状の導電体膜とを形成する工程と、 （６）前記筒状の絶縁膜をエッチング除去して、導電体
からなる蓄積電極形成用の柱状核パターンと１乃至多重
の筒状導電体膜とを有し、前記導電体プラグと接続する
蓄積電極を形成する工程と、 （７）前記蓄積電極上にキャパシタ絶縁膜およびプレー
ト電極とを形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項７】 （１）素子領域が画定された半導体基板
上に複数のワード線を形成し、これをマスクとして前記
素子領域内に不純物をドープして複数の第１および第２
の不純物拡散層を形成する工程と、 （２）第１の層間絶縁膜を形成し、その上に前記第１の
不純物拡散層に接続されたビット線を形成する工程と、 （３）第２の層間絶縁膜を形成し、その内部に前記第２
の不純物拡散層表面に存在する容量コンタクトを介して
前記第２の不純物拡散層に接続された導電体プラグを形
成する工程と、 （４）前記第２の層間絶縁膜上に、導電体からなる蓄積
電極形成用の柱状核パターンを、前記容量コンタクト上には存在していない、 その一部が前記容量コンタクトと接触しているが該容
量コンタクト上の全面は覆っていない、 の２条件の内一方を満たす ようにしつつ、他の直近の蓄
積電極形成用の柱状核パターンからの中心間距離がほぼ
等距離となる位置に形成する工程と、 （５）導電体膜の堆積とそのエッチバックにより各前記
柱状核パターンの外側に筒状の導電体膜を形成し、該筒
状の導電体膜を介して前記導電体プラグに接続された蓄
積電極を形成する工程と、 （６）前記蓄積電極上にキャパシタ絶縁膜およびプレー
ト電極とを形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8302677A JP2930110B2 (ja) | 1996-11-14 | 1996-11-14 | 半導体記憶装置およびその製造方法 |
| KR1019970060192A KR100289681B1 (ko) | 1996-11-14 | 1997-11-14 | 노드접촉으로부터오프셋된다중원통형축적전극을갖는비트라인상부에캐패시터셀을구비한반도체메모리장치및제조방법 |
| US08/970,288 US6031262A (en) | 1996-11-14 | 1997-11-14 | Semiconductor memory device having capacitor-over-bitline cell with multiple cylindrical storage electrode offset from node contact and process of fabrication thereof |
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|---|---|---|---|
| JP8302677A JP2930110B2 (ja) | 1996-11-14 | 1996-11-14 | 半導体記憶装置およびその製造方法 |
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| JP2930110B2 true JP2930110B2 (ja) | 1999-08-03 |
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ID=17911864
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8302677A Expired - Fee Related JP2930110B2 (ja) | 1996-11-14 | 1996-11-14 | 半導体記憶装置およびその製造方法 |
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| US (1) | US6031262A (ja) |
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| TW519738B (en) * | 2001-12-05 | 2003-02-01 | Winbond Electronics Corp | Extended type capacitor manufacturing method and device of memory |
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| KR100505656B1 (ko) * | 2002-12-10 | 2005-08-04 | 삼성전자주식회사 | 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법 |
| KR100538098B1 (ko) | 2003-08-18 | 2005-12-21 | 삼성전자주식회사 | 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는캐패시터를 포함하는 반도체 장치 및 그 제조 방법 |
| KR100564578B1 (ko) * | 2003-09-29 | 2006-03-28 | 삼성전자주식회사 | 비직교형 반도체 메모리 소자의 자기 정렬 콘택 패드형성방법 |
| TWI297931B (en) * | 2006-01-11 | 2008-06-11 | Ind Tech Res Inst | Cylindrical capacitor and method of manufacturing the same |
| US7863663B2 (en) * | 2006-04-07 | 2011-01-04 | Micron Technology, Inc. | Hybrid electrical contact |
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| KR101353343B1 (ko) * | 2007-09-18 | 2014-01-17 | 삼성전자주식회사 | 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들 |
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| JPH0410566A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 半導体記憶装置 |
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