JP3866599B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3866599B2 JP3866599B2 JP2002081838A JP2002081838A JP3866599B2 JP 3866599 B2 JP3866599 B2 JP 3866599B2 JP 2002081838 A JP2002081838 A JP 2002081838A JP 2002081838 A JP2002081838 A JP 2002081838A JP 3866599 B2 JP3866599 B2 JP 3866599B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- word line
- semiconductor device
- line
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 230000008054 signal transmission Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 14
- 239000010410 layer Substances 0.000 description 14
- 239000000758 substrate Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に、ＤＲＡＭ等のように、微細加工を要する半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、製造プロセスの微細化により、プロセスのマージンが極めて少なくなっている。この傾向は、大容量化が要求されているメモリデバイス、特に、ＤＲＡＭにおいて顕著である。ここで、図７を参照して、従来のＤＲＡＭセルアレイパターンについて具体的に説明する。図示されたＤＲＡＭセルアレイパターンは、二次元平面上に、メモリセル領域２１と、メモリセル領域２１の外周部に設けられたダミーセル領域２２とを有し、図示されたダミーセル領域２２はメモリセル領域２１の上下左右に配置されている。このダミーセル領域２２は製造プロセスの微細化により、メモリセル領域２１の外周部に生じる光近接効果による形状の乱れによる影響を軽減するために配置されている。
【０００３】
また、図７の上下に示された各ダミーセル領域２２の外側には、ワードドライバ部２３が配置され、他方、図の左右両側にはセンスアンプ部２４（図では右側のセンスアンプ部のみが示されている）が配置されている。
【０００４】
ワードドライバ部２３を構成する各ワードドライバに接続されるコンタクト部分（ワードドライバ用コンタクト部と呼ぶ）３８は、ダミーセル領域２２上を介してメモリ領域２１に延びるワード線３２にそれぞれ接続され、他方、センスアンプ部２４の各センスアンプはダミーセル領域２２を介してビット線３３に接続されている。ここで、ビット線３３の延在する方向をＸ方向、ワード線３２の延在する方向をＹ方向とすれば、各ワードドライバ部２３はＹ方向のワード線３２の両端部に配置されていることが分る。
【０００５】
図示されているように、各ワードドライバ用コンタクト部３８及びセンスアンプの占有する面積は、メモリセル、ワード線３２のピッチより不可避的に広くなってしまう。ここで、各ワード線３２に対して対称的な形状を有するワードドライバ用コンタクト部３８をＹ方向の一端部にだけ配置したのでは、隣接するワードドライバの間隔を充分に取るために、ワードドライバ部２３の占有面積が大きくなってしまう。このため、図示された例では、ワードドライバ用コンタクト部３８をワード線３２のＹ方向の両端に交互に配置する構成、即ち、オルタ―ネート型構成が採用されている。この構成を採用した場合，ワード線３２の一端部には、１本置きのワード線３２に、ワードドライバ用コンタクト部３８が配置されることになる。また、ワード線３２の上部に配置されたワードドライバ用コンタクト部３８の形状は、各ワード線３２のＹ方向中心に対して、非対称であり、図示された例の場合、図の左側に張り出すようなパターンを有している。この結果、ワードドライバ用コンタクト部３８は、当該ワードドライバ用コンタクト部３８のワード線３２の左側に位置するワード線３２の端部と平面的に対向する部分を有している。他方、ワード線３２の下部に配置されたワードドライバ用コンタクト部３８の形状は、各ワード線３２のＹ方向中心に対して、非対称であり、図示された例の場合、図の右側に張り出すようなパターンを有している。この結果、ワードドライバ用コンタクト部３８は、当該コンタクト部３８のワード線３２の右側に位置するワード線３２の端部と平面的に対向する部分を有している。
【０００６】
上記したオルタ―ネート型構成を採用することにより、ワードドライバ領域２３の全体的な面積を縮小することができると共に、メモリセル領域２１の上下両側に配置されるワードドライバ領域２３を共通の設計ルールで設計できる。
【０００７】
このような構成では、パターンはメモリ領域２１に比較して、ワードドライバ領域２３で疎となる。換言すれば、上に述べた構成の場合、メモリセルアレイ端部等において、パターンの密度は密から疎に変化することになる。
【０００８】
一方、図７に示すＤＲＡＭセルアレイパターンのＸ１線における断面を図８に示す。半導体基板２６内に島状に形成された拡散層３１上に、絶縁膜を介して、ワード線３２がＹ方向に配列されており、他方、ワード線３２上には、絶縁膜を介してＸ方向にビット線３３が配列されている。更に、ビット線３３上には、層間絶縁膜を介して、ポリシリコン等によって形成された対向電極３５が配置されており、ワード線３２とビット線３３との交差部分に形成されたメモリセルに対して所定の容量を与えるために、当該対向電極３５とメモリセルの一部を構成する拡散層３１とが、ストレージノード３４のストレージコンタクト部分３６により電気的に接続されている。更に、ビット線３３はビット線コンタクト３７により、拡散層３１に接続されている。
【０００９】
前述したストレージコンタクト部分３６は、ワード線３２及びビット線３３の近傍における半導体基板２６に形成された拡散層３１まで達するコンタクト孔内に形成されており、図８に示されているように、２つのストレージコンタクト部分３６によって、挟まれた状態になるワード線３２も生じる。
【００１０】
【発明が解決しようとする課題】
パターンの微細化と共にワード線３２の間隔が狭くなると、ワード線３２の中には、端部において倒れたり、或いは、傾いたりするものが観察された。更に、よく観察すると、倒れたり、傾いたりするワード線３２は、ワードドライバを接続するコンタクト部３８に接続されたワード線３２に限られ、コンタクト部３８に接続されない状態で終端されたワード線３２には傾き等は生じないことが分った。
【００１１】
また、倒れたり、傾いたりするワード線３２部分は、図７に示されたコンタクト部３８に隣接していることも分かった。このため、コンタクト部３８に接続され、傾いた状態にあるワード線３２に隣接したストレージコンタクト部分３６では、図８の破線で囲まれた部分のように、ストレージコンタクト部分３６が充分には開かなくなり、最悪の状態では、オープン状態になることが判明した。この結果、ストレージコンタクト部分３６におけるコンタクト抵抗が上昇して、ＤＲＡＭの歩留まりを低下させていることが分った。このことは、ワード線に限らず、ビット線においても同様であった。
【００１２】
このように、本発明は、メモリセルアレイ端部等のようにパターン密度が密から疎へ変化する個所、即ち、図９の部分１０におけるパターンの構成が歩留まりに影響を与えることを見出し、その改善策を提案するものである。
【００１３】
したがって、本発明の目的は、ワード線、ビット線等における傾きの現象を見出し、その原因を究明して、ワード線、ビット線等の傾きによる影響の無い半導体装置を提供することである。
【００１４】
本発明の他の目的は、製造プロセスが微細化しても、歩留まりを改善できる半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明者等の研究によれば、前述したように、ＤＲＡＭ等の半導体装置では、メモリセルアレイ端部におけるパターンの倒れ、傾きが観察されることが多くなってきたが、このうち、ワード線の端部におけるパターンの倒れ、傾きは、ワードドライバへの接続部分の形状に依存していることが分った。即ち、図７に示すように、ワード線３２に接続されたコンタクト部３８のパターンがワード線３２の延在方向、（Ｙ方向）に対して非対称である場合、ワード線３２の倒れ、傾きは、コンタクト部３８の張り出し方向に発生することが観察された。このことは、パターンの倒れ、傾きは、メモリセルアレイの外周に配置されたワードドライバの形状のアンバランス、即ち、ワードドライバの張り出し形状に起因することが判明した。
【００１６】
このことを、図９により更に説明すると、図９に示すように、ワード線３２の延在方向に対して非対称なコンタクト部３８にワード線３２が接続されると、コンタクト部３８に近接した位置のワード線３２の破線部分が、製造プロセスにおけるワード線３２形成後の熱処理により、形状的なアンバランスにより、コンタクト部３８の張り出し方向に（図９では右側）に引っ張られ、セルアレイ端部において、１本置きにワード線３２が傾く現象が確認され、その結果として、図８に示すように、ワード線３２の間隔が狭くなってしまうことが分った。
【００１７】
このことを考慮して、本発明の好ましい実施形態では、メモリセルアレイのダミーセル部分でワードドライバーと接続する側のワード線に均等の張り出しを設け、これにより、コンタクト部３８によるアンバランスが内側のメモリセル領域には影響しないようにし、外側のワードドライバへは、張り出しの範囲内で接続可能になるようにする。張り出しの大きさについては、光近接効果を考慮して決定する。これはビット線とセンスアンプとの接続部においても、同様な構成を採用することが可能である。
【００１８】
更に、本発明者等の研究によれば、コンタクト部３８の形状をワード線３２のＹ方向に対して対称的なパターンにすれば、上記のようにワード線に均等な張り出し部を追加しなくても傾きを防止できることも確認された。この場合、メモリ領域から引き出されたコンタクト部３８を上下から挟むワードドライバ領域２３の位置がずれてしまい、一方のワードドライバ領域における配線ルールをそのまま他方のワードドライバ領域の配線ルールには適用できなくなるが、０.１５μｍ以下の設計ルールでは、ピッチのずれに伴う位置ずれ、及び、位置ずれによる面積の拡大は極めて小さい。
【００１９】
以下、本発明を特徴付ける態様を列挙する。
【００２０】
本発明の第１の態様によれば、ワード線、ビット線、及び、これらワード線及びビット線に隣接して配置されるストレージノードとを備えた半導体装置において、前記ワード線及びビット線の少なくとも一方には、その端部における傾きを防止する平面パターンが設けられていることを特徴とする半導体装置が得られる。
【００２１】
本発明の第２の態様によれば、第１の態様において、前記傾きを防止する平面バターンは、前記ワード線に設けられていることを特徴とする半導体装置が得られる。
【００２２】
本発明の第３の態様によれば、第２の態様において、前記張り出し部は、それぞれ矩形形状を有していることを特徴とする半導体装置が得られる。
【００２３】
本発明の第４の態様によれば、第２の態様において、前記張り出し部は、両側に対称的な形状のテーパを有していることを特徴とする半導体装置が得られる。
【００２４】
本発明の第５の態様によれば、第２乃至第４の態様のいずれかにおいて、前記張り出し部はワードドライバ接続用コンタクト部とダミーセル部との境界部に設けられていることを特徴とする半導体装置が得られる。
【００２５】
本発明の第６の態様によれば、複数のメモリセルを含むメモリセル領域と、該メモリセル領域を互いに対向する両側から挟む２つのワードドライバ領域とを備えた半導体装置において、前記メモリ領域は、前記２つのワードドライバ領域間に一方向に延びる複数のワード線と、該ワード線と交差する方向に延びるビット線と、前記各ワードドライバ領域に配置され、前記ワード線に対して１本置きに接続された非対称形状のワードドライバ用コンタクト部とを備え、前記ワード線のワードドライバ用コンタクト部に隣接した位置には、前記非対称形状のワードドライバ用コンタクト部によって生じる当該ワード線の傾きを防止する平面パターンが配置されていることを特徴とする半導体装置が得られる。
【００２６】
本発明の第７の態様によれば、第６の態様において、前記非対称形状のワードドライバ用コンタクト部は、対応するワード線の片側に突出した形状を備え、前記平面パターンは、前記コンタクトの突出側とは、反対側に前記ワード線から張り出した張り出し部を少なくとも備えていることを特徴とする半導体装置が得られる。
【００２７】
本発明の第８の態様によれば、第７の態様において、前記張り出し部は前記ワード線の両側に均等に張り出していることを特徴とする半導体装置が得られる。
【００２８】
本発明の第９の態様によれば、第８の態様において、前記張り出し部は、前記ワード線に対して対称的な矩形形状を有していることを特徴とする半導体装置が得られる。
【００２９】
本発明の第１０の態様によれば、第９の態様において、前記張り出し部は、前記ワード線に対して対照的なテーパ形状部分を備えていることを特徴とする半導体装置が得られる。
【００３０】
本発明の第１１の態様によれば、第６乃至１０の態様のいずれかにおいて、前記ビット線の端部に、ビット線の傾きを防止する平面パターンを備えていることを特徴とする半導体装置が得られる。
【００３１】
本発明の第１２の態様によれば、複数のメモリセルを含むメモリセル領域と、該メモリセル領域を互いに対向する両側から挟む２つのワードドライバ領域とを備え、０.１５μｍ以下の設計ルールによって製作された半導体装置において、前記メモリ領域は、前記２つのワードドライバ領域間に一方向に延びる複数のワード線と、該ワード線と交差する方向に延びるビット線と、前記各ワードドライバ領域に配置され、前記ワード線に対して１本置きに接続されたワードドライバ用コンタクト部とを備え、前記ワード線のワードドライバ用コンタクト部は、前記ワード線に対して対称的な形状を備え、これによって、当該ワード線の傾きを防止することを特徴とする半導体装置が得られる。
【００３２】
本発明の第１３の態様によれば、電極配線、信号伝送用配線を有する半導体装置において、前記配線に当該配線の延在方向に対して非対称な形状のパターンが存在する場合、前記配線の延在方向に対して対称的な形状の張り出し部からなる平面パターンを前記配線に設けて、半導体装置の製造プロセスにおいて前記非対称な形状のパターンが原因となって生じる応力が、前記平面パターンの先の前記配線に伝わることを抑制したことを特徴とする半導体装置が得られる。
【００３３】
尚、実施の形態では、ＤＲＡＭについてのみ説明するが、本発明は、微細加工によって製造される他の半導体装置、例えば、ＳＲＡＭ、ＲＯＭ、フラッシュメモリや、メモリを有するＭＰＵ等にも適用できる。
【００３４】
【発明の実施の形態】
図１及び図２を参照して、本発明の一実施の形態に係るＤＲＡＭセルアレイパターンを説明する。図１は当該ＤＲＡＭセルアレイパターンの平面図であり、図２は図１のＸ１に沿う断面図である。
【００３５】
図１及び図２において、図７及び８と対応する部分は、同一の参照番号で示されている。図からも明らかな通り、図示されたＤＲＡＭセルアレイパターンは、図７と同様に、メモリセル領域２１、ダミーセル領域２２、ワードドライバ部２３、センスアンプ部２４、メモリセルトランジスタを形成する拡散層３１とを備えている。更に、ワード線３２、ビット線３３、データを蓄積する容量となるストレージノード３４、ストレージノードの対向電極３５、ストレージノードと拡散層を接続するストレージノードコンタクト３６、ビット線３３と拡散層３１を接続するビット線コンタクト３７、ワード線３２とワードドライバ（図示せず）を接続するコンタクト部３８が設けられている。ワードドライバ部２３はオルターネート方式でワード線２本につき、１台ワードドライバが接続され、図１の上下から１本置きに、コンタクト部３８を介してワード線３２へ接続されている。
【００３６】
図示された例では、メモリセル領域２１の外周に、ダミーセル領域２２が設けられており、更に、その外側にワードドライバ部２３及びセンスアンプ部２４が配置されている。
【００３７】
図１からも明らかなように、本発明に係るＤＲＡＭセルアレイパターンは、図１の上下に配置されたワードドライバ２３とダミーセル領域２２との境界領域にあるワード線３２に、ワード線３２の左右に均等に張り出した張り出し部（即ち、平面パターン）４０を設けている点で、図６〜図８に示された従来のＤＲＡＭメモリセルアレイパターンと異なっている。即ち、パターン密度が疎から密に変化するメモリセル領域２１の外周で、ワードドライバと接続するコンタクト部３８を備えた側のワード線３２に、その中心に対し任意の長さで対称的な形状を有する張り出し４０が設けられている。この張り出し部４０を設けることにより、この張り出し部４０より内側に設けられたメモリセル領域２１上へのワード線３２にアンバランスな応力が加わらないようにしている。
【００３８】
図１に示された張り出し部４０は、矩形形状を有し、ワード線３２の両側に、それぞれ突出した２つの角型の突出部によって構成している。これら突出部は隣接するワード線３２に達しない程度の幅だけ、ワード線３２から張り出している。この場合、張り出し部４０のワード線３２の片側への突出幅は、ワード線３２とワードドライバを接続するコンタクト部３８のＸ方向への幅と同等又は狭ければ、ワード線３２のピッチに影響を与えない。したがって、この構成では、各ワード線３２に張り出し部４０を設けても、面積の拡大は生じない。
【００３９】
また、図示されているように、ダミーセル領域２２上に配置されたワード線３２の一方の端部には、張り出し部４０と同一形状の張り出し部４０’だけが設けられており、コンタクト部３８は設けられていない。
【００４０】
上記したように、張り出し部４０の大きさはワード線３２のピッチに影響を与えないため、コンタクト部３８の大きさにも影響を与えず、結果的に、コンタクト部３８より外側に設けられるワードドライバは、ワード線３２のピッチを変更することなく接続可能になる。
【００４１】
張り出し部４０の大きさについては、マスクパターンと当該マスクパターンによって形成されたるパターンとが形状的に変化してしまう光近接効果を考慮し、配線のオープンやショートが起こらない範囲で最大限に広げるようにする。例えば、幅０．１５μｍ、間隔０．１５μｍピッチのワード線３２の場合、片側０．１５μｍの張り出しを設け、間隔は全て０．１５μｍになるようにすれば良い。
【００４２】
図1に示すように、メモリセル領域２１の外周でワード線３２の延在方向（Ｙ方向）の両側に均等の張り出しを設けている。この構成により、図１に示すように、ワードドライバとのコンタクト部３８の形状が、ワード線３２の延在方向に対して対称でなくても、製造時の熱処理でワード線３２の倒れ、傾きを防止できる。これは、張り出し部４０により内側のメモリセル領域２１へは張り出しが橋桁の役目を果たし、ワード線３２の倒れが起こらないようにする。
【００４３】
この結果、図２に示すように、ポリシリコン等によって形成されたワード線３２には、コンタクト部３８の近傍においても、図８に示されたような傾きが生じないことが観測された。このことは、図１に示すような張り出し部４０、４０’を非対称なコンタクト部３８に隣接して設けることにより、非対称なコンタクト部３８によって各ワード線３２に加わる応力をバランスさせることができるためであると考えられる。このことを考慮すると、張り出し部４０は、ワード線３２の両側に設ける必要はなく、コンタクト部３８の張り出し方向と逆方向に設けるだけでも良い。
【００４４】
図２に示すように、ワード線３２には、張り出し部４０、４０’の形成によって傾きが生じないため、ストレージノード３４から、半導体基板２６に形成された拡散層３１に達するストレージノードコンタクト３６が、ワード線３２の傾きによって影響を受けることが無い。したがって、ストレージノードコンタクト３６の大きさを一定に保つことができ、コンタクト抵抗を一定に維持することができる。
【００４５】
また、図示されたパターンでは、メモリセル領域２１でワード線３２の倒れ、傾きが起こらないため、ワード線３２の間隔を均等にすることができる。この構成によれば、従来のように、ワード線３２の間隔が狭くなった場合、ワード線３２間に開口しているストレージノードコンタクト３６が、所望サイズを確保できないために発生していた、高抵抗での接続又はオープンによる不良を無くすことができる。したがって、本発明に係るＤＲＡＭメモリセルアレイパターンは歩留まりの向上を図ることができる。
【００４６】
図３を参照して、図２に示された構造を単一のメモリセルを例にとって説明する。半導体基板２６には、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）により絶縁領域２６１が設けられており、この間には、拡散層３１が形成されている。図示された例では、絶縁領域２６１は半導体基板２６中に拡散層３１よりも深く形成されている。
【００４７】
半導体基板２６上には、図２と同様に、所定幅を有するワード線３２が設計ルールによって定まる間隔で配列されており、各ワード線３２は絶縁膜４２によって覆われている。図示されたワード線３２は、当該ワード線３２の厚さより薄い厚さの絶縁膜によって覆われた状態で半導体基板２６上に配列されている。各ワード線３２の上部には、絶縁膜４２よりも厚い絶縁膜が堆積され、当該絶縁膜上には、ワード線３２と交叉する方向に配置されたビット線３３が破線で示すように配列されている。
【００４８】
更に、ビット線３３上には、厚い層間絶縁膜が設けられ、この層間絶縁膜上には、所定厚さの対向電極３５が配置されている。対向電極３５はストレージノード３４を介して拡散層３１に接続されている。ここで、対向電極３５はポリシリコンによって形成されている。この構成において、ストレージノード３４は、拡散層３１と、ワード線３２間に設けられた非常に狭いコンタクト領域に達するストレージノードコンタクト３６により接続されている。ここで、ストレージノードコンタクト３６はセルフアライメントにより形成されるが、本発明では、ワード線３２に倒れ、傾き等が生じないため、当該ストレージノードコンタクト３６を確実に拡散層３１上に形成することができる。
【００４９】
図４は本発明の他の実施形態に係るＤＲＡＭセルアレイパターンを示す平面図である。図４に示されたアレイパターンは、ワード線３２に設けた張り出し部４０ａの形状が図１の張り出し部４０の形状と異なる以外、図１のアレイパターンと同様である。即ち、図４に示された張り出し部４０ａは、張り出し部４０ａのメモリセル側をテーパ状にしている点で、図１の矩形形状の張り出し部４０とは異なっている。光近接効果を考慮すると、図４のように、張り出し部４０ａをテーパ形状にした方が、張り出し部の形状が良くなる場合もあることが確認された。
【００５０】
図５は本発明の他の実施形態に係るＤＲＡＭセルアレイパターンを示す図である。図５に示されたパターンは、ビット線３３の端部に、張り出し部４５を設けた以外、図１と同様である。この例では、ワード線３２のコンタクト部３８近傍に、張り出し部４０が設けられると共に、ダミー領域２２のワード線３２の端部にも張り出し部４０’が設けられている。このパターン構成によれば、ストレージノードコンタクト３６は、ビット線３３の間も通過するので、ビット線３３の傾き対策も行っていることが分る。したがって、この構成では、ワード線３２だけでなく、ビット線３３における傾き、倒れを防止でき、より均一にストレージノードコンタクト３６を形成することができる。
【００５１】
図示された張り出し部４５は、ビット線３３の延在方向（Ｘ方向）に対して対称的な矩形形状を有している。
【００５２】
図６は本発明の参考例に係るＤＲＡＭセルアレイパターンを示す平面図である。図６では、０.１５μｍ以下の設計ルールを採用したＤＲＡＭセルアレイパターンに対して、本発明を適用した例である。図示されているように、ワード線３２及びビット線３３には張り出し部を設けず、ワード線３２とワードドライバを接続するコンタクト部３８をワード線３２方向に対称的な形状にしている。この構成は、ダミーセルを使用しない場合でもメモリセルアレイ端部の形状を均一にすることができる。
【００５３】
この構成では、図６の上側に配置されるワードドライバ部２３と、下側に配置されるワードドライバ部２３とが、レイアウト上、ワード線３２の１ピッチに相当する分だけ、互いにずれることになるが、ワード線３２のピッチが小さい場合には、実際上、問題とはならない。
【００５４】
上記した実施形態は、半導体装置として、ＤＲＡＭのセルアレイパターンを例に取って説明したが、本発明はＤＲＡＭに限らず、ＳＲＡＭ、ＲＯＭ、フラッシュメモリ、ＭＰＵ等、多層配線構造を有し、０.１５μｍ程度のピッチで配線が行われる半導体装置に適用できる。
【００５５】
【発明の効果】
本発明によれば、メモリセルアレイ端で発生するワード線の傾きが起こらなくなり、ストレージノードコンタクトのスペースが確保されるため、メモリセルアレイ端でのビット不良が改善され、歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＤＲＡＭメモリセルアレイパターンを説明する平面図である。
【図２】図１に示したパターンをＸ１に沿って断面した場合を示す断面図である。
【図３】図２を更に具体的に説明するための詳細断面図である。
【図４】本発明の他の実施形態に係るＤＲＡＭセルアレイパターンを示す平面図である。
【図５】本発明の更に他の実施形態に係るＤＲＡＭセルアレイパターンを示す平面図である。
【図６】本発明の他の実施形態に係るＤＲＡＭセルアレイパターンを示す平面図である。
【図７】従来のＤＲＡＭセルアレイパターンの一例を示す平面図である。
【図８】図７に示したアレイパターンにおける問題点を明らかにする一部断面図である。
【図９】図７及び図８において生じる問題発生個所を明らかにするための一部平面図である。
【符号の説明】
２１ メモリセル領域
２２ ダミーセル領域
２３ ワードドライバ部
２４ センスアンプ部
３１ 拡散層
３２ ワード線
３３ ビット線
３４ ストレージノード
３５ 対向電極
３６ ストレージノードコンタクト
３７ ビット線コンタクト
３８ ワード線とワードドライバとを接続するコンタクト部
４０、４０’、４０ａ 張り出し部
【発明の属する技術分野】
本発明は、半導体装置、特に、ＤＲＡＭ等のように、微細加工を要する半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、製造プロセスの微細化により、プロセスのマージンが極めて少なくなっている。この傾向は、大容量化が要求されているメモリデバイス、特に、ＤＲＡＭにおいて顕著である。ここで、図７を参照して、従来のＤＲＡＭセルアレイパターンについて具体的に説明する。図示されたＤＲＡＭセルアレイパターンは、二次元平面上に、メモリセル領域２１と、メモリセル領域２１の外周部に設けられたダミーセル領域２２とを有し、図示されたダミーセル領域２２はメモリセル領域２１の上下左右に配置されている。このダミーセル領域２２は製造プロセスの微細化により、メモリセル領域２１の外周部に生じる光近接効果による形状の乱れによる影響を軽減するために配置されている。
【０００３】
また、図７の上下に示された各ダミーセル領域２２の外側には、ワードドライバ部２３が配置され、他方、図の左右両側にはセンスアンプ部２４（図では右側のセンスアンプ部のみが示されている）が配置されている。
【０００４】
ワードドライバ部２３を構成する各ワードドライバに接続されるコンタクト部分（ワードドライバ用コンタクト部と呼ぶ）３８は、ダミーセル領域２２上を介してメモリ領域２１に延びるワード線３２にそれぞれ接続され、他方、センスアンプ部２４の各センスアンプはダミーセル領域２２を介してビット線３３に接続されている。ここで、ビット線３３の延在する方向をＸ方向、ワード線３２の延在する方向をＹ方向とすれば、各ワードドライバ部２３はＹ方向のワード線３２の両端部に配置されていることが分る。
【０００５】
図示されているように、各ワードドライバ用コンタクト部３８及びセンスアンプの占有する面積は、メモリセル、ワード線３２のピッチより不可避的に広くなってしまう。ここで、各ワード線３２に対して対称的な形状を有するワードドライバ用コンタクト部３８をＹ方向の一端部にだけ配置したのでは、隣接するワードドライバの間隔を充分に取るために、ワードドライバ部２３の占有面積が大きくなってしまう。このため、図示された例では、ワードドライバ用コンタクト部３８をワード線３２のＹ方向の両端に交互に配置する構成、即ち、オルタ―ネート型構成が採用されている。この構成を採用した場合，ワード線３２の一端部には、１本置きのワード線３２に、ワードドライバ用コンタクト部３８が配置されることになる。また、ワード線３２の上部に配置されたワードドライバ用コンタクト部３８の形状は、各ワード線３２のＹ方向中心に対して、非対称であり、図示された例の場合、図の左側に張り出すようなパターンを有している。この結果、ワードドライバ用コンタクト部３８は、当該ワードドライバ用コンタクト部３８のワード線３２の左側に位置するワード線３２の端部と平面的に対向する部分を有している。他方、ワード線３２の下部に配置されたワードドライバ用コンタクト部３８の形状は、各ワード線３２のＹ方向中心に対して、非対称であり、図示された例の場合、図の右側に張り出すようなパターンを有している。この結果、ワードドライバ用コンタクト部３８は、当該コンタクト部３８のワード線３２の右側に位置するワード線３２の端部と平面的に対向する部分を有している。
【０００６】
上記したオルタ―ネート型構成を採用することにより、ワードドライバ領域２３の全体的な面積を縮小することができると共に、メモリセル領域２１の上下両側に配置されるワードドライバ領域２３を共通の設計ルールで設計できる。
【０００７】
このような構成では、パターンはメモリ領域２１に比較して、ワードドライバ領域２３で疎となる。換言すれば、上に述べた構成の場合、メモリセルアレイ端部等において、パターンの密度は密から疎に変化することになる。
【０００８】
一方、図７に示すＤＲＡＭセルアレイパターンのＸ１線における断面を図８に示す。半導体基板２６内に島状に形成された拡散層３１上に、絶縁膜を介して、ワード線３２がＹ方向に配列されており、他方、ワード線３２上には、絶縁膜を介してＸ方向にビット線３３が配列されている。更に、ビット線３３上には、層間絶縁膜を介して、ポリシリコン等によって形成された対向電極３５が配置されており、ワード線３２とビット線３３との交差部分に形成されたメモリセルに対して所定の容量を与えるために、当該対向電極３５とメモリセルの一部を構成する拡散層３１とが、ストレージノード３４のストレージコンタクト部分３６により電気的に接続されている。更に、ビット線３３はビット線コンタクト３７により、拡散層３１に接続されている。
【０００９】
前述したストレージコンタクト部分３６は、ワード線３２及びビット線３３の近傍における半導体基板２６に形成された拡散層３１まで達するコンタクト孔内に形成されており、図８に示されているように、２つのストレージコンタクト部分３６によって、挟まれた状態になるワード線３２も生じる。
【００１０】
【発明が解決しようとする課題】
パターンの微細化と共にワード線３２の間隔が狭くなると、ワード線３２の中には、端部において倒れたり、或いは、傾いたりするものが観察された。更に、よく観察すると、倒れたり、傾いたりするワード線３２は、ワードドライバを接続するコンタクト部３８に接続されたワード線３２に限られ、コンタクト部３８に接続されない状態で終端されたワード線３２には傾き等は生じないことが分った。
【００１１】
また、倒れたり、傾いたりするワード線３２部分は、図７に示されたコンタクト部３８に隣接していることも分かった。このため、コンタクト部３８に接続され、傾いた状態にあるワード線３２に隣接したストレージコンタクト部分３６では、図８の破線で囲まれた部分のように、ストレージコンタクト部分３６が充分には開かなくなり、最悪の状態では、オープン状態になることが判明した。この結果、ストレージコンタクト部分３６におけるコンタクト抵抗が上昇して、ＤＲＡＭの歩留まりを低下させていることが分った。このことは、ワード線に限らず、ビット線においても同様であった。
【００１２】
このように、本発明は、メモリセルアレイ端部等のようにパターン密度が密から疎へ変化する個所、即ち、図９の部分１０におけるパターンの構成が歩留まりに影響を与えることを見出し、その改善策を提案するものである。
【００１３】
したがって、本発明の目的は、ワード線、ビット線等における傾きの現象を見出し、その原因を究明して、ワード線、ビット線等の傾きによる影響の無い半導体装置を提供することである。
【００１４】
本発明の他の目的は、製造プロセスが微細化しても、歩留まりを改善できる半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明者等の研究によれば、前述したように、ＤＲＡＭ等の半導体装置では、メモリセルアレイ端部におけるパターンの倒れ、傾きが観察されることが多くなってきたが、このうち、ワード線の端部におけるパターンの倒れ、傾きは、ワードドライバへの接続部分の形状に依存していることが分った。即ち、図７に示すように、ワード線３２に接続されたコンタクト部３８のパターンがワード線３２の延在方向、（Ｙ方向）に対して非対称である場合、ワード線３２の倒れ、傾きは、コンタクト部３８の張り出し方向に発生することが観察された。このことは、パターンの倒れ、傾きは、メモリセルアレイの外周に配置されたワードドライバの形状のアンバランス、即ち、ワードドライバの張り出し形状に起因することが判明した。
【００１６】
このことを、図９により更に説明すると、図９に示すように、ワード線３２の延在方向に対して非対称なコンタクト部３８にワード線３２が接続されると、コンタクト部３８に近接した位置のワード線３２の破線部分が、製造プロセスにおけるワード線３２形成後の熱処理により、形状的なアンバランスにより、コンタクト部３８の張り出し方向に（図９では右側）に引っ張られ、セルアレイ端部において、１本置きにワード線３２が傾く現象が確認され、その結果として、図８に示すように、ワード線３２の間隔が狭くなってしまうことが分った。
【００１７】
このことを考慮して、本発明の好ましい実施形態では、メモリセルアレイのダミーセル部分でワードドライバーと接続する側のワード線に均等の張り出しを設け、これにより、コンタクト部３８によるアンバランスが内側のメモリセル領域には影響しないようにし、外側のワードドライバへは、張り出しの範囲内で接続可能になるようにする。張り出しの大きさについては、光近接効果を考慮して決定する。これはビット線とセンスアンプとの接続部においても、同様な構成を採用することが可能である。
【００１８】
更に、本発明者等の研究によれば、コンタクト部３８の形状をワード線３２のＹ方向に対して対称的なパターンにすれば、上記のようにワード線に均等な張り出し部を追加しなくても傾きを防止できることも確認された。この場合、メモリ領域から引き出されたコンタクト部３８を上下から挟むワードドライバ領域２３の位置がずれてしまい、一方のワードドライバ領域における配線ルールをそのまま他方のワードドライバ領域の配線ルールには適用できなくなるが、０.１５μｍ以下の設計ルールでは、ピッチのずれに伴う位置ずれ、及び、位置ずれによる面積の拡大は極めて小さい。
【００１９】
以下、本発明を特徴付ける態様を列挙する。
【００２０】
本発明の第１の態様によれば、ワード線、ビット線、及び、これらワード線及びビット線に隣接して配置されるストレージノードとを備えた半導体装置において、前記ワード線及びビット線の少なくとも一方には、その端部における傾きを防止する平面パターンが設けられていることを特徴とする半導体装置が得られる。
【００２１】
本発明の第２の態様によれば、第１の態様において、前記傾きを防止する平面バターンは、前記ワード線に設けられていることを特徴とする半導体装置が得られる。
【００２２】
本発明の第３の態様によれば、第２の態様において、前記張り出し部は、それぞれ矩形形状を有していることを特徴とする半導体装置が得られる。
【００２３】
本発明の第４の態様によれば、第２の態様において、前記張り出し部は、両側に対称的な形状のテーパを有していることを特徴とする半導体装置が得られる。
【００２４】
本発明の第５の態様によれば、第２乃至第４の態様のいずれかにおいて、前記張り出し部はワードドライバ接続用コンタクト部とダミーセル部との境界部に設けられていることを特徴とする半導体装置が得られる。
【００２５】
本発明の第６の態様によれば、複数のメモリセルを含むメモリセル領域と、該メモリセル領域を互いに対向する両側から挟む２つのワードドライバ領域とを備えた半導体装置において、前記メモリ領域は、前記２つのワードドライバ領域間に一方向に延びる複数のワード線と、該ワード線と交差する方向に延びるビット線と、前記各ワードドライバ領域に配置され、前記ワード線に対して１本置きに接続された非対称形状のワードドライバ用コンタクト部とを備え、前記ワード線のワードドライバ用コンタクト部に隣接した位置には、前記非対称形状のワードドライバ用コンタクト部によって生じる当該ワード線の傾きを防止する平面パターンが配置されていることを特徴とする半導体装置が得られる。
【００２６】
本発明の第７の態様によれば、第６の態様において、前記非対称形状のワードドライバ用コンタクト部は、対応するワード線の片側に突出した形状を備え、前記平面パターンは、前記コンタクトの突出側とは、反対側に前記ワード線から張り出した張り出し部を少なくとも備えていることを特徴とする半導体装置が得られる。
【００２７】
本発明の第８の態様によれば、第７の態様において、前記張り出し部は前記ワード線の両側に均等に張り出していることを特徴とする半導体装置が得られる。
【００２８】
本発明の第９の態様によれば、第８の態様において、前記張り出し部は、前記ワード線に対して対称的な矩形形状を有していることを特徴とする半導体装置が得られる。
【００２９】
本発明の第１０の態様によれば、第９の態様において、前記張り出し部は、前記ワード線に対して対照的なテーパ形状部分を備えていることを特徴とする半導体装置が得られる。
【００３０】
本発明の第１１の態様によれば、第６乃至１０の態様のいずれかにおいて、前記ビット線の端部に、ビット線の傾きを防止する平面パターンを備えていることを特徴とする半導体装置が得られる。
【００３１】
本発明の第１２の態様によれば、複数のメモリセルを含むメモリセル領域と、該メモリセル領域を互いに対向する両側から挟む２つのワードドライバ領域とを備え、０.１５μｍ以下の設計ルールによって製作された半導体装置において、前記メモリ領域は、前記２つのワードドライバ領域間に一方向に延びる複数のワード線と、該ワード線と交差する方向に延びるビット線と、前記各ワードドライバ領域に配置され、前記ワード線に対して１本置きに接続されたワードドライバ用コンタクト部とを備え、前記ワード線のワードドライバ用コンタクト部は、前記ワード線に対して対称的な形状を備え、これによって、当該ワード線の傾きを防止することを特徴とする半導体装置が得られる。
【００３２】
本発明の第１３の態様によれば、電極配線、信号伝送用配線を有する半導体装置において、前記配線に当該配線の延在方向に対して非対称な形状のパターンが存在する場合、前記配線の延在方向に対して対称的な形状の張り出し部からなる平面パターンを前記配線に設けて、半導体装置の製造プロセスにおいて前記非対称な形状のパターンが原因となって生じる応力が、前記平面パターンの先の前記配線に伝わることを抑制したことを特徴とする半導体装置が得られる。
【００３３】
尚、実施の形態では、ＤＲＡＭについてのみ説明するが、本発明は、微細加工によって製造される他の半導体装置、例えば、ＳＲＡＭ、ＲＯＭ、フラッシュメモリや、メモリを有するＭＰＵ等にも適用できる。
【００３４】
【発明の実施の形態】
図１及び図２を参照して、本発明の一実施の形態に係るＤＲＡＭセルアレイパターンを説明する。図１は当該ＤＲＡＭセルアレイパターンの平面図であり、図２は図１のＸ１に沿う断面図である。
【００３５】
図１及び図２において、図７及び８と対応する部分は、同一の参照番号で示されている。図からも明らかな通り、図示されたＤＲＡＭセルアレイパターンは、図７と同様に、メモリセル領域２１、ダミーセル領域２２、ワードドライバ部２３、センスアンプ部２４、メモリセルトランジスタを形成する拡散層３１とを備えている。更に、ワード線３２、ビット線３３、データを蓄積する容量となるストレージノード３４、ストレージノードの対向電極３５、ストレージノードと拡散層を接続するストレージノードコンタクト３６、ビット線３３と拡散層３１を接続するビット線コンタクト３７、ワード線３２とワードドライバ（図示せず）を接続するコンタクト部３８が設けられている。ワードドライバ部２３はオルターネート方式でワード線２本につき、１台ワードドライバが接続され、図１の上下から１本置きに、コンタクト部３８を介してワード線３２へ接続されている。
【００３６】
図示された例では、メモリセル領域２１の外周に、ダミーセル領域２２が設けられており、更に、その外側にワードドライバ部２３及びセンスアンプ部２４が配置されている。
【００３７】
図１からも明らかなように、本発明に係るＤＲＡＭセルアレイパターンは、図１の上下に配置されたワードドライバ２３とダミーセル領域２２との境界領域にあるワード線３２に、ワード線３２の左右に均等に張り出した張り出し部（即ち、平面パターン）４０を設けている点で、図６〜図８に示された従来のＤＲＡＭメモリセルアレイパターンと異なっている。即ち、パターン密度が疎から密に変化するメモリセル領域２１の外周で、ワードドライバと接続するコンタクト部３８を備えた側のワード線３２に、その中心に対し任意の長さで対称的な形状を有する張り出し４０が設けられている。この張り出し部４０を設けることにより、この張り出し部４０より内側に設けられたメモリセル領域２１上へのワード線３２にアンバランスな応力が加わらないようにしている。
【００３８】
図１に示された張り出し部４０は、矩形形状を有し、ワード線３２の両側に、それぞれ突出した２つの角型の突出部によって構成している。これら突出部は隣接するワード線３２に達しない程度の幅だけ、ワード線３２から張り出している。この場合、張り出し部４０のワード線３２の片側への突出幅は、ワード線３２とワードドライバを接続するコンタクト部３８のＸ方向への幅と同等又は狭ければ、ワード線３２のピッチに影響を与えない。したがって、この構成では、各ワード線３２に張り出し部４０を設けても、面積の拡大は生じない。
【００３９】
また、図示されているように、ダミーセル領域２２上に配置されたワード線３２の一方の端部には、張り出し部４０と同一形状の張り出し部４０’だけが設けられており、コンタクト部３８は設けられていない。
【００４０】
上記したように、張り出し部４０の大きさはワード線３２のピッチに影響を与えないため、コンタクト部３８の大きさにも影響を与えず、結果的に、コンタクト部３８より外側に設けられるワードドライバは、ワード線３２のピッチを変更することなく接続可能になる。
【００４１】
張り出し部４０の大きさについては、マスクパターンと当該マスクパターンによって形成されたるパターンとが形状的に変化してしまう光近接効果を考慮し、配線のオープンやショートが起こらない範囲で最大限に広げるようにする。例えば、幅０．１５μｍ、間隔０．１５μｍピッチのワード線３２の場合、片側０．１５μｍの張り出しを設け、間隔は全て０．１５μｍになるようにすれば良い。
【００４２】
図1に示すように、メモリセル領域２１の外周でワード線３２の延在方向（Ｙ方向）の両側に均等の張り出しを設けている。この構成により、図１に示すように、ワードドライバとのコンタクト部３８の形状が、ワード線３２の延在方向に対して対称でなくても、製造時の熱処理でワード線３２の倒れ、傾きを防止できる。これは、張り出し部４０により内側のメモリセル領域２１へは張り出しが橋桁の役目を果たし、ワード線３２の倒れが起こらないようにする。
【００４３】
この結果、図２に示すように、ポリシリコン等によって形成されたワード線３２には、コンタクト部３８の近傍においても、図８に示されたような傾きが生じないことが観測された。このことは、図１に示すような張り出し部４０、４０’を非対称なコンタクト部３８に隣接して設けることにより、非対称なコンタクト部３８によって各ワード線３２に加わる応力をバランスさせることができるためであると考えられる。このことを考慮すると、張り出し部４０は、ワード線３２の両側に設ける必要はなく、コンタクト部３８の張り出し方向と逆方向に設けるだけでも良い。
【００４４】
図２に示すように、ワード線３２には、張り出し部４０、４０’の形成によって傾きが生じないため、ストレージノード３４から、半導体基板２６に形成された拡散層３１に達するストレージノードコンタクト３６が、ワード線３２の傾きによって影響を受けることが無い。したがって、ストレージノードコンタクト３６の大きさを一定に保つことができ、コンタクト抵抗を一定に維持することができる。
【００４５】
また、図示されたパターンでは、メモリセル領域２１でワード線３２の倒れ、傾きが起こらないため、ワード線３２の間隔を均等にすることができる。この構成によれば、従来のように、ワード線３２の間隔が狭くなった場合、ワード線３２間に開口しているストレージノードコンタクト３６が、所望サイズを確保できないために発生していた、高抵抗での接続又はオープンによる不良を無くすことができる。したがって、本発明に係るＤＲＡＭメモリセルアレイパターンは歩留まりの向上を図ることができる。
【００４６】
図３を参照して、図２に示された構造を単一のメモリセルを例にとって説明する。半導体基板２６には、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）により絶縁領域２６１が設けられており、この間には、拡散層３１が形成されている。図示された例では、絶縁領域２６１は半導体基板２６中に拡散層３１よりも深く形成されている。
【００４７】
半導体基板２６上には、図２と同様に、所定幅を有するワード線３２が設計ルールによって定まる間隔で配列されており、各ワード線３２は絶縁膜４２によって覆われている。図示されたワード線３２は、当該ワード線３２の厚さより薄い厚さの絶縁膜によって覆われた状態で半導体基板２６上に配列されている。各ワード線３２の上部には、絶縁膜４２よりも厚い絶縁膜が堆積され、当該絶縁膜上には、ワード線３２と交叉する方向に配置されたビット線３３が破線で示すように配列されている。
【００４８】
更に、ビット線３３上には、厚い層間絶縁膜が設けられ、この層間絶縁膜上には、所定厚さの対向電極３５が配置されている。対向電極３５はストレージノード３４を介して拡散層３１に接続されている。ここで、対向電極３５はポリシリコンによって形成されている。この構成において、ストレージノード３４は、拡散層３１と、ワード線３２間に設けられた非常に狭いコンタクト領域に達するストレージノードコンタクト３６により接続されている。ここで、ストレージノードコンタクト３６はセルフアライメントにより形成されるが、本発明では、ワード線３２に倒れ、傾き等が生じないため、当該ストレージノードコンタクト３６を確実に拡散層３１上に形成することができる。
【００４９】
図４は本発明の他の実施形態に係るＤＲＡＭセルアレイパターンを示す平面図である。図４に示されたアレイパターンは、ワード線３２に設けた張り出し部４０ａの形状が図１の張り出し部４０の形状と異なる以外、図１のアレイパターンと同様である。即ち、図４に示された張り出し部４０ａは、張り出し部４０ａのメモリセル側をテーパ状にしている点で、図１の矩形形状の張り出し部４０とは異なっている。光近接効果を考慮すると、図４のように、張り出し部４０ａをテーパ形状にした方が、張り出し部の形状が良くなる場合もあることが確認された。
【００５０】
図５は本発明の他の実施形態に係るＤＲＡＭセルアレイパターンを示す図である。図５に示されたパターンは、ビット線３３の端部に、張り出し部４５を設けた以外、図１と同様である。この例では、ワード線３２のコンタクト部３８近傍に、張り出し部４０が設けられると共に、ダミー領域２２のワード線３２の端部にも張り出し部４０’が設けられている。このパターン構成によれば、ストレージノードコンタクト３６は、ビット線３３の間も通過するので、ビット線３３の傾き対策も行っていることが分る。したがって、この構成では、ワード線３２だけでなく、ビット線３３における傾き、倒れを防止でき、より均一にストレージノードコンタクト３６を形成することができる。
【００５１】
図示された張り出し部４５は、ビット線３３の延在方向（Ｘ方向）に対して対称的な矩形形状を有している。
【００５２】
図６は本発明の参考例に係るＤＲＡＭセルアレイパターンを示す平面図である。図６では、０.１５μｍ以下の設計ルールを採用したＤＲＡＭセルアレイパターンに対して、本発明を適用した例である。図示されているように、ワード線３２及びビット線３３には張り出し部を設けず、ワード線３２とワードドライバを接続するコンタクト部３８をワード線３２方向に対称的な形状にしている。この構成は、ダミーセルを使用しない場合でもメモリセルアレイ端部の形状を均一にすることができる。
【００５３】
この構成では、図６の上側に配置されるワードドライバ部２３と、下側に配置されるワードドライバ部２３とが、レイアウト上、ワード線３２の１ピッチに相当する分だけ、互いにずれることになるが、ワード線３２のピッチが小さい場合には、実際上、問題とはならない。
【００５４】
上記した実施形態は、半導体装置として、ＤＲＡＭのセルアレイパターンを例に取って説明したが、本発明はＤＲＡＭに限らず、ＳＲＡＭ、ＲＯＭ、フラッシュメモリ、ＭＰＵ等、多層配線構造を有し、０.１５μｍ程度のピッチで配線が行われる半導体装置に適用できる。
【００５５】
【発明の効果】
本発明によれば、メモリセルアレイ端で発生するワード線の傾きが起こらなくなり、ストレージノードコンタクトのスペースが確保されるため、メモリセルアレイ端でのビット不良が改善され、歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＤＲＡＭメモリセルアレイパターンを説明する平面図である。
【図２】図１に示したパターンをＸ１に沿って断面した場合を示す断面図である。
【図３】図２を更に具体的に説明するための詳細断面図である。
【図４】本発明の他の実施形態に係るＤＲＡＭセルアレイパターンを示す平面図である。
【図５】本発明の更に他の実施形態に係るＤＲＡＭセルアレイパターンを示す平面図である。
【図６】本発明の他の実施形態に係るＤＲＡＭセルアレイパターンを示す平面図である。
【図７】従来のＤＲＡＭセルアレイパターンの一例を示す平面図である。
【図８】図７に示したアレイパターンにおける問題点を明らかにする一部断面図である。
【図９】図７及び図８において生じる問題発生個所を明らかにするための一部平面図である。
【符号の説明】
２１ メモリセル領域
２２ ダミーセル領域
２３ ワードドライバ部
２４ センスアンプ部
３１ 拡散層
３２ ワード線
３３ ビット線
３４ ストレージノード
３５ 対向電極
３６ ストレージノードコンタクト
３７ ビット線コンタクト
３８ ワード線とワードドライバとを接続するコンタクト部
４０、４０’、４０ａ 張り出し部
Claims (8)
- ワード線、ビット線、及び、これらワード線及びビット線に隣接して配置されるストレージノードとを備えた半導体装置において、前記ワード線には、当該ワード線の中心を軸として非対称な形状を有するコンタクト部と、前記コンタクト部とは別のパターンであって、メモリセル領域より引き出す前記ワード線に、当該ワード線の中心線を軸として線対称になる平面パターンとが設けられ、前記平面パターンは前記ワード線から見て当該コンタクト部に接続する手前に設けられており、前記平面パターンによって、前記ワード線が傾かないようにすることを特徴とする半導体装置。
- 請求項１において、前記ワード線に設けられた平面パターンは、前記ワード線の両側に互いに等しい形状を有する張り出し部によって構成されていることを特徴とする半導体装置。
- 請求項２において、前記張り出し部は、それぞれ矩形形状を有していることを特徴とする半導体装置。
- 請求項２において、前記張り出し部は、前記ワード線の両側に、前記ワード線の中心を軸として線対称形状のテーパを有していることを特徴とする半導体装置。
- 請求項２乃至４のいずれかにおいて、前記張り出し部はワードドライバ接続用コンタクト部とダミーセル部との境界部に設けられていることを特徴とする半導体装置。
- 複数のメモリセルを含むメモリセル領域と、該メモリセル領域を互いに対向する両側から挟む２つのワードドライバ領域とを備えた半導体装置において、前記メモリ領域は、前記２つのワードドライバ領域間に一方向に延びる複数のワード線と、該ワード線と交差する方向に延びるビット線と、前記各ワードドライバ領域に配置され、前記ワード線に対して１本置きに接続された非対称形状のワードドライバ用コンタクト部とを備え、前記ワード線のワードドライバ用コンタクト部に隣接した位置には、前記ワード線に接続され、且つ、前記ワード線の中心を軸として線対称となるように形成した張り出し部が前記ワードドライバ用コンタクト部に隣接して配置されていることを特徴とする半導体装置。
- 請求項６において、前記非対称形状のワードドライバ用コンタクト部は、対応するワード線の片側に突出した形状を備え、前記平面パターンは、前記コンタクトの突出側とは、反対側に前記ワード線から張り出した張り出し部を少なくとも備えていることを特徴とする半導体装置。
- 電極配線、信号伝送用配線を有する半導体装置において、前記配線に、当該配線の中心を軸として非対称な形状のパターンが存在する場合、前記配線を軸として線対称となるような張り出し部からなる平面パターンを前記配線の前記非対称なパターンに隣接して設けて、半導体装置の製造プロセスにおいて前記非対称な形状のパターンが原因となって生じる応力が、前記平面パターンの先の前記配線に伝わることを抑制したことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002081838A JP3866599B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置 |
| KR1020030017076A KR100541127B1 (ko) | 2002-03-22 | 2003-03-19 | 워드선 및 비트선의 경사에 의한 악영향이 없는 반도체 장치 |
| US10/393,257 US6839264B2 (en) | 2002-03-22 | 2003-03-21 | Semiconductor device without adverse effects caused by inclinations of word line and bit line |
| TW092106454A TWI222213B (en) | 2002-03-22 | 2003-03-21 | Semiconductor device without adverse effects caused by inclinations of word line and bit line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002081838A JP3866599B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282731A JP2003282731A (ja) | 2003-10-03 |
| JP3866599B2 true JP3866599B2 (ja) | 2007-01-10 |
Family
ID=29230304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002081838A Expired - Fee Related JP3866599B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6839264B2 (ja) |
| JP (1) | JP3866599B2 (ja) |
| KR (1) | KR100541127B1 (ja) |
| TW (1) | TWI222213B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454131B1 (ko) * | 2002-06-05 | 2004-10-26 | 삼성전자주식회사 | 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법 |
| KR100693879B1 (ko) * | 2005-06-16 | 2007-03-12 | 삼성전자주식회사 | 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법 |
| JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
| US8072023B1 (en) * | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
| JP2011023646A (ja) * | 2009-07-17 | 2011-02-03 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造管理方法 |
| JP5972058B2 (ja) * | 2012-06-13 | 2016-08-17 | 三菱電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888162A (ja) | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3526981B2 (ja) | 1995-09-13 | 2004-05-17 | 株式会社ルネサステクノロジ | 半導体集積回路の配線構造 |
| US6094370A (en) * | 1996-06-10 | 2000-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JPH10135426A (ja) | 1996-10-28 | 1998-05-22 | Hitachi Ltd | 半導体集積回路装置と情報処理システム |
| JP2930110B2 (ja) * | 1996-11-14 | 1999-08-03 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP3485739B2 (ja) | 1996-12-09 | 2004-01-13 | 株式会社日立製作所 | 半導体記憶装置 |
-
2002
- 2002-03-22 JP JP2002081838A patent/JP3866599B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-19 KR KR1020030017076A patent/KR100541127B1/ko not_active IP Right Cessation
- 2003-03-21 US US10/393,257 patent/US6839264B2/en not_active Expired - Fee Related
- 2003-03-21 TW TW092106454A patent/TWI222213B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030076375A (ko) | 2003-09-26 |
| US20030235091A1 (en) | 2003-12-25 |
| US6839264B2 (en) | 2005-01-04 |
| TWI222213B (en) | 2004-10-11 |
| JP2003282731A (ja) | 2003-10-03 |
| TW200402143A (en) | 2004-02-01 |
| KR100541127B1 (ko) | 2006-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5442212A (en) | Semiconductor memory device | |
| TWI280655B (en) | Semiconductor memory devices including offset active regions | |
| US6137713A (en) | Semiconductor storage device | |
| KR101102764B1 (ko) | 반도체 소자의 레이아웃 및 반도체 소자의 형성방법 | |
| US8486831B2 (en) | Semiconductor device manufacturing method | |
| JP5426130B2 (ja) | ストレージノードを有する半導体装置及びその形成方法 | |
| US8492815B2 (en) | Semiconductor memory | |
| JP2638487B2 (ja) | 半導体記憶装置 | |
| JP3866599B2 (ja) | 半導体装置 | |
| KR100332012B1 (ko) | 반도체 메모리 장치 | |
| JP2001068636A (ja) | 半導体装置 | |
| US8338870B2 (en) | Layout of semiconductor device | |
| KR100261391B1 (ko) | 반도체 기억 장치 | |
| JP4591809B2 (ja) | 微細化に対応したメモリアレイ領域のレイアウト方法 | |
| KR100291009B1 (ko) | 반도체메모리장치용주변회로 | |
| US8030697B2 (en) | Cell structure of semiconductor device having an active region with a concave portion | |
| JP3008892B2 (ja) | 半導体装置 | |
| KR101168559B1 (ko) | 반도체 소자의 레이아웃 및 반도체 소자의 형성방법 | |
| KR100745069B1 (ko) | 반도체 소자의 스토리지 노드 콘택과 스토리지 노드의 배치방법, 상기 배치 방법에 따른 반도체 소자 | |
| KR101076793B1 (ko) | 반도체 기억 장치 및 그의 제조 방법 | |
| US20050017283A1 (en) | Semiconductor device | |
| JPH06326264A (ja) | 半導体記憶装置 | |
| JPH11251552A (ja) | ダイナミックランダムアクセスメモリ装置のレイアウト構造 | |
| JPH08125146A (ja) | 半導体記憶装置 | |
| KR20100030842A (ko) | 반도체소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040421 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050316 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050316 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050513 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060406 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060913 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |