JPH10135426A - 半導体集積回路装置と情報処理システム - Google Patents

Abstract

(57)【要約】 【課題】 狭いピッチで高密度に配置することが可能な
駆動回路を備えた半導体集積回路装置とそれを用いた情
報処理システムを提供する。 【解決手段】 半導体基板上に並べて配置される複数の
駆動回路において、複数からなる第１の入力信号のうち
の１つがゲートに供給され、回路の接地電位がソースに
供給された第１のＮチャンネル型ＭＯＳＦＥＴと、上記
第１の１つの入力信号がゲートに供給され、複数からな
る第２の入力信号の１つがソースに供給された第１のＰ
チャンネル型ＭＯＳＦＥＴの共通接続されたドレインか
ら出力信号を得るとともに、上記駆動回路が非動作状態
のときには上記複数からなる第１の入力信号をハイレベ
ルし、上記複数からなる第２の入力信号がロウレベル
し、上記駆動回路が動作状態にされるとき、上記複数か
らなる第１と第２の入力信号の少なくとも１つの組み合
わせにおいて、上記駆動回路に供給される第１の入力信
号をロウレベルとし、第２の入力信号をハイレベルとし
てハイレベルの出力信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置と情報処理システムに関し、主として低しきい電圧
のＭＯＳＦＥＴにより構成されたＣＭＯＳ回路により構
成されるダイナミック型ＲＡＭ（ランダム・アクセス・
メモリ）とそれを用いたマイクロコンピュータ等の情報
処理システムに利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】ＭＯＳＦＥＴは、その微細化されるにつ
れて耐圧が低下する。このため、微細化されたＭＯＳＦ
ＥＴにより構成された回路では、動作電圧を低くするこ
とが必要である。この場合、ゲートに供給されるゲート
電圧も低くなるために、低くされたゲート電圧でも所望
の電流が流れるようしきい電圧を低くすることが必要と
される。しかしながら、しきい電圧を低く設定すると、
ゲートとソース間の電圧を等しくしてオフ状態にさせた
ときに流れるリーク電流（以下、サブスレッショルドリ
ーク電流という）が指数関数的に増加し、ＣＭＯＳ回路
においても非活性時の消費電流が増大する。

【０００３】このようなサブスレッショルドリーク電流
を低減させる回路の例として、特開平６−２３７１６４
号がある。この回路でのリーク電流の低減方法は、非動
作時の入力がハイレベルで、出力がロウレベルに決まっ
ている場合のＣＭＯＳインバータ回路を例にして説明す
ると、この場合のＣＭＯＳインバータ回路のＰチャンネ
ル型ＭＯＳＦＥＴがオフ状態で、Ｎチャンネル型ＭＯＳ
ＦＥＴがオン状態である。この場合のＣＭＯＳインバー
タ回路において発生するリーク電流は、オフ状態にある
Ｐチャンネル型ＭＯＳＦＥＴのサブスレッショルドリー
ク電流で決まることになる。

【０００４】そこで、上記ＣＭＯＳインバータ回路のＰ
チャンネル型ＭＯＳＦＥＴのソースが接続される動作電
圧ノードと電源線との間に、Ｐチャンネル型の電源スイ
ッチＭＯＳＦＥＴを設けて、上記非動作状態時にかかる
電源スイッチＭＯＳＦＥＴをオフ状態にするものであ
る。このようにすると、フローティング状態の内部電源
線の電位がサブスレッショルドリーク電流により低下
し、ある程度低下すると上記ＣＭＯＳ回路を構成するＰ
チャンネル型ＭＯＳＦＥＴのゲート，ソース間に逆バイ
アス電圧が印加されることとなり、サブスレッショルド
リーク電流を実質的に無くすようにできる。

【０００５】

【発明が解決しようとする課題】素子の微細化に伴いメ
モリセルが接続されるワード線のピッチは益々狭くなる
傾向にある。しかしながら、このようにワード線のピッ
チを狭くすると、それを駆動するワードドライバ及びそ
の選択信号を形成するデコーダ回路を、かかる狭いピッ
チに整合性を以て配置させることが極めて困難となるこ
とが判った。ワードドラバでみると、例えば、昇圧電圧
で動作するＣＭＯＳインバータを構成するＰチャンネル
型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ、上記Ｃ
ＭＯＳインバータ回路のうちのＰチャンネル型ＭＯＳＦ
ＥＴをオフ状態にさせるために出力信号を上記ＣＭＯＳ
インバータ回路に入力させる帰還用のＰチャンネル型Ｍ
ＯＳＦＥＴ、上記ＣＭＯＳインバータ回路の入力を昇圧
電圧にプリチャージさせるＰチャンネル型ＭＯＳＦＥ
Ｔ、上記ＣＭＯＳインバータ回路にデコード信号を入力
するためのカット用ＭＯＳＦＥＴの合計５個ものＭＯＳ
ＦＥＴを必要としすのものであるからである。

【０００６】この発明の目的は、狭いピッチで高密度に
配置することが可能な駆動回路を備えた半導体集積回路
装置を提供することにある。この発明の他の目的は、低
消費電力化と集積化を実現した半導体集積回路装置を提
供することにある。この発明の更に他の目的は、大記憶
容量化と低消費電力化を実現したダイナミック型ＲＡＭ
を提供することにある。この発明の更に他の目的は、低
消費電力と高機能を実現した情報処理システムを提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち１つの代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、半導体基板上に並べ
て配置される複数の駆動回路において、複数からなる第
１の入力信号のうちの１つがゲートに供給され、回路の
接地電位がソースに供給された第１のＮチャンネル型Ｍ
ＯＳＦＥＴと、上記第１の１つの入力信号がゲートに供
給され、複数からなる第２の入力信号の１つがソースに
供給された第１のＰチャンネル型ＭＯＳＦＥＴの共通接
続されたドレインから出力信号を得るとともに、上記駆
動回路が非動作状態のときには上記複数からなる第１の
入力信号をハイレベルし、上記複数からなる第２の入力
信号がロウレベルし、上記駆動回路が動作状態にされる
とき、上記複数からなる第１と第２の入力信号の少なく
とも１つの組み合わせにおいて、上記駆動回路に供給さ
れる第１の入力信号をロウレベルとし、第２の入力信号
をハイレベルとしてハイレベルの出力信号を得る。

【０００８】

【発明の実施の形態】図１と図２には、この発明が適用
されたダイナミック型ＲＡＭの一実施例のブロック図が
示されている。図１には、主として入力部と、Ｘ系回路
とアレーブロックが示され、図２にはＹ系及び書き込み
回路と出力バッファが示されている。同図においては、
この発明の理解を容易にするために、通常の回路ブロッ
クのように信号の伝達経路に忠実に対応されてはおら
ず、主に各回路ブロックに対する動作電圧の供給の観点
から描かれている。

【０００９】この実施例のダイナミック型ＲＡＭは、大
きく入力部と出力バッファ等の出力（回路）部のように
外部との関係等で常に電源供給状態にする回路と、それ
以外の内部回路に分けられる。それ故、上記入力部を構
成する各回路と、出力バッファに代表されるような出力
回路及び内部回路のうち記憶動作を必要とする回路は、
外部端子から供給される電源電圧が伝えられる電源線
（以下、主電源線又はメイン電源線ということもある）
ＶＣＣと接地電位が伝えられる接地線（以下、主接地線
又はメイングランド線ということもある）ＶＳＳに接続
されている。

【００１０】これに対して、内部回路は前記サブスレッ
ショルドリーク電流を低減させるために、ＣＭＯＳ回路
のうちメモリが非動作状態、言い換えるならば、スタン
バイ状態のときにロウレベルの出力信号を形成するもの
は、電源電圧側がサブ電源線又はサブ電圧配線（第１の
内部電源線）に接続され、ハイレベルの出力信号を形成
するものは接地側がサブグランド線（第２の内部電源
線）に接続される。また、上記ＣＭＯＳ回路のうち、特
に制限されないが、狭いピッチで半導体基板上に効率よ
く配置させることが必要なＸデコーダとワードドライバ
については、上記のようなＣＭＯＳ回路と後述するよう
に全く別の回路から構成される。

【００１１】この実施例では、実質的な動作速度を犠牲
にすることなく、内部電源線に対する電圧供給時のピー
ク電流の低減を行うという目的のために、内部回路は、
大きくＸ系回路とＹ系回路に分けられる。この理由は、
それぞれの動作タイミングが異なることを利用するもの
である。

【００１２】上記のような内部ブロックの分割に対応し
て、サブ電源線はＶＣＴＸ及びＶＣＴＹのように分けら
れ、サブグランド線はＶＳＴＸ及びＶＳＴＹのように分
けられる。上記サブ電源線はＶＣＴＸと電源線ＶＣＣと
の間には、特に制限されないが、ピーク電流を低減させ
るという目的のために、複数のＰチャンネル型のスイッ
チＭＯＳＦＥＴＱＰ１，ＱＰ２が並列形態に設けられ
る。上記サブグランド線ＶＳＴＸと接地線（第１メイン
電圧配線）ＶＳＳとの間には、特に制限されないが、複
数のＮチャンネル型のスイッチＭＯＳＦＥＴＱＮ１，Ｑ
Ｎ２が並列形態に設けられる。

【００１３】これらのＰチャンネル型とＮチャンネル型
のスイッチＭＯＳＦＥＴは、それぞれに制御信号φＸ
Ｂ、φＸが供給される。上記制御信号φＸＢは、上記Ｘ
系回路に対応したサブ電源線ＶＣＴＸと電源線（第２メ
イン電圧配線）ＶＣＣとの間に設けられて並列形態にさ
れたＰチャンネル型のスイッチＭＯＳＦＥＴＱＰ１，Ｑ
Ｐ２のゲートに共通に供給されるのではくなく、入力側
に対応されたＭＯＳＦＥＴＱＰ１には上記制御信号φＸ
Ｂが供給され、出力側に対応されたＭＯＳＦＥＴＱＰ２
には遅延回路（制御回路）１７ａを通した遅延信号が供
給される。同図では、２つのスイッチＭＯＳＦＥＴＱＰ
１とＱＰ２が代表として例示的に示されているが、Ｘ系
回路は、Ｘプリデコーダ６、マット選択回路７、冗長の
アドレス比較を行うＸアドレスコンパレータ８やマット
コントロール回路９等を構成する多段の論理回路から構
成される。

【００１４】これらの論理回路に動作電圧を供給するサ
ブ電源線ＶＣＴＸは、それが形成される回路エリアに沿
って延長される。そのため、上記スイッチＭＯＳＦＥＴ
ＱＰ１，ＱＰ２は、上記サブ電源線ＶＣＴＸと電源線Ｖ
ＣＣとの間に、多数のＭＯＳＦＥＴが並列形態にされて
構成され、その合成コンダクタンスによって所望の電流
供給能力を持つようにされる。言い換えるならば、１つ
のスイッチＭＯＳＦＥＴは、上記Ｘ系回路の動作に必要
な電流供給能力が複数個に分担されて実現できるよう比
較的小さなサイズにより構成される。

【００１５】上記制御信号φＸも、上記同様に上記Ｘ系
回路に対応したサブグランド線ＶＳＴＸと接地線ＶＳＳ
との間に設けられて並列形態にされたＮチャンネル型の
スイッチＭＯＳＦＥＴＱＮ１，ＱＮ２のゲートに共通に
供給されるのではくなく、入力側に対応されたＭＯＳＦ
ＥＴＱＮ１には上記制御信号φＸが供給され、出力側に
対応されたＭＯＳＦＥＴＱＮ２には遅延回路１７ｃを通
した遅延信号が供給される。上記スイッチＭＯＳＦＥＴ
ＱＮ１，ＱＮ２も、上記ＭＯＳＦＥＴＱＰ１，ＱＰ２と
同様に、上記サブグランド線ＶＳＴＸと接地線ＶＳＳと
の間に、多数のＭＯＳＦＥＴが並列形態にされて構成さ
れ、その合成コンダクタンスによって所望の電流能力を
持つようにされる。

【００１６】このようなスイッチＭＯＳＦＥＴの分割
は、次のような利点をもたらす。１つは、スイッチＭＯ
ＳＦＥＴが上記のように電源線ＶＣＣとサブ電源線ＶＣ
ＴＸとの間及びサブグランド線ＶＳＴＸと接地線ＶＳＳ
の間にそれぞれ分散されて形成されることから、そのレ
イアウト上の自由度を大きくできる。つまり、上記両配
線間の空き部分に適宜に比較的小さなスイッチＭＯＳＦ
ＥＴを設けることより実現できることである。そして、
これらのＭＯＳＦＥＴをドミノ倒しのように時間差を以
て順次に動作させることにより、遅延回路７ａや７ｃを
構成する比較的小さなインバータ回路により直接に駆動
でき、スイッチＭＯＳＦＥＴのゲートに供給される駆動
電流が分散されてピーク電流を抑えるように作用する。

【００１７】同様に、スイッチＭＯＳＦＥＴは、そのサ
イズが小さくされておりオン状態にされたときに流れる
電流値も比較的小さくされて、上記ドミノ倒しのように
時間差を以て順次にオン状態にされることによりＸ系回
路の内部回路に流れる電流も時間的に分散されてピーク
電流を抑制するようにできるからである。上記時間差を
持たせて動作させるスイッチＭＯＳＦＥＴの順序は、信
号の伝達方式に沿って決めるようにすることにより、少
ない電流により効率よく信号伝達を行うようにすること
ができる。

【００１８】アレーブロックには、上記のようなスイッ
チＭＯＳＦＥＴが設けられずに、直接に電源電圧ＶＣＣ
と回路の接地電位ＶＳＳが与えられる。アレーブロック
は、Ｘデコーダ１２、メモリアレー１５、ワードドライ
バ１３、センスアンプ１４から構成される。メモリアレ
ー１５とＸデコーダ及びセンスアンプ１４からなる組み
合わせで１つのメモリマットが構成されて、全体では複
数のメモリマットが設けられる。それ故、マットコント
ロール回路で選択されたメモリマットに対応したＸデコ
ーダ１５が活性化されて、それに対応したメモリアレー
１５のワード線の選択動作を行い、ワード線の選択動作
によりビット線に読み出された記憶情報がセンスアンプ
１４に増幅される。

【００１９】上記センスアンプの増幅動作に必要な比較
的大きな電流を確保するために、センスアンプの動作信
号を形成するコモンソーススイッチ回路１６は、前記の
ようなサブ電源線ＶＣＴＡやサブグランド線ＶＳＴＡに
は接続されず、電源線ＶＣＣと接地線ＶＳＳに直接接続
される。このことは、大きな出力電流を流す必要のある
出力バッファにおいても同様である。また、Ｘデコーダ
１２とワードドライバ１３も、後述するようにな別の理
由により、上記電源電圧ＶＣＣと回路の接地電位ＶＳＳ
で直接的に動作させられる。

【００２０】Ｙ系及び書き込み回路に対応してサブ電源
線ＶＣＴＹとサブグランド線ＶＳＴＹが設けられ、かか
るサブ電源線ＶＣＴＹと電源線ＶＣＣとの間には、特に
制限されないが、１つのＰチャンネル型のスイッチＭＯ
ＳＦＥＴＱＰ５が設けられ、サブグランド線ＶＳＴＹと
接地線ＶＳＳとの間にも、特に制限されないが、１つの
Ｎチャンネル型のスイッチＭＯＳＦＥＴＱＮ５が設けら
れる。これらのスイッチＭＯＳＦＥＴＱＰ５とＱＮ５
は、それぞれ１つでＹ系及び書き込み回路の動作に必要
な電流を流すよう、比較的大きなサイズにされる。

【００２１】ただし、その駆動のためのピーク電流及び
それがオン状態になったときのピーク電流を抑えるため
に、制御信号φＹＢとφＹは、立ち上がりが緩やかにな
るように設定される。もっもと簡単な方法は、上記比較
的大きなサイズにされるスイッチＭＯＳＦＥＴＱＰ５と
ＱＮ５のゲート容量との時定数が大きくなるような小さ
なコンダクタンスしか持たないインバータ回路等の駆動
回路で上記制御信号φＹＢとφＹを形成するものであ
る。

【００２２】このような構成を採ることにより、ＭＯＳ
ＦＥＴＱＰ５とＱＮ５のゲートに供給されるゲート電圧
を変化させるのに必要な電流が小さくなり、かつ各ＭＯ
ＳＦＥＴＱＰ５とＱＮ５が緩やかにオン状態になるため
にサブ電源線ＶＣＴＹ及びサブグランド線ＶＳＴＹに供
給される電流のピーク値を抑えることができる。このよ
うにＹ系の回路に適用した場合、ロウアドレスストロー
ブ信号ＲＡＳＢがロウレベルにされてメモリアクセスが
開始されてから、それが動作するまでの間に比較的長い
時間が存在するので、電源スイッチＭＯＳＦＥＴを電流
供給能力の小さなインバータ回路で駆動する等のように
簡単な構成で所望の時間経過後に上記動作に必要な電流
供給能力を持つよう設定できる。

【００２３】Ｙ系及び書き込み回路において、アドレス
信号変化検出回路ＡＴＤは、Ｙアドレス信号の変化を検
出し、イコライジング信号発生回路２６とメインアンプ
コントール回路を起動させて、メインアンプの入力ノー
ドのイコライズと増幅動作の制御を行う。これらの回路
ブロックＹＢ１は、動作の安定化のために上記のような
サブ電源線ＶＣＴＹやサブグランド線ＶＳＴＹには接続
されず、電源線ＶＣＣと接地線ＶＳＳに直接接続され
る。

【００２４】Ｙ系及び書き込み回路の他の回路ブロック
は、上記サブ電源線ＶＣＴＹとサブグランド線ＶＳＴＹ
に接続される。これらの回路のうち、２８はＹプリデコ
ーダであり、３３はＹデコーダであり、２９は冗長アド
レス比較を行うＹアドレスコンパレータであり、３０は
メインアンプであり、３１はライトバッファコントロー
ル回路であり、３２はライトバッファであり、３４はベ
ンダテスト回路であり、３５は出力バッファコントロー
ル回路である。

【００２５】外部端子から入力される入力信号を受ける
入力（回路）部は、外部端子からの入力信号に対する応
答性を確保するために、上記電源線ＶＣＣと接地線ＶＳ
Ｓにより定常的に動作電圧が与えられる。また、出力信
号を形成する出力バッファは、出力信号の安定的に出力
させるために、上記同様に電源線ＶＣＣと接地線ＶＳＳ
により定常的に動作電圧が与えられる。

【００２６】入力部は、Ｘ系としてＲＡＳ入力バッファ
１、かかる入力バッファ１の出力信号を受けてＲＡＳ系
のクロック信号を形成するクロック発生回路２、アドレ
ス信号を受けるアドレスバッファ３、かかるアドレス信
号を上記ＲＡＳ系のクロック信号Ｒ１Ｂにより取り込む
Ｘアドレスラッチ回路４と、リフレッシュ動作のための
アドレス信号を形成するＣＢＲカウンタ５が設けられ
る。

【００２７】Ｙ系として、ＣＡＳ入力バッファ１８、か
かる入力バッファ１８の出力信号を受けてＣＡＳ系のク
ロック信号を形成するクロック発生回路１９、上記アド
レスバッファ３を通して入力されたＹアドレス信号を上
記ＣＡＳ系のクロック信号により取り込むＹアドレスラ
ッチ回路２０が設けられる。この他、入力部には、出力
イネーブル入力バッファ２２、ライトイネーブル入力バ
ッファ２４及びデータ入力バッファ２４が設けられる。

【００２８】図３には、Ｘ系のアドレス入力部の一実施
例の回路図が示されている。アドレス信号ＩＡＹａは、
前記図１のカウンタ５により形成されたリフレッシュア
ドレス信号であり、アドレス信号ＲＡａＢは、外部端子
から供給されたＸ系のアドレス信号である。これら２つ
のアドレス信号は、対応するものがクロックドインバー
タ回路ＣＮ１とＣＮ２の入力に供給される。リフレッシ
ュ制御信号ＩＲＦは、リフレッシュ動作のときにハイレ
ベルにされて、上記クロックドインバータ回路ＣＮ１を
動作状態にし、クロックドインバータ回路ＣＮ２を出力
ハイインピーダンス状態にして、上記リフレッシュアド
レス信号ＩＡＹａを取り込む。上記リフレッシュ信号Ｉ
ＲＦがロウレベルのときには、クロックドインバータ回
路ＣＮ１が出力ハイインピーダンス状態にされ、クロッ
クドインバータ回路ＣＮ２が動作状態にされて、上記外
部端子から供給されたロウ系のアドレス信号ＲＡａＢを
取り込む。

【００２９】上記２つのクロックドインバータ回路ＣＮ
１とＣＮ２の出力は共通化され、インバータ回路を通し
てスルーラッチ回路に伝えられる。スルーラッチ回路
は、入力用のクロックドインバータ回路ＣＮ３と、イン
バータ回路ＩＶ３及び帰還用のクロックドインバータ回
路ＣＮ４から構成される。タイミング信号ＸＡＥ０は、
ロウ系のタイミング信号であり、上記スルーラッチ回路
にラッチ動作を行わせるものである。つまり、タイミン
グ信号ＸＡＥ０のロウレベルにより、入力用のクロック
ドインバータ回路ＣＮ３が動作状態にされ、帰還用のク
ロックドインバータ回路ＣＮ４が出力ハイインピーダン
ス状態にされているため、外部端子から入力されたアド
レス信号ＲＡａｂ又はリフレッシュ用アドレス信号ＩＡ
Ｙａが上記入力用のクロックドインバータ回路ＣＮ３を
通して取り込まれる。

【００３０】上記タイミング信号ＸＡＥ０がロウレベル
からハイレベルにされと、入力用のクロックドインバー
タ回路ＣＮ３が出力ハイインピーダンス状態にされ、代
わって帰還用のクロックドインバータ回路ＣＮ４が動作
状態にされるので、上記インバータ回路ＩＶ３の出力信
号が入力側に帰還されて、上記取り込まれたアドレス信
号をラッチするものとなる。上記スルーラッチ回路の出
力信号は、ノアゲート回路とインバータ回路とを通して
相補の内部アドレス信号ＢＸａＢとＢＸａＴとして出力
される。上記ノアゲート回路は、上記タイミング信号Ｘ
ＡＥ０がハイレベルの期間、ゲートを開いてラッチされ
たアドレス信号に対応した相補の内部アドレス信号ＢＸ
ａＢとＢＸａＴを出力する。逆の見かたをすると、タイ
ミング信号ＸＡＥ０がロウレベルにされるスタンバイ状
態では、内部アドレス信号ＢＸａＢとＢＸａＴは、共に
ハイレベルに固定されて、以降の論理段の各信号が前の
メモリアクセスに無関係に所定の信号レベルに固定され
ることを意味する。

【００３１】図４には、上記内部アドレス信号を受ける
プリデコーダの一実施例の回路図が示されている。上記
のようなアドレス入力部から取り込まれた相補の内部ア
ドレス信号ＢＸ２Ｂｉ，ＢＸ２Ｔｉ〜ＢＸ４Ｂｉ，ＢＸ
４Ｔｉは、特に制限されないが、テスト用の制御信号Ｔ
ＡＳＷＴＤによりゲートが制御されるナンドゲート回路
を通して取り込まれる。これら３ビットからなる相補の
内部アドレス信号ＢＸ２Ｂｉ，ＢＸ２Ｔｉ〜ＢＸ４Ｂ
ｉ，ＢＸ４Ｔｉの組み合わせにより、ナンドゲート回路
により８通りのプリデコード出力ＡＸ２０Ｂｉ〜ＡＸ２
７Ｂｉが形成される。

【００３２】上記プリデコード出力は、出力バッファと
しての縦列接続された２つのインバータ回路を通して出
力される。上記の各信号において、Ｔは非反転（トル
ー）を表し、Ｂは反転（バー）を表している。上記テス
ト用の制御信号ＴＡＳＷＴＤは、この発明に直接関係が
無いので説明を省略するが、それがハイレベルにされる
とナンドゲート回路のゲートを閉じて、上記プリデコー
ダを構成する各ナンドゲート回路に入力される入力信号
をアドレス信号ＢＸ２Ｂｉ，ＢＸ２Ｔｉ〜ＢＸ４Ｂｉ，
ＢＸ４Ｔｉに無関係に全てをハイレベルにする。

【００３３】ダイナミック型ＲＡＭがスタンバイ状態の
ときには、上記のように全ての内部アドレス信号ＢＸａ
ＢとＢＸａＴが共にハイレベルに固定されるので、上記
入力部のナンドゲート回路の出力信号はロウレベルにさ
れる。デコーダを構成するナンドゲート回路は、入力信
号がロウレベルにされるので、出力信号をハイレベルに
固定する。そして、出力用の２つのＣＭＯＳインバータ
回路は、前段の入力にハイレベルが供給されるので、出
力信号をロウレベルにし、後段の回路は出力信号をハイ
レベルにする。

【００３４】このように内部の論理段は、非動作状態に
おいて上記のように各段の信号レベルが固定化されるの
で、前記のようなサブスレッショルドリーク電流を低減
させるために、信号伝達方向に従って順に、第１段目の
ナンドゲート回路は、ロウレベルの出力信号を形成する
ために接地線ＶＳＳに接続されるが、電源側はサブ電源
線ＶＣＴＸに接続される。このサブ電源線ＶＣＴＸは、
非動作状態には電源線ＶＣＣとの接続を行う前記図１の
ようなＰチャンネル型ＭＯＳＦＥＴＱＰ１，ＱＰ２等が
オフ状態にされるので、かかるナンドゲート回路を構成
するオフ状態のＰチャンネル型ＭＯＳＦＥＴに流れるサ
ブスレッショルドリーク電流を低減させるように作用す
る。

【００３５】後述するように、上記論理段を構成するＣ
ＭＯＳ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴとは、高速動作とするためにしきい電
圧が小さくされているのに対して、上記電源スイッチを
構成するスイッチＭＯＳＦＥＴＱＰ１，ＱＰ２等は相対
的にしきい電圧が大きく設定されて、それがオフ状態の
ときのサブスレッショルドリーク電流が実質的に流れな
くなるようにされている。

【００３６】第２段目のナンドゲート回路は、上記第１
段目のナンドゲート回路の出力から伝えられるロウレベ
ルの入力信号に対応してハイレベルの出力信号を形成す
るために電源線ＶＣＣに接続されるが、接地側はサブグ
ランド線ＶＳＴＸに接続される。このサブグランド線Ｖ
ＳＴＸは、非動作状態には接地線ＶＳＳとの接続を行う
前記図１のようなＮチャンネル型ＭＯＳＦＥＴＱＮ１，
ＱＮ２等がオフ状態にされるので、かかるナンドゲート
回路を構成するオフ状態のＮチャンネル型ＭＯＳＦＥＴ
に流れるサブスレッショルドリーク電流を低減させるよ
うに作用する。上記同様に電源スイッチを構成するスイ
ッチＭＯＳＦＥＴＱＮ１，ＱＮ２等は相対的にしきい電
圧が大きく設定されて、それがオフ状態のときのサブス
レッショルドリーク電流が実質的に流れなくなるように
されている。

【００３７】以下、第３段目のＣＭＯＳインバータ回路
は、上記第１段目のナンドゲート回路と同様にＶＣＴＸ
とＶＳＳで動作させられ、第４段目のＣＭＯＳインバー
タ回路は、上記第２段目のナンドゲート回路と同様にＶ
ＣＣとＶＳＴＸにより動作させられることにより、非動
作状態でのサブスレッショルドリーク電流を低減させら
れる。

【００３８】図５には、上記Ｘデコーダとワードドライ
バの一実施例の具体的回路図が示されている。同図
（Ａ）は、上記デコーダとワードドライバは、論理回路
の形式で示され、同図（Ｂ）と（Ｃ）には、その論理回
路の具体的構成が示されている。この実施例では、ＣＭ
ＯＳインバータ回路の形で各論理段及びドライバが構成
される。つまり、同図（Ｂ）のＣＭＯＳインバータ回路
は、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴの共通化されたゲートを第１の入力端子Ａと
し、Ｎチャンネル型ＭＯＳＦＥＴのソースを回路の接地
電位に接続し、Ｐチャンネル型ＭＯＳＦＥＴのソースを
第２の入力端子Ｃとして用いる。同図（Ｃ）は、上記同
様にＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴの共通化されたゲートを第１の入力端子Ａと
し、上記とは逆に、Ｐチャンネル型ＭＯＳＦＥＴのソー
スを電源電圧に接続し、Ｎチャンネル型ＭＯＳＦＥＴの
ソースを第２の入力端子Ｃとして用いる。

【００３９】そして、上記ＣＭＯＳインバータ回路での
サブスレョショルドリーク電流の発生を無くすために、
Ｘデコーダやワードドライバが非動作状態のときには、
例えば（Ｂ）の回路では、第１の入力端子Ａをハイレベ
ルにし、Ｎチャンネル型ＭＯＳＦＥＴをオン状態にして
ロウレベルの出力信号を形成するとともに、第２の入力
端子Ｃをロウレベルにして、オフ状態のＰチャンネル型
ＭＯＳＦＥＴでのサブスレッショルドリーク電流の発生
を抑える。（Ｃ）の回路では、第１の入力端子Ａをレベ
ルはロウレベルにし、Ｐチャンネル型ＭＯＳＦＥＴをオ
ン状態にしてハイレベルの出力信号を形成するととも
に、第２の入力端子Ｃをハイレベルにして、オフ状態の
Ｎチャンネル型ＭＯＳＦＥＴでのサブスレッショルドリ
ーク電流の発生を抑える。

【００４０】同図（Ａ）には、代表としてＷＬ０〜ＷＬ
４からなる５本のワード線と、それを駆動するためのワ
ードドライバ、及びその選択信号を形成するＸデコーダ
が代表として例示的に示されている。特に制限されない
が、４本のワード線ＷＬ０〜ＷＬ３が１つの組とされ、
１つのＸデコード信号がこれら４本のワードドライバに
対応したＣＭＯＳインバータ回路の第１の入力端子Ａに
共通に供給される。これらの４個のＣＭＯＳインバータ
回路の第２の入力端子Ｃには、４通りのプリデコード信
号Ｘ０−Ｘ３が供給される。例示的に示されているワー
ド線ＷＬ４は、別の組のものとされ、そのワードドライ
バを構成するＣＭＯＳインバータ回路の第１の入力端子
Ａには、上記とは異なるＸデコード信号が供給され、第
２の入力端子Ｃには、上記ワード線ＷＬ０のワードドラ
イバと共通のプリデコード信号Ｘ０が供給される。以
下、同様な組み合わせにより、ワードドライバ及びＸデ
コーダが構成される。

【００４１】同図のように上記ＣＭＯＳインバータ回路
を縦列接続して、デコード回路とワードドライバを構成
する場合、上記のような非動作状態での２つの入力端子
ＡとＣのレベルに適合するように、上記（Ｂ）と（Ｃ）
の２つの形式の回路が交互に配置される。つまり、ワー
ドドライバを基準にして、非選択状態ではワードトライ
バをワード線ＷＬ０〜ＷＬ４をロウレベルにするため、
（Ｂ）の形式のＣＭＯＳインバータ回路が用いられ、入
力端子Ａにはハイレベルの信号が供給され、入力端子Ｃ
に供給される選択信号Ｘ０−Ｘ３は、ロウレベルとされ
る。これにより、非選択状態でのワードドライバは、Ｎ
チャンネル型ＭＯＳＦＥＴがオン状態になり、各ワード
線ＷＬ０〜ＷＬ４等をロウレベルの接地電位ＶＳＳに固
定させる。このとき、入力端子Ａのハイレベルによりオ
フ状態にされるＰチャンネル型ＭＯＳＦＥＴにおいて
は、第２の入力端子Ｃには回路の接地電位のようなロウ
レベルが与えられているから、ソース，ドレイン間が同
電位となり、上記のようなサブスレッショルドリーク電
流が流れない。

【００４２】上記ワードドライバを構成するＣＭＯＳイ
ンバータ回路の第１の入力端子Ａに供給されるデコード
信号を形成するデコード回路は、上記（Ｃ）の形式のＣ
ＭＯＳインバータ回路が用いられる。この出力ＣＭＯＳ
インバータ回路の第１の入力端子Ａに供給される中間デ
コード信号は、上記ワードドライバと同様に（Ｂ）の形
式のＣＭＯＳインバータ回路が用いられる。この入力Ｃ
ＭＯＳインバータ回路での第２の入力端子Ｃと第１の入
力端子Ａには、前記図４で示されたようなプリデコード
回路で形成されたプリデコード信号ＸＬＴ（ｍ）とＸＨ
Ｂ（ｋ）が供給される。この信号ＸＬＴ（ｍ）とＸＨＢ
（ｋ）のうち、ＬとＨは、非動作状態にスタンバイ状
態）でのレベルを表し、ＴとＢは、信号の極性、つまり
トルー信号かバー信号かを表している。そして、ｍとｋ
は、各信号の組み合わせの数を表している。

【００４３】プリデコード信号ＸＬＴ（ｍ）は上記非動
作状態ではロウレベルであり、ＸＨＢ（ｋ）は上記非動
作状態ではハイレベルである。このため、Ｎチャンネル
型ＭＯＳＦＥＴがオン状態となり、ロウレベルの中間デ
コード信号を出力段回路の第１の入力端子Ａに伝える。
出力段回路では、上記のように（Ｃ）の形式のＣＭＯＳ
インバータ回路であり、第２の入力端子にはプリデコー
ド信号ＸＨＢ（ｊ）が供給される。この信号ＸＨＢ
（ｊ）は、上記ＸＨＢ（ｋ）と同様に、非動作状態では
ハイレベルとされるバー信号であり、Ｐチャンネル型Ｍ
ＯＳＦＥＴがオン状態となって上記ワードドライバにハ
イレベルの信号を伝える。これにより、非動作状態にお
いて、Ｘデコーダ及びワードトライバでは、サブスレッ
ショルドリーク電流が生じない。

【００４４】上記のような非選択レベルに適合するよ
う、図４で示されたプリデコード回路では、各プリデコ
ード信号を形成するようにされる。図４において、非動
作状態のときにハイレベルの信号を形成するものである
ので、例えば上記プリデコード信号ＸＨＢ（ｋ）や、Ｘ
ＨＢ（ｊ）を形成する。これに対して、上記プリデコー
ド信号ＸＬＴ（ｍ）を形成する回路は、図４において、
ＶＣＴＸとＶＳＳで動作させるＣＭＯＳインバータ回路
から出力信号を得るようにすればよい。

【００４５】ワード線の選択動作は、次の通りである。
デコード回路の入力ＣＭＯＳインバータ回路では、プリ
デコード信号ＸＬＴ（ｍ）のうち１つがハイレベルにさ
れ、ＸＨＢ（ｋ）のうちの１つがロウレベルにされる。
これにより、入力ＣＭＯＳインバータ回路の選択信号は
ハイレベルにされる。上記プリデコード信号ＸＬＴ
（ｍ）のうち１つがハイレベルでも、ＸＨＢ（ｋ）がハ
イレベルのものはＮチャンネル型ＭＯＳＦＥＴがオン状
態なってロウレベルの非選択レベルを出力し、上記プリ
デコード信号ＸＬＴ（ｍ）がロウレベルなら、ＸＨＢ
（ｋ）がロウレベルによりＰチャンネル型ＭＯＳＦＥＴ
がオン状態となり上記ロウレベルの非選択レベルを出力
する。

【００４６】デコード回路の出力ＣＭＯＳインバータ回
路では、上記中間デコード信号のうち１つがハイレベル
にされ、ＸＨＢ（ｊ）のうちの１つがロウレベルにされ
るので、ロウレベルの選択信号をワードドライバに伝え
る。上記中間デコード信号のうち１つがハイレベルで
も、ＸＨＢ（ｊ）がハイレベルのものはＮチャンネル型
ＭＯＳＦＥＴがオン状態なってハイレベルの非選択レベ
ルを出力し、上記中間デコード信号がロウレベルなら、
ＸＨＢ（ｊ）がロウレベルでもＰチャンネル型ＭＯＳＦ
ＥＴがオン状態となり上記ハイレベルの非選択レベルを
出力する。

【００４７】ワードドライバにおいては、上記４つのワ
ードドライバにロウレベルの選択レベルが供給される。
このうち、Ｘ０−Ｘ３のうちの１つのが昇圧されたハイ
レベルの選択レベルにされて、例えばＸ０が昇圧ハイレ
ベルならそれがＰチャンネル型ＭＯＳＦＥＴを介してワ
ード線ＷＬ０に伝えられる。残りの３つのワードドライ
バでは、プリデコード信号Ｘ１−Ｘ３がロウレベルであ
るので、基本的にはロウレベルの信号を出力させる。た
だし、上記選択ワード線ＷＬ０との容量カップリングに
より、Ｐチャンネル型ＭＯＳＦＥＴのしきい値電圧だけ
非選択ワード線ＷＬ１等が浮き上がる虞れがあるので、
それを防止するために各ワード線ＷＬ０〜ＷＬ４等と回
路の接地電位との間には、スイッチＭＯＳＦＥＴが設け
られている。

【００４８】これらのＭＯＳＦＥＴのゲートには、上記
ワードドライバに第２の入力端子Ｃに供給される選択信
号Ｘ０−Ｘ３とは逆相の信号／Ｘ０−／Ｘ３が供給され
る。だだし、この信号／Ｘ０−／Ｘ３のハイレベルは、
上記のような電源電圧ＶＣＣ以上に昇圧されたものでは
なく、電源電圧ＶＣＣのようなハイレベルで十分であ
る。上記ワード線ＷＬ０が選択されたとき、／Ｘ０のみ
がロウレベルで、／Ｘ１〜／Ｘ３がハイレベルとなり、
上記スイッチＭＯＳＦＥＴがオン状態となってワード線
ＷＬ１−ＷＬ３を回路の接地電位に固定するものであ
る。

【００４９】この構成では、基本的にＸデコータ及びワ
ードドライバがＣＭＯＳインバータ回路で構成できるも
のであり、それぞれがＰチャンネル型ＭＯＳＦＥＴとＮ
チャンネル型ＭＯＳＦＥＴの２つのＭＯＳＦＥＴで形成
できるために、メモリセルを小さく形成してワード線の
ピッチを狭くしても、それに十分整合性を以て配置させ
ることができる。そして、十分な駆動能力を得るために
低しきい値電圧のものを用いても、非動作状態でのサブ
スレッショルド電圧が生じないから低消費電力であると
いう極めて優れた効果を奏するものである。上記のよう
なワード線との整合性は、後に説明するワードドライバ
のレイアウト図からも容易に理解されるであろう。

【００５０】特に制限されないが、この実施例のメモリ
アレーは、後述するように複数のメモリマットに分割さ
れる。メモリマットＭＡＴの両側には、センスアンプＳ
Ａ、プリチャージ回路ＰＣ及び入出力線が設けられる。
特に制限されないが、上記ワード線ＷＬ０〜ＷＬ３等と
直交するように配置される相補ビット線のピッチと、セ
ンスアンプやプリチャージ回路のピッチを合わせるため
に、奇数番目の相補ビット線と偶数番目の相補ビット線
に対応されたセンスアンプが左右に振り分けられる。こ
のようなセンスアンプＳＡの配置により、相補ビット線
の２倍のピッチに１つのセンスアンプを配置できる。

【００５１】図６には、プリデコーダ回路の一実施例の
回路図が示されている。この実施例では、上記ワードド
ライバに供給される昇圧電圧とされたプリデコード信号
Ｘ０〜Ｘ３を形成する回路が主として示されている。ま
た、上位のアドレス信号を解読してマット選択信号ＭＳ
０００、ＭＳ００１及びＭＳ００２等が形成され、それ
が昇圧されてシェアードスイッチ選択信号ＳＨＬとＳＨ
Ｒとして出力される。特に制限されないが、上記アドレ
ス信号／Ａ０と／Ａ１をインバータ回路及びナンドゲー
ト回路の組み合わせで解読して形成されたデコード信号
をレベル変換回路ＬＶＳで昇圧電圧レベルにレベル変換
して、かかる昇圧電圧で動作させらるＣＭＯＳインバー
タ回路を介して上記信号Ｘ０−Ｘ３が形成される。上記
アドレス信号／Ａ０と／Ａ１は、図示しないワード線選
択タイミング信号に同期して供給されるものであり、上
記プリデコード信号Ｘ０−Ｘ３は、かかるワード線選択
タイミング信号に同期して発生される。

【００５２】このプリデコード回路においても、前記の
ように非動作時には入力信号ＭＳ００１〜ＭＳ００２、
／Ａ０−／Ａ１等がロウレベルに固定され、ハイレベル
の出力信号を形成するものであるため、前記同様に電源
線ＶＣＣとサブグランド線ＶＣＴＸにより動作させられ
る。このような入力信号を基準にして、第２段目のＣＭ
ＯＳインバータ回路は、逆にハイレベルの入力信号を受
けてロウレベルの出力信号を形成するものであるため、
サブ電源線ＶＣＴＸと接地線ＶＳＳに接続される。以
下、同様に第３段目のナンドゲート回路は、電源線ＶＣ
Ｃとサブグランド線ＶＣＴＸにより動作させられる。

【００５３】図７には、この発明に係るワードドライバ
の一実施例のレイアウト図が示されている。同図には、
２つのワード線ＷＬ０とＷＬ１とそれに対応した２つの
ワードドライバ及びワード線の浮き上がり防止のための
スイッチＭＯＳＦＥＴが示されている。ワード線ＷＬ０
とＷＬ１に挟まれた狭い領域に、上記各ワード線ＷＬ
０，ＷＬ１の延長線方向に沿ってワードドライバを構成
するＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）とＮチャ
ンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）のゲートが形成され
る。これらのゲートには、Ｘデコーダ（Ｘdec)からの上
記選択信号が供給される。上記ワードドライバを構成す
るＭＯＳＦＥＴのうち、Ｐチャンネル型ＭＯＳＦＥＴ
は、Ｎチャンネル型ＭＯＳＦＥＴと同等のコンダクタン
ス特性を得るために、そのサイズが大きく形成されるも
のである。

【００５４】上記ゲートを挟んでソースとドレインを形
成する拡散層が形成される。このうち、２つのワード線
ＷＬ０とＷＬ１に対応した２つのＰチャンネル型ＭＯＳ
ＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴのソース領域が
共通に形成される。Ｐチャンネル型ＭＯＳＦＥＴの共通
化されたソースには、プリデコード信号ＸＬＴ（ｉ）が
供給される。Ｎチャンネル型ＭＯＳＦＥＴの共通化され
たソースは、回路の接地電位ＶＳＳが供給される。そし
て、上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴのドレイン領域は、ワード線ＷＬ０とＷＬ
１により共通に接続される。また、上記ワード線の浮き
上がり防止用のＮチャンネル型ＭＯＳＦＥＴは、上記ワ
ードドライバのＮチャンネル型ＭＯＳＦＥＴと同様に形
成され、ゲートにはそれに対応したプリデコード信号が
供給される。

【００５５】この実施例では、２つのワード線ＷＬ０と
ＷＬ１のワードドライバの第２の入力端子が共通化され
ている。このことは、図５（Ａ）の構成とは異なる。つ
まり、図５（Ａ）では、ワード線ＷＬ０とＷＬ４におい
て、上記第２の入力端子Ｃが共通化されるのである。し
たがって、図７のワード線ＷＬ０とＷＬ１は、図５
（Ａ）の回路では、ＷＬ０とＷＬ４に対応したものであ
ると理解されたい。

【００５６】この実施例では、上記のように２つのワー
ド線の間には、ＭＯＳＦＥＴのゲート電極と２つのＭＯ
ＳＦＥＴに共通に用いられるソース領域のみで済む。ま
た、ワード線がそのまま延長されて、その下部にドレイ
ン領域を形成すればよい。このことから、ワード線をメ
モリセルに対応して可能な限り狭く形成しても、それに
整合性を以てワードドライバを形成することは極めて簡
単にできることは容易に理解されるであろう。

【００５７】また、デコード回路は、図５（Ａ）からも
理解できるように、上記ワードドライバを含めてＣＭＯ
Ｓインバータ回路の縦列形態から構成されるものであ
り、最も数の多いワードドライバにおいてもワード線に
対応して配置できることから、それよりも格段に数の少
ないＣＭＯＳインバータ回路をこれらのワードドライバ
に合わせて配置するこは極めて容易である。もしも、Ｘ
デコーダ回路に十分な余裕があるなら、その間に適宜に
前記プリデコーダ回路を配置させるようにしてもよいこ
とは言うまでもないであろう。

【００５８】図８には、この発明に係るＸデコード及び
ワードドライバの他の一実施例の回路図が示されてい
る。同図においては、上記ワード線の浮き上がり防止用
のＭＯＳＦＥＴの数を削減するために、幾何学的に隣接
するワード線でスイッチＭＯＳＦＥＴを共通化するもの
である。ただし、この場合には、ワードドライバをメモ
リマットの両側に千鳥配置させ、隣接ワード線間に上記
浮き上がり防止用のスイッチＭＯＳＦＥＴを設けるもの
である。この構成では、例えばメモリマットの左側に設
けられたワードドライバにおいて、選択動作が行われて
非選択ワード線での上記浮き上がりの防止をするため
に、メモリマットの右側に設けれた非選択ワードドライ
バの非選択出力のロウレベルを利用するものである。逆
に、メモリマットの右側に設けられたワードドライバに
おいて、選択動作が行われて非選択ワード線での上記浮
き上がりの防止をする場合には、メモリマットの左側に
設けれた非選択ワードドライバの非選択出力のロウレベ
ルを利用するようことができるものである。

【００５９】このようにメモリマットの両側にワードド
ライバを分散して上記千鳥配置させることによって、ワ
ード線のピッチの２倍のピッチに合わせてワードドライ
バを形成することができ、ワードドライバの素子数の低
減と合わせて、いっそうの高密度実装が可能になるもの
である。

【００６０】図９と図１０には、この発明が適用される
ダイナミック型ＲＡＭの一実施例のブロック図が示され
ている。図９には、メモリアレーとその周辺選択回路が
示され、図１０にはアドレスバッファや入出力バッファ
のような入出力インターフェイス部とタイミング制御回
路が示されている。

【００６１】図９において、２つのメモリマットＭＡＴ
０とＭＡＴ１に挟まれてセンスアンプＳＡ０１が設けら
れる。すなわち、センスアンプＳＡ０１は、２つのメモ
リマットＭＡＴ０とＭＡＴ１に対して選択的に用いられ
るシェアードセンスアンプとされる。センスアンプＳＡ
０１の入出力部には、図示しないが選択スイッチが設け
られてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット
線（又は相補データ線あるいは相補ディジット線と呼ば
れることもある）に接続される。

【００６２】他のメモリマットＭＡＴ２，ＭＡＴ３や、
ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ
一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ
４５及びＳＡ６７が共通に設けられる。上記のような合
計８個のメモリマットＭＡＴ０〜ＭＡＴ７と４個のセン
スアンプＳＡ０１〜ＳＡ６７により、１つのメモリアレ
ーＭＡＲＹ０が構成される。このメモリアレーＭＡＲＹ
０に対してＹデコーダＹＤＥＣが設けられる。Ｙデコー
ダＹＤＥＣを挟んで対称的にメモリアレーＭＡＲＹ１が
設けられる。このメモリアレーＭＡＲＹ１は、内部構成
が省略されているが、上記メモリアレーＭＡＲＹ０と同
様な構成にされる。

【００６３】各メモリマットＭＡＴ０〜ＭＡＴ７におい
て、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデ
コーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出
力信号ＡＸｉを解読して４本分のワード線選択信号を形
成する。このデコーダＸＤ０〜ＸＤ７と次に説明するマ
ット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７
の出力信号とによってワード線の選択信号を形成するワ
ードドライバＷＤ０〜ＷＤ７が設けられる。このワード
ドライバには、欠陥救済のための予備のワード線に対応
したワードドライバも含まれる。

【００６４】上記一対のメモリマットＭＡＴ０，ＭＡＴ
１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設け
られる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ
３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回
路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣ
ＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲ
Ｌ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉ
と信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下
位２ビットのアドレス信号の解読信号とを受けて、選択
されたメモリマットに対した１つのマット制御回路にお
いて、４本のワード線の中の１本を選択する選択信号Ｘ
ｉＢ等を出力する。

【００６５】この他に、マット制御回路ＭＡＴＣＴＲＬ
０１〜ＭＡＴＣＴＲＬ６７は、上記選択されたメモリマ
ットに対応して左右いずれかのメモリマットに対応した
ビット線選択スイッチをオン状態のままとし、非選択の
メモリマットに対応したビット線選択スイッチをオフ状
態にする選択信号や、センスアンプの増幅動作を開始さ
せるタイミング信号を出力する。さらに、後述するよう
なリフレッシュ動作における待機時にはセンスアンプ、
ビット線選択スイッチのいずれか１つ又は、両方を制御
してビット線をフローティング状態にさせる機能が設け
られる。

【００６６】不良ワード線へのアクセスが行われたとき
には、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ
等を出力が禁止されるので不良ワード線の選択動作が停
止される。これに代えて、冗長回路側の選択信号ＸＲｉ
Ｂが形成されるので、予備のワード線が選択状態にされ
る。

【００６７】図１０において、タイミング制御回路ＴＧ
は、外部端子から供給されるロウアドレスストローブ信
号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、
ライトイネーブル信号／ＷＥ及びアウトプットイネーブ
ル信号／ＯＥを受けて、動作モードの判定、それに対応
して内部回路の動作に必要な各種のタイミング信号を形
成する。同図では、／はロウレベルがアクティブレベル
であることを意味するのに用いている。

【００６８】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、後述するようなロウ系の選択動作のため
に使用される。タイミング信号φＸＬは、ロウ系アドレ
スを取り込んで保持させる信号であり、ロウアドレスバ
ッファＲＡＢに供給される。すなわち、ロウアドレスバ
ッファＲＡＢは、上記タイミング信号φＸＬによりアド
レス端子Ａ０〜Ａｉから入力されたアドレスを取り込ん
でラッチ回路に保持させる。

【００６９】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。

【００７０】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
ではオートリフレッシュとセルフリフレッシュを持つよ
うにされる。

【００７１】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。

【００７２】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。

【００７３】タイミング信号φＭＳは、マット選択動作
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓｉが出力される。タイミング信号φＳＡは、センスア
ンプの動作を指示する信号である。このタイミング信号
φＳＡに基づいて、センスアンプの活性化パルスが形成
されることの他、相補ビット線のプリチャージ終了動作
や、非選択のメモリマット側のビット線を切り離す動作
の制御信号を形成するにも用いられる。

【００７４】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＤＥが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良ワード線の選択動作を禁止させるとともに、信号ＸＥ
Ｂをハイレベルにして、１つの予備ワード線を選択する
選択信号ＸＲｉＢを出力させる。

【００７５】図１０では省略されているが、上記ロウ系
の回路と同様な回路がカラム系にも設けられており、そ
れによって不良ビット線に対するメモリアクセスを検出
すると、カラムデコーダＹＤによる不良ビット線の選択
動作を停止させ、それに代えて、予備に設けられている
ビット線を選択する選択信号が形成される。

【００７６】図１１には、この発明に係るダイナミック
型ＲＡＭのメモリアレー部の一実施例の要部回路図が示
されている。同図においては、メモリマットＭＡＴ０の
４本のワード線、２対の相補ビット線とこれらに関連し
たセンスアンプとプリチャージ回路等が代表として例示
的に示され、メモリマットＭＡＴ１はブラックボックス
として示されている。また、一対の相補ビット線ＢＬＬ
と／ＢＬＬに対応した各回路を構成するＭＯＳＦＥＴに
代表として回路記号が付加されている。

【００７７】ダイナミック型メモリセルは、アドレス選
択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから
構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲート
は、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍ
のドレインがビット線／ＢＬＬに接続され、ソースに情
報記憶キャパシタＣｓが接続される。情報記憶用キャパ
シタＣｓの他方の電極は共通化されてプレート電圧ＶＰ
Ｌが与えられる。

【００７８】上記ビット線ＢＬＬと／ＢＬＬは、同図に
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦ
ＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接
続される。センスアンプは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦ
ＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，
Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５
とＱ６のソースは、共通ソース線ＣＳＮに接続される。
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共
通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに
例示的に示されているように、Ｐチャンネル型ＭＯＳＦ
ＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられ
て、タイミング信号φＳＡＰがロウレベルにされるとＭ
ＯＳＦＥＴＱ１４がオン状態になって、センスアンプの
動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦ
ＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図
示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の
動作タイミングに回路の接地電位を供給する。

【００７９】上記センスアンプの入出力ノードには、相
補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビ
ット線にハーフプリチャージ電圧ＨＶＣを供給するスイ
ッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回
路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１の
ゲートは、共通にプリチャージ信号ＰＣＢが供給され
る。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号Ｙ
Ｓによりスイッチ制御されるカラムスイッチを構成す
る。この実施例では、１つのカラム選択信号ＹＳにより
４対のビット線を選択できるようにされる。それ故、上
記カラム選択信号ＹＳは、同図に例示的に示されている
２対のビット線と図示しない残り２対のビット線とに対
応した４つのセンスアンプの入出力ノードに設けられた
カラムスイッチを構成するＭＯＳＦＥＴのゲートに共通
に供給され、かかるスイッチＭＯＳＦＥＴを介して４対
のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ接続さ
れる。

【００８０】図１２には、この発明に係るダイナミック
型ＲＡＭを説明するための一実施例の素子構造断面図が
示されている。この実施例では、上記のようなメモリア
レー部と周辺部の素子構造が代表として例示的に示され
ている。メモリセルの記憶キャパシタは、２層目のポリ
シリコン層ＳＧをストレージノードとして用い、アドレ
ス選択用ＭＯＳＦＥＴの一方のソース，ドレインと接続
される。上記２層目ポリシリコン層はフィン構造とさ
れ、薄いゲート絶縁膜を介して３層目ポリシリコン層Ｔ
Ｇからなるプレート電極とにより構成される。アドレス
選択用ＭＯＳＦＥＴのゲートは、１層目ポリシリコン層
ＦＧから構成される。アドレス選択用ＭＯＳＦＥＴの他
方のソース，ドレインは、上記ＦＧ、ＳＧ及びＴＧを介
在させて、１層目のアルミニュウム等の金属配線層Ｍ１
に接続される。この配線層Ｍ１によりビット線が構成さ
れる。

【００８１】周辺部には、２つのＮチャンネル型ＭＯＳ
ＦＥＴが形成されている。１層目の配線層Ｍ１は、コン
タクトＬＣＮＴによりＭＯＳＦＥＴのソース，ドレイン
に接続される。あるいは、１層目ポリシリコンＦＧとは
コンタクトＦＣＮＴにより接続される。上記１層目の配
線層Ｍ１と２層目の配線層Ｍ２とは、第１スルーホール
ＴＨ１を介して接続され、第２層目の配線層Ｍ２と第３
層目の配線層Ｍ３とは第２スルーホールＴＨ２を介して
接続される。上記ＭＯＳＦＥＴのゲート電極に第２層目
の配線層Ｍ２により入力信号を供給する場合、上記のよ
うに第１スルーホールＴＨ１を介してダミーとしての第
１層目の配線層Ｍ１に落とし、この第１層目の配線層Ｍ
１とコンタクトＬＣＮＴを介してゲート電極としての１
層目ポリシリコンＦＧに接続される。

【００８２】入力信号を供給する第３層目の配線層Ｍ３
は、第２スルーホールＴＨ２を介して第２層目の配線層
Ｍ２に接続される。例えば、出力信号を次段の回路に供
給するとき、第１層目の配線層Ｍ１は、第１スルーホー
ルＴＨ１を介してダミーとしての第２層目の配線層Ｍ２
に接続され、この配線層Ｍ２を介在させて第２スルーホ
ールＴＨ２を介して第３層目の配線層Ｍ３に導かれる。

【００８３】非動作状態では相補ビット線はハーフプリ
チャージされているので、ゲートとソース間にハーフプ
リチャージ電圧が逆バイアスとして印加されているので
アドレス選択用ＭＯＳＦＥＴにおいてはサブスレッショ
ルドリーク電流は発生しない。しかし、ワード線が非選
択のロウレベルで相補ビット線がセンスアンプの増幅動
作によりＶＳＳになったときにはサブスレッショルドリ
ーク電流によってハイレベルに記憶された情報電荷が失
われることが考えられる。

【００８４】このようなアドレス選択用ＭＯＳＦＥＴで
のサブスレッショルドリーク電流が問題にされるなら、
チャンネル長が長くされてしきい電圧が大きくされる。
あるいは、かかるメモリセルが形成されるウェル領域を
分離し、そこに負の基板バックバイアス電圧を供給し
て、実効的なしきい電圧が高くさせる。このようにメモ
リセルが形成されるウェル領域のみを分離して、基板バ
ックバイアス電圧を供給するために、半導体基板は公知
の３重ウェル構造とされる。すなわち、上記デコーダ等
の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴは、
動作速度を速くするために上記のように低しいき値電圧
にする必要があり、それが形成されるウェル領域には回
路の接地電位ＶＳＳにバイアスされる。

【００８５】図１３（ａ）は本発明が適用されたダイナ
ミック型ＲＡＭを含むパーソナルコンピュータシステム
の外観の要部概略図を示す。フロッピーディスクドライ
ブＦＤＤ及び主記憶メモリとしての本発明のＤＲＡＭに
よるファイルメモリｆｉｌｅＭ，バッテリバックアップ
としてのＳＲＡＭを内蔵したシステムである。そして、
入出力装置をキーボードＫＢ及びディスプレイＤＰと
し、フロッピーディスクＦＤが上記フロッピーディスク
ドライブＦＤＤに挿入される。このことによってソフト
ウェアとしての上記フロッピーディスクＦＤおよびハー
ドウェアとしての上記ファイルメモリｆｉｌｅＭに情報
を記憶できるデスクトップタイプパソコンとなる。ま
た、本実施例にはデスクトップタイプパソコンについて
適用した例について記載したが、ノート型パソコン等に
ついても適用が可能であり、補助機能としてフロッピー
ディスクを例として記載したが特に限定されない。

【００８６】図１３（ｂ）に本発明が適用されたダイナ
ミック型ＲＡＭを搭載した上記パーソナルコンピュータ
システムの機能ブロック図を示す。このパーソナルコン
ピュータは、本情報機器としての中央処理装置ＣＰＵ，
上記情報処理システム内に構築したＩ／Ｏバス，ＢＵＳ
Ｕｎｉｔ，主記憶メモリや拡張メモリなど高速メモリ
をアクセスするメモリ制御ユニットＭｅｍｏｒｙ Ｃｏ
ｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとしてのこの発
明に係るＤＲＡＭ，基本制御プログラムが格納されたＲ
ＯＭ、先端にキーボードが接続されたキーボードコント
ローラＫＢＤＣ等によって構成される。

【００８７】さらに、表示アダプタとしてのＤｉｓｐｌ
ａｙ ａｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄ
ｉｓｐｌａｙ ａｄａｐｔｅｒの先端にはディスプレイ
が接続されている。そして、上記Ｉ／Ｏバスにはパラレ
ルポートＰａｒａｌｌｅｌＰｏｒｔＩ／Ｆ，マウス等の
シリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロ
ッピーディスクドライブＦＤＤ、上記Ｉ／Ｏバスよりの
ＨＤＤＩ／Ｆに変換するバッファコントローラＨＤＤ
ｂｕｆｆｅｒが接続される。また、上記メモリ制御ユニ
ットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからのバ
スと接続されて拡張ＲＡＭ及び主記憶メモリとしてのＤ
ＲＡＭが接続されている。

【００８８】ここで、このパーソナルコンピュータシス
テムの動作について説明する。電源が投入されて、動作
を開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯ
Ｍを上記Ｉ／Ｏバスを通してアクセスし、初期診断、初
期設定を行なう。そして、補助記憶装置からシステムプ
ログラムを主記憶メモリとしてのＤＲＡＭにロードす
る。また、上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバス
を通してＨＤＤコントローラにＨＤＤをアクセスするも
のとして動作する。そして、システムプログラムのロー
ドが終了すると、ユーザの処理要求に従い、処理を進め
ていく。

【００８９】ユーザは上記Ｉ／Ｏバス上のキーボードコ
ントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒにより処理の入出力を行ないながら作業を
進める。そして、必要に応じてパラレルポートＰａｒａ
ｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉ
ａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用
する。また、本体上の主記憶メモリとしての本発明のＤ
ＲＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭに
より主記憶を補う。また、図にはハードディスクドライ
ブＨＤＤとして記載したが、フラッシュメモリを用いた
フラッシュファイルに置き換えることも可能である。

【００９０】上記のような低消費電力、大記憶容量のダ
イナミック型ＲＡＭを用いることにより、上記のように
ノートブック型のパーソナルコンピュータシステムで
は、機能向上を図りつつ、電池駆動とした場合の電池寿
命を長くすることができる。

【００９１】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 半導体基板上に並べて配置される複数の駆動回
路において、複数からなる第１の入力信号のうちの１つ
がゲートに供給され、回路の接地電位がソースに供給さ
れた第１のＮチャンネル型ＭＯＳＦＥＴと、上記第１の
１つの入力信号がゲートに供給され、複数からなる第２
の入力信号の１つがソースに供給された第１のＰチャン
ネル型ＭＯＳＦＥＴの共通接続されたドレインから出力
信号を得るとともに、上記駆動回路が非動作状態のとき
には上記複数からなる第１の入力信号をハイレベルし、
上記複数からなる第２の入力信号がロウレベルし、上記
駆動回路が動作状態にされるとき、上記複数からなる第
１と第２の入力信号の少なくとも１つの組み合わせにお
いて、上記駆動回路に供給される第１の入力信号をロウ
レベルとし、第２の入力信号をハイレベルとしてハイレ
ベルの出力信号を得ることにより、簡単な構成で高密度
に配置が可能でしかもサブスレッショルドリーク電流が
発生しない駆動回路を得ることができるという効果が得
られる。

【００９２】（２） 上記駆動回路に供給される第１の
入力信号を形成する第１のデコード回路として、複数か
らなる第３の入力信号のうちの１つがゲートに供給さ
れ、電源電圧がソースに供給された第２のＰチャンネル
型ＭＯＳＦＥＴ及び上記第３の１つの入力信号がゲート
に供給され、複数からなる第４の入力信号の１つがソー
スに供給された第２のＮチャンネル型ＭＯＳＦＥＴから
なり、上記第２のＰチャンネル型ＭＯＳＦＥＴと第２の
Ｎチャンネル型ＭＯＳＦＥＴの共通接続されたドレイン
から第１の入力信号を出力するととともに、上記第１の
デコード回路が非動作状態のときにおいて上記複数から
なる第３の入力信号をロウレベルとし、上記複数からな
る第４の入力信号をハイレベルにして上記第１の入力信
号をハイレベルとし、上記第１のデコーダ回路が動作状
態にされるときにおいて上記複数からなる第１と第２の
入力信号の１つの組み合わせにおいて、上記第１のデコ
ード回路に供給される第３の入力信号がハイレベルで、
第４の入力信号がロウレベルとして、ロウレベルの上記
第１の入力信号を形成することにより、回路の簡素化と
非動作状態でのサブスレッショルドリーク電流を防止す
ることができるという効果が得られる。

【００９３】（３） 上記上記第１のデコード回路に供
給される第３の入力信号を形成する第２のデコード回路
として、複数からなる第５の入力信号のうちの１つがゲ
ートに供給され、回路の接地電位がソースに供給された
第３のＮチャンネル型ＭＯＳＦＥＴと、上記第５の１つ
の入力信号がゲートに供給され、複数からなる第６の入
力信号の１つがソースに供給された第３のＰチャンネル
型ＭＯＳＦＥＴからなり、上記第３のＮチャンネル型Ｍ
ＯＳＦＥＴと第３のＰチャンネル型ＭＯＳＦＥＴの共通
接続されたドレインから上記第３の入力信号を出力する
とともに、上記第２のデコード回路が非動作状態のとき
には上記複数からなる第５の入力信号をハイレベルと
し、上記複数からなる第６の入力信号をロウレベルにし
て上記第３の入力信号をロウレベルとし、上記第２のデ
コーダ回路が動作状態にされるとき、上記複数からなる
第１と第２の入力信号の１つの組み合わせにおいて、上
記第２のデコード回路に供給される第５の入力信号がロ
ウレベルで、第６の入力信号がハイレベルとして、ハイ
レベルの上記第３の入力信号を形成することにより、回
路の簡素化と非動作状態でのサブスレッショルドリーク
電流を防止することができるという効果が得られる。

【００９４】（４） 上記第２の入力信号と第４の入力
信号をＣＭＯＳ回路からなるプリデコード回路により形
成することにより、動作の安定化を図ることができると
いう効果が得られる。

【００９５】（５） 上記駆動回路として、複数からな
るメモリセルの選択端子が接続されてなるワード線の駆
動回路とすることにより、かかるワード線の配列に合わ
せた狭いピッチにて駆動回路を並べて効率よく配置させ
ることができるという効果が得られる。

【００９６】（６） 上記ＣＭＯＳ回路として、非動作
状態のときに出力信号レベルがロウレベルの第１の回路
には電源電圧に対応した第１の内部電源線に接続し、出
力信号がハイレベルの第２の回路には接地電位に対応し
た第２の内部電源線に接続し、上記第１の内部電源線と
電源線との間及び上記第２の内部電源線と接地線との間
には、動作状態のときのみオン状態にされるスイッチＭ
ＯＳＦＥＴが設けられるものとすることにより、低電圧
で低しいい値電圧のＭＯＳＦＥＴを用いつつ、ＣＭＯＳ
回路でのサブスレッショルドリーク電流の防止すること
ができるという効果が得られる。

【００９７】（７） 中央処理装置と、かかる中央処理
装置と信号バスを介して接続されるメモリとを含む情報
処理システムにおいて、上記メモリのワード線駆動回路
として、半導体基板上に並べて配置される複数の駆動回
路において、複数からなる第１の入力信号のうちの１つ
がゲートに供給され、回路の接地電位がソースに供給さ
れた第１のＮチャンネル型ＭＯＳＦＥＴと、上記第１の
１つの入力信号がゲートに供給され、複数からなる第２
の入力信号の１つがソースに供給された第１のＰチャン
ネル型ＭＯＳＦＥＴの共通接続されたドレインから出力
信号を得るとともに、上記駆動回路が非動作状態のとき
には上記複数からなる第１の入力信号をハイレベルし、
上記複数からなる第２の入力信号がロウレベルし、上記
駆動回路が動作状態にされるとき、上記複数からなる第
１と第２の入力信号の少なくとも１つの組み合わせにお
いて、上記駆動回路に供給される第１の入力信号をロウ
レベルとし、第２の入力信号をハイレベルとしてハイレ
ベルの出力信号を得ることにより、低消費電力、大記憶
容量のメモリを構成できるから、その機能向上を図りつ
つ、電池駆動とした場合の電池寿命を長くすることがで
きるという効果が得られる。

【００９８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図５
において、ワードドライバの第１と第２の入力信号を形
成するデコード回路の全部、あるいはデコード回路のう
ちの上記デコード出力信号を形成するＣＭＯＳインバー
タ回路の２つの入力信号を形成する入力側のデコード部
は、図４のプリデコード回路と同様なＣＭＯＳ回路を用
いるものであってもよい。上記駆動回路は、メモリのワ
ード線駆動回路の他に、高密度に配置される各種信号線
を駆動する駆動回路に広く利用することができる。ま
た、メモリは上記のようなダイナミック型ＲＡＭの他、
ダイナミック型メモリセルを用いて構成されるシンクロ
ナスＤＲＡＭ、画像用の２ポートメモリ、あるいはマス
ク型ＲＯＭ等のようにメモリセルが微細に形成されるこ
とにより、高密度に形成されるワード線を持つ半導体メ
モリ及びそれを用いた情報処理システムに広く利用する
ことができる。

【００９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、半導体基板上に並べて配置
される複数の駆動回路において、複数からなる第１の入
力信号のうちの１つがゲートに供給され、回路の接地電
位がソースに供給された第１のＮチャンネル型ＭＯＳＦ
ＥＴと、上記第１の１つの入力信号がゲートに供給さ
れ、複数からなる第２の入力信号の１つがソースに供給
された第１のＰチャンネル型ＭＯＳＦＥＴの共通接続さ
れたドレインから出力信号を得るとともに、上記駆動回
路が非動作状態のときには上記複数からなる第１の入力
信号をハイレベルし、上記複数からなる第２の入力信号
がロウレベルし、上記駆動回路が動作状態にされると
き、上記複数からなる第１と第２の入力信号の少なくと
も１つの組み合わせにおいて、上記駆動回路に供給され
る第１の入力信号をロウレベルとし、第２の入力信号を
ハイレベルとしてハイレベルの出力信号を得ることによ
り、簡単な構成で高密度に配置が可能でしかもサブスレ
ッショルドリーク電流が発生しない駆動回路を得ること
ができるという効果が得られる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
主として入力部と、Ｘ系回路とアレーブロックの一実施
例を示すブロック図である。

【図２】この発明が適用されたダイナミック型ＲＡＭの
主としてＹ系及び書き込み回路と出力バッファの一実施
例を示すブロック図である。

【図３】この発明が適用されたダイナミック型ＲＡＭの
Ｘ系のアドレス入力部の一実施例を示す回路図である。

【図４】この発明が適用されたダイナミック型ＲＡＭの
内部アドレス信号を受けるプリデコーダの一実施例を示
す回路図である。

【図５】この発明に係るダイナミック型ＲＡＭのＸデコ
ーダとワードドライバの一実施例を示す回路図である。

【図６】この発明に係るダイナミック型ＲＡＭの昇圧出
力を形成するプリデコーダ回路の一実施例を示す回路図
である。

【図７】この発明に係るワードドライバの一実施例のレ
イアウト図である。

【図８】この発明に係るダイナミック型ＲＡＭのＸデコ
ードとワードドライバの他の一実施例を示す回路図であ
る。

【図９】この発明が適用されたダイナミック型ＲＡＭの
メモリアレーとその周辺選択回路の一実施例を示すブロ
ック図である。

【図１０】この発明が適用されたダイナミック型ＲＡＭ
の入出力インターフェイス部とタイミング制御回路の一
実施例を示すブロック図である。

【図１１】この発明が適用されたダイナミック型ＲＡＭ
のメモリアレー部の一実施例を示す要部回路図である。

【図１２】この発明が適用されたダイナミック型ＲＡＭ
を説明するための一実施例の素子構造断面図である。

【図１３】本発明が適用されたダイナミック型ＲＡＭを
含むパーソナルコンピュータシステムの要部概略図であ
る。

【符号の説明】

１…ＲＡＳ入力バッファ、２…ＲＡＳクロック発生回
路、３…アドレスバッファ、４…Ｘアドレスラッチ回
路、５…ＣＢＲカウンタ、６…Ｘプリデコーダ、７…マ
ットセレクト回路、８…Ｘアドレスコンパレータ、９…
マットコントロール回路、１２…Ｘデコーダ、１３…ワ
ードドライバ、１４…センスアンプ、１５…メモリアレ
ー、１６…コモンソーススイッチ、１７ａ〜１７ｄ…遅
延回路、１８…ＣＡＳ入力バッファ、１９…ＣＡＳクロ
ック発生回路、２０…Ｙアドレスラッチ、２１…ライト
クロック発生回路、２２…出力イネーブル入力バッフ
ァ、２３…ライトイネーブル入力バッファ、２４…デー
タ入力バッファ、２５…アドレス変化検出回路、２６…
イコライジングパルス発生回路、２７…メインアンプコ
ントロール回路、２８…Ｙプリデコーダ、２９…Ｙアド
レスコンパレータ、３０…メインアンプ、３１…ライト
バッファコントロール回路、３２…ライトバッファ、３
３…Ｙデコーダ、３４…ベンダテスト回路、３５…デー
タセレクタ、３６…データ出力バッファ、ＱＰ１〜ＱＮ
５…スイッチＭＯＳＦＥＴ、ＣＮ１〜ＣＮ４…クロック
ドインバータ回路、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、ＭＡ
Ｔ０〜ＭＡＴ７…メモリマット、ＭＡＲＹ０，ＭＡＲＹ
１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回路、Ｗ
Ｄ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ６７…
センスアンプ、ＸＤＥＣ…ロウデコーダ回路、ＡＲＹＣ
ＴＲＬ…アレイ制御回路、ＹＤＥＣ…カラムデコーダ回
路、ＭＡＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マット制御
回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回
路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムア
ドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リ
フレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プ
リテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ
…デコーダ回路、Ｍ１〜Ｍ３…アルミニュウム配線層、
ＴＨ１，ＴＨ２…スルーホール、ＬＣＮＴ，ＦＣＮＴ…
コンタクト、ＦＧ…１層目ポリシリコン（ゲート電
極）、ＳＧ…２層目ポリシリコン（ストレージノー
ド）、ＴＧ…３層目ポリシリコン（プレート）。ＣＰＵ
…中央処理装置、ＲＯＭ…リード・オンリー・メモリ、
ＤＲＡＭ…ダイナミック型ランダム・アクセス・メモ
リ、ＦＤＤ…フロッピーディスクドライブ、ＦＤ…フラ
ッピーディスク、ｆｉｌｅ Ｍ…ファイルメモリ、ＫＢ
…キーボード、ＫＢＤＣ…キーボードコントローラ、Ｈ
ＤＤ…ハードディスクドライブ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数からなる第１の入力信号のうちの１
   つがゲートに供給され、回路の接地電位がソースに供給
   された第１のＮチャンネル型ＭＯＳＦＥＴと、 上記第１の１つの入力信号がゲートに供給され、複数か
   らなる第２の入力信号の１つがソースに供給された第１
   のＰチャンネル型ＭＯＳＦＥＴとを備え、 上記第１のＮチャンネル型ＭＯＳＦＥＴと第１のＰチャ
   ンネル型ＭＯＳＦＥＴの共通接続されたドレインから出
   力信号を得る駆動回路の複数個が半導体基板上に並んで
   配列されてなり、 上記駆動回路が非動作状態のときには上記複数からなる
   第１の入力信号がハイレベルにされ、上記複数からなる
   第２の入力信号がロウレベルにされ、 上記駆動回路が動作状態にされるとき、上記複数からな
   る第１と第２の入力信号の少なくとも１つの組み合わせ
   において、上記駆動回路に供給される第１の入力信号が
   ロウレベルで、第２の入力信号がハイレベルとされて、
   ハイレベルの出力信号を形成してなることを特徴とする
   半導体集積回路装置。
2. 【請求項２】 上記第１の入力信号は、 複数からなる第３の入力信号のうちの１つがゲートに供
   給され、電源電圧がソースに供給された第２のＰチャン
   ネル型ＭＯＳＦＥＴと、 上記第３の１つの入力信号がゲートに供給され、複数か
   らなる第４の入力信号の１つがソースに供給された第２
   のＮチャンネル型ＭＯＳＦＥＴとを備え、 上記第２のＰチャンネル型ＭＯＳＦＥＴと第２のＮチャ
   ンネル型ＭＯＳＦＥＴの共通接続されたドレインから上
   記第１の入力信号を出力する第１のデコード回路の複数
   個が半導体基板上に配列されてなり、 上記第１のデコード回路が非動作状態のときには上記複
   数からなる第３の入力信号がロウレベルにされ、上記複
   数からなる第４の入力信号がハイレベルにされて上記第
   １の入力信号をハイレベルとし、 上記第１のデコーダ回路が動作状態にされるとき、上記
   複数からなる第１と第２の入力信号の１つの組み合わせ
   において、上記第１のデコード回路に供給される第３の
   入力信号がハイレベルで、第４の入力信号がロウレベル
   とされて、ロウレベルの上記第１の入力信号を形成して
   なることを特徴とする請求項１の半導体集積回路装置。
3. 【請求項３】 上記第３の入力信号は、 複数からなる第５の入力信号のうちの１つがゲートに供
   給され、回路の接地電位がソースに供給された第３のＮ
   チャンネル型ＭＯＳＦＥＴと、 上記第５の１つの入力信号がゲートに供給され、複数か
   らなる第６の入力信号の１つがソースに供給された第３
   のＰチャンネル型ＭＯＳＦＥＴとを備え、 上記第３のＮチャンネル型ＭＯＳＦＥＴと第３のＰチャ
   ンネル型ＭＯＳＦＥＴの共通接続されたドレインから上
   記第３の入力信号を出力する第２のデコード回路の複数
   個が半導体基板上に配列されてなり、 上記第２のデコード回路が非動作状態のときには上記複
   数からなる第５の入力信号がハイレベルにされ、上記複
   数からなる第６の入力信号がロウレベルにされて上記第
   ３の入力信号をロウレベルとし、 上記第２のデコーダ回路が動作状態にされるとき、上記
   複数からなる第１と第２の入力信号の１つの組み合わせ
   において、上記第２のデコード回路に供給される第５の
   入力信号がロウレベルで、第６の入力信号がハイレベル
   とされて、ハイレベルの上記第３の入力信号を形成して
   なることを特徴とする請求項２の半導体集積回路装置。
4. 【請求項４】 上記第２の入力信号と第４の入力信号
   は、 ＣＭＯＳ回路からなるプリデコード回路により形成され
   るものであることを特徴とする請求項３の半導体集積回
   路装置。
5. 【請求項５】上記駆動回路は、複数からなるメモリセル
   の選択端子が接続されてなるワード線の駆動回路である
   ことを特徴とする請求項１、請求項２、請求項３又は請
   求項４の半導体集積回路装置。
6. 【請求項６】 上記ＣＭＯＳ回路は、 非動作状態のときに出力信号レベルがロウレベルの第１
   の回路には電源電圧に対応した第１の内部電源線に接続
   され、 出力信号がハイレベルの第２の回路には接地電位に対応
   した第２の内部電源線に接続され、 上記第１の内部電源線と電源線との間及び上記第２の内
   部電源線と接地線との間には、動作状態のときのみオン
   状態にされるスイッチＭＯＳＦＥＴが設けられるもので
   あることを特徴とする請求項４又は請求項５の半導体集
   積回路装置
7. 【請求項７】 中央処理装置と、かかる中央処理装置と
   信号バスを介して接続されるメモリとを含む情報処理シ
   ステムにおいて、 上記メモリのワード線駆動回路は、 複数からなる第１の入力信号のうちの１つがゲートに供
   給され、回路の接地電位がソースに供給された第１のＮ
   チャンネル型ＭＯＳＦＥＴと、 上記第１の１つの入力信号がゲートに供給され、複数か
   らなる第２の入力信号の１つがソースに供給された第１
   のＰチャンネル型ＭＯＳＦＥＴとを備え、 上記第１のＮチャンネル型ＭＯＳＦＥＴと第１のＰチャ
   ンネル型ＭＯＳＦＥＴの共通接続されたドレインから出
   力信号を得る駆動回路の複数個が半導体基板上に並んで
   配列されてなり、 上記駆動回路が非動作状態のときには上記複数からなる
   第１の入力信号がハイレベルにされ、上記複数からなる
   第２の入力信号がロウレベルにされ、 上記駆動回路が動作状態にされるとき、上記複数からな
   る第１と第２の入力信号の少なくとも１つの組み合わせ
   において、上記駆動回路に供給される第１の入力信号が
   ロウレベルで、第２の入力信号がハイレベルとされて、
   ハイレベルの出力信号を形成してなることを特徴とする
   情報処理システム。