JP4143550B2 - 半導体集積回路装置の回路接続検証方法 - Google Patents

Description

この発明は、半導体集積回路装置の回路接続検証方法に関し、主として低しきい電圧のＭＯＳＦＥＴにより構成されたＣＭＯＳ回路により構成されるダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）等のディジタル集積回路装置の回路接続検証方法に利用して有効な技術に関するものである。

ＭＯＳＦＥＴは、その微細化されるにつれて耐圧が低下する。このため、微細化されたＭＯＳＦＥＴにより構成された回路では、動作電圧を低くすることが必要である。この場合、ゲートに供給されるゲート電圧も低くなるために、低くされたゲート電圧でも所望の電流が流れるようしきい電圧を低くすることが必要とされる。しかしながら、しきい電圧を低く設定すると、ゲートとソース間の電圧を等しくしてオフ状態にさせたときに流れるリーク電流（以下、サブスレッショルドリーク電流という）が指数関数的に増加し、ＣＭＯＳ回路においても非活性時の消費電流が増大する。

このようなサブスレッショルドリーク電流を低減させる回路の例として、特開平６−２３７１６４号公報がある。この回路でのリーク電流の低減方法は、非動作時の入力がハイレベルで、出力がロウレベルに決まっている場合のＣＭＯＳインバータ回路を例にして説明すると、この場合のＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴがオフ状態で、Ｎチャンネル型ＭＯＳＦＥＴがオン状態である。この場合のＣＭＯＳインバータ回路において発生するリーク電流は、オフ状態にあるＰチャンネル型ＭＯＳＦＥＴのサブスレッショルドリーク電流で決まることになる。

そこで、上記ＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴのソースが接続される動作電圧ノードと電源線との間に、Ｐチャンネル型の電源スイッチＭＯＳＦＥＴを設けて、上記非動作状態時にかかる電源スイッチＭＯＳＦＥＴをオフ状態にするものである。このようにすると、フローティング状態の内部電源線の電位がサブスレッショルドリーク電流により低下し、ある程度低下すると上記ＣＭＯＳ回路を構成するＰチャンネル型ＭＯＳＦＥＴのゲート，ソース間に逆バイアス電圧が印加されることとなり、サブスレッショルドリーク電流を実質的に無くすようにできる。
特開平６−２３７１６４号公報

本願発明者にあっては、ＣＭＯＳ集積回路の回路規模が増大すると、内部電源線の寄生容量が増大し、上記スイッチＭＯＳＦＥＴのオン状態により大きなピーク電流が流れることに気が付いた。このピーク電流は、上記スイッチＭＯＳＦＥＴの大きなゲート容量をチャージアップさせるのに必要な電流と、かかるスイッチＭＯＳＦＥＴのソース−ドレイン経路を通して上記内部電源線の寄生容量をチャージアップさせる電流からなり、上記のようなＣＭＯＳ回路規模の増大に伴って増大してしまう。また、サブスレッショルドリーク電流を低減させる方法をダイナミック型ＲＡＭに適用することを検討した。この場合、ダイナミック型ＲＡＭの動作速度を犠牲にしないで、しかも効果的に上記サブスレッショルドリーク電流を低減させるためには種々の解決しなければならないことが判った。

ダイナミック型ＲＡＭがスタンバイ状態のときに、サブスレッショルドリーク電流を低減させるために内部電源スイッチＭＯＳＦＥＴをオフ状態にしておいて、メモリアクセスに際して上記スイッチＭＯＳＦＥＴをオン状態にすると、かかるＭＯＳＦＥＴをオフ状態からオン状態にさせるための制御信号を立ち上げるとき、及びＭＯＳＦＥＴのオン状態により上記内部回路の電源ノードをチャージアップさせるときに上記パルス状の大きな電流が流れてしまう。このようなパルス状の電流は、ダイナミック型ＲＡＭのピーク電流値を増大させ、システム搭載時には電源装置の電流容量を上記ピーク値に対応した大きなものとしなければならなくなる。そもそも、上記のように素子微細化に伴う半導体集積回路装置の回路機能や回路規模の増大と低電源電圧化は、主として携帯用電子機器等のシステムの小型化に向かっており、必然的に電源として電池を電源に用いることが期待されるものである。しかしながら、上記のようなピーク電流の増大は、かかる小型化が要求されるシステムの電源装置からみると大きな問題になる。そして、半導体集積回路装置としても上記のようなピーク電流の発生に伴い、電源線に大きなノイズが発生するものとなり動作マージンを悪化させてしまう。

この発明の目的は、動作マージンを確保しつつ、低消費電力化を実現した半導体集積回路装置の回路接続検証方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、内部回路を構成するＣＭＯＳ回路のうち、非動作状態のときに出力信号レベルがロウレベルの第１の回路は、外部端子から供給される電源電圧が伝えられる電源線に対応した第１の内部電源線と外部端子から供給される接地電位が伝えられる接地線に接続し、出力信号がハイレベルの第２の回路は、上記電源線と上記に対応した第２の内部電源線に接続し、コンピュータシミュレータにて上記第１及び第２の内部電源線にはそれぞれ電源線及び接地線とは異なる電位を設定し、各回路の出力ノードの電位を算出させ、かかる出力ノードの電位が上記第１及び第２の内部電源線の電位に対応したものであることを検出してそのノード情報を誤接続箇所として出力させる。

ＣＭＯＳ回路からなる内部回路のうち、非動作状態のときに出力信号レベルがロウレベルの第１の回路は、外部端子から供給される電源電圧が伝えられる電源線に対応した第１の内部電源線と外部端子から供給される接地電位が伝えられる接地線に接続され、出力信号がハイレベルの第２の回路は、上記電源線と上記に対応した第２の内部電源線に接続されてなる半導体集積回路装置において、コンピュータシミュレータにて上記第１及び第２の内部電源線にはそれぞれ電源線及び接地線とは異なる電位を設定し、各回路の出力ノードの電位を算出させ、かかる出力ノードの電位が上記第１及び第２の内部電源線の電位に対応したものであることを検出してそのノード情報を出力させることにより、誤接続箇所を簡単に見つけ出すことができる。

図１と図２には、この発明が適用されたダイナミック型ＲＡＭの一実施例のブロック図が示されている。図１には、主として入力部と、Ｘ系回路とアレーブロックが示され、図２にはＹ系及び書き込み回路と出力バッファが示されている。同図においては、この発明の理解を容易にするために、通常の回路ブロックのように信号の伝達経路に忠実に対応されてはおらず、主に各回路ブロックに対する動作電圧の供給の観点から描かれている。

この実施例のダイナミック型ＲＡＭは、大きく入力部と出力バッファ等の出力（回路）部のように外部との関係等で常に電源供給状態にする回路と、それ以外の内部回路に分けられる。それ故、上記入力部を構成する各回路と、出力バッファに代表されるような出力回路及び内部回路のうち記憶動作を必要とする回路は、外部端子から供給される電源電圧が伝えられる電源線（以下、主電源線又はメイン電源線ということもある）ＶＣＣと接地電位が伝えられる接地線（以下、主接地線又はメイングランド線ということもある）ＶＳＳに接続されている。

これに対して、内部回路は前記サブスレッショルドリーク電流を低減させるために、ＣＭＯＳ回路のうちメモリが非動作状態、言い換えるならば、スタンバイ状態のときにロウレベルの出力信号を形成するものは、電源電圧側がサブ電源線又はサブ電圧配線（第１の内部電源線）に接続され、ハイレベルの出力信号を形成するものは接地側がサブグランド線（第２の内部電源線）に接続される。

この実施例では、実質的な動作速度を犠牲にすることなく、上記のような内部電源線に対する電圧供給時のピーク電流の低減を行うという目的のために、内部回路は、大きくＸ系回路とＹ系回路に分けられる。この理由は、それぞれの動作タイミングが異なることを利用するものである。そして、Ｘ系回路は、特に制限されないが、より効果的にピーク電流を低減させるという目的のために、さらにワード線の選択信号を形成するＸ系回路と、アレーブロックに設けられてワード線の選択信号を形成する部分（回路部）との２つに分けられる。

上記のような内部ブロックの分割に対応して、サブ電源線はＶＣＴＸ，ＶＣＴＡ及びＶＣＴＹのように分けられ、サブグランド線はＶＳＴＸ，ＶＳＴＡ及びＶＳＴＹのように分けられる。上記サブ電源線はＶＣＴＸ，ＶＣＴＡと電源線ＶＣＣとの間には、特に制限されないが、よりいっそう上記ピーク電流を低減させるという目的のために、複数のＰチャンネル型のスイッチＭＯＳＦＥＴＱＰ１，ＱＰ２及びＱＰ３，ＱＰ４がそれぞれに並列形態に設けられる。上記サブグランド線ＶＳＴＸ，ＶＳＴＡと接地線（第１メイン電圧配線）ＶＳＳとの間には、特に制限されないが、複数のＮチャンネル型のスイッチＭＯＳＦＥＴＱＮ１，ＱＰＮ及びＱＮ３，ＱＮ４がそれぞれに並列形態に設けられる。

これらの２分割されたＰチャンネル型とＮチャンネル型のスイッチＭＯＳＦＥＴは、それぞれに制御信号φＸＢ、φＸ及びφＡＢ、φＡが供給される。これらの制御信号φＸＢ、φＸとφＡＢ、φＡとは、発生タイミングにずれが設けられており、それぞれの動作シーケンスに対応して制御信号φＸＢ、φＸが相対的に早いタイミングで発生され、制御信号φＡＢ、φＡが相対的に遅いタイミングで発生される。これにより、Ｘ系回路とアレーブロックとは、スイッチＭＯＳＦＥＴのオン状態のタイミングがずれているので、全回路を一斉に活性化するものに比べて上記スイッチＭＯＳＦＥＴのオン状態のときに流れる電流が時間的に分散される結果、ピーク電流の電流値が小さくできる。

上記制御信号φＸＢは、上記Ｘ系回路に対応したサブ電源線ＶＣＴＸと電源線（第２メイン電圧配線）ＶＣＣとの間に設けられて並列形態にされたＰチャンネル型のスイッチＭＯＳＦＥＴＱＰ１，ＱＰ２のゲートに共通に供給されるのではなく、入力側に対応されたＭＯＳＦＥＴＱＰ１には上記制御信号φＸＢが供給され、出力側に対応されたＭＯＳＦＥＴＱＰ２には遅延回路（制御回路）１７ａを通した遅延信号が供給される。同図では、２つのスイッチＭＯＳＦＥＴＱＰ１とＱＰ２が代表として例示的に示されているが、Ｘ系回路は、Ｘプリデコーダ６、マット選択回路７、冗長のアドレス比較を行うＸアドレスコンパレータ８やマットコントロール回路９等を構成する多段の論理回路から構成される。

これらの論理回路に動作電圧を供給するサブ電源線ＶＣＴＸは、それが形成される回路エリアに沿って延長される。そのため、上記スイッチＭＯＳＦＥＴＱＰ１，ＱＰ２は、上記サブ電源線ＶＣＴＸと電源線ＶＣＣとの間に、多数のＭＯＳＦＥＴが並列形態にされて構成され、その合成コンダクタンスによって所望の電流供給能力を持つようにされる。言い換えるならば、１つのスイッチＭＯＳＦＥＴは、上記Ｘ系回路の動作に必要な電流供給能力が複数個に分担されて実現できるよう比較的小さなサイズにより構成される。

上記制御信号φＸも、上記同様に上記Ｘ系回路に対応したサブグランド線ＶＳＴＸと接地線ＶＳＳとの間に設けられて並列形態にされたＮチャンネル型のスイッチＭＯＳＦＥＴＱＮ１，ＱＮ２のゲートに共通に供給されるのではくなく、入力側に対応されたＭＯＳＦＥＴＱＮ１には上記制御信号φＸが供給され、出力側に対応されたＭＯＳＦＥＴＱＮ２には遅延回路１７ｃを通した遅延信号が供給される。上記スイッチＭＯＳＦＥＴＱＮ１，ＱＮ２も、上記ＭＯＳＦＥＴＱＰ１，ＱＰ２と同様に、上記サブグランド線ＶＳＴＸと接地線ＶＳＳとの間に、多数のＭＯＳＦＥＴが並列形態にされて構成され、その合成コンダクタンスによって所望の電流能力を持つようにされる。

このようなスイッチＭＯＳＦＥＴの分割は、次のような利点をもたらす。１つは、スイッチＭＯＳＦＥＴが上記のように電源線ＶＣＣとサブ電源線ＶＣＴＸとの間及びサブグランド線ＶＳＴＸと接地線ＶＳＳの間にそれぞれ分散されて形成されることから、そのレイアウト上の自由度を大きくできる。つまり、上記両配線間の空き部分に適宜に比較的小さなスイッチＭＯＳＦＥＴを設けることより実現できることである。そして、これらのＭＯＳＦＥＴをドミノ倒しのように時間差を以て順次に動作させることにより、遅延回路７ａや７ｃを構成する比較的小さなインバータ回路により直接に駆動でき、スイッチＭＯＳＦＥＴのゲートに供給される駆動電流が分散されてピーク電流を抑えるように作用する。

同様に、スイッチＭＯＳＦＥＴは、そのサイズが小さくされておりオン状態にされたときに流れる電流値も比較的小さくされて、上記ドミノ倒しのように時間差を以て順次にオン状態にされることによりＸ系回路の内部回路に流れる電流も時間的に分散されてピーク電流を抑制するようにできるからである。上記時間差を持たせて動作させるスイッチＭＯＳＦＥＴの順序は、信号の伝達方式に沿って決めるようにすることにより、後述するように少ない電流により効率よく信号伝達を行うようにすることができる。

アレーブロックに対応して設けられるサブ電源線ＶＣＴＡと電源線ＶＣＣとの間に設けられるＰチャンネル型のスイッチＭＯＳＦＥＴＱＰ３，ＱＰ４と、サブグランド線ＶＳＴＡと接地線ＶＳＳとの間に設けられるＮチャンネル型のスイッチＭＯＳＦＥＴＱＮ３，ＱＮ４も上記同様な構成にされて、遅れて発生される制御信号φＡＢとφＡ及び遅延回路１７ｂと１７ｄで形成された遅延信号によりドミノ倒しのよう順次にスイッチ制御される。

アレーブロックは、Ｘデコーダ１２、メモリアレー１５、ワードドライバ１３、センスアンプ１４から構成される。メモリアレー１５とＸデコーダ及びセンスアンプ１４からなる組み合わせで１つのメモリマットが構成されて、全体では複数のメモリマットが設けられる。それ故、マットコントロール回路で選択されたメモリマットに対応したＸデコーダ１５が活性化されて、それに対応したメモリアレー１５のワード線の選択動作を行い、ワード線の選択動作によりビット線に読み出された記憶情報がセンスアンプ１４に増幅される。

この実施例では、センスアンプの増幅動作に必要な比較的大きな電流を確保するために、センスアンプの動作信号を形成するコモンソーススイッチ回路１６は、前記のようなサブ電源線ＶＣＴＡやサブグランド線ＶＳＴＡには接続されず、電源線ＶＣＣと接地線ＶＳＳに直接接続される。このことは、大きな出力電流を流す必要のある出力バッファにおいても同様である。

Ｙ系及び書き込み回路に対応してサブ電源線ＶＣＴＹとサブグランド線ＶＳＴＹが設けられ、かかるサブ電源線ＶＣＴＹと電源線ＶＣＣとの間には、特に制限されないが、１つのＰチャンネル型のスイッチＭＯＳＦＥＴＱＰ５が設けられ、サブグランド線ＶＳＴＹと接地線ＶＳＳとの間にも、特に制限されないが、１つのＮチャンネル型のスイッチＭＯＳＦＥＴＱＮ５が設けられる。これらのスイッチＭＯＳＦＥＴＱＰ５とＱＮ５は、それぞれ１つでＹ系及び書き込み回路の動作に必要な電流を流すよう、比較的大きなサイズにされる。

ただし、その駆動のためのピーク電流及びそれがオン状態になったときのピーク電流を抑えるために、制御信号φＹＢとφＹは、立ち上がりが緩やかになるように設定される。もっもと簡単な方法は、上記比較的大きなサイズにされるスイッチＭＯＳＦＥＴＱＰ５とＱＮ５のゲート容量との時定数が大きくなるような小さなコンダクタンスしか持たないインバータ回路等の駆動回路で上記制御信号φＹＢとφＹを形成するものである。

このような構成を採ることにより、ＭＯＳＦＥＴＱＰ５とＱＮ５のゲートに供給されるゲート電圧を変化させるのに必要な電流が小さくなり、かつ各ＭＯＳＦＥＴＱＰ５とＱＮ５が緩やかにオン状態になるためにサブ電源線ＶＣＴＹ及びサブグランド線ＶＳＴＹに供給される電流のピーク値を抑えることができる。このようにＹ系の回路に適用した場合、ロウアドレスストローブ信号ＲＡＳＢがロウレベルにされてメモリアクセスが開始されてから、それが動作するまでの間に比較的長い時間が存在するので、電源スイッチＭＯＳＦＥＴを電流供給能力の小さなインバータ回路で駆動する等のように簡単な構成で所望の時間経過後に上記動作に必要な電流供給能力を持つよう設定できる。

Ｙ系及び書き込み回路において、アドレス信号変化検出回路ＡＴＤは、Ｙアドレス信号の変化を検出し、イコライジング信号発生回路２６とメインアンプコントール回路を起動させて、メインアンプの入力ノードのイコライズと増幅動作の制御を行う。これらの回路ブロックＹＢ１は、動作の安定化のために上記のようなサブ電源線ＶＣＴＹやサブグランド線ＶＳＴＹには接続されず、電源線ＶＣＣと接地線ＶＳＳに直接接続される。

Ｙ系及び書き込み回路の他の回路ブロックは、上記サブ電源線ＶＣＴＹとサブグランド線ＶＳＴＹに接続される。これらの回路のうち、２８はＹプリデコーダであり、３３はＹデコーダであり、２９は冗長アドレス比較を行うＹアドレスコンパレータであり、３０はメインアンプであり、３１はライトバッファコントロール回路であり、３２はライトバッファであり、３４はベンダテスト回路であり、３５は出力バッファコントロール回路である。

外部端子から入力される入力信号を受ける入力（回路）部は、外部端子からの入力信号に対する応答性を確保するために、上記電源線ＶＣＣと接地線ＶＳＳにより定常的に動作電圧が与えられる。また、出力信号を形成する出力バッファは、出力信号の安定的に出力させるために、上記同様に電源線ＶＣＣと接地線ＶＳＳにより定常的に動作電圧が与えられる。

入力部は、Ｘ系としてＲＡＳ入力バッファ１、かかる入力バッファ１の出力信号を受けてＲＡＳ系のクロック信号を形成するクロック発生回路２、アドレス信号を受けるアドレスバッファ３、かかるアドレス信号を上記ＲＡＳ系のクロック信号Ｒ１Ｂにより取り込むＸアドレスラッチ回路４と、リフレッシュ動作のためのアドレス信号を形成するＣＢＲカウンタ５が設けられる。

Ｙ系として、ＣＡＳ入力バッファ１８、かかる入力バッファ１８の出力信号を受けてＣＡＳ系のクロック信号を形成するクロック発生回路１９、上記アドレスバッファ３を通して入力されたＹアドレス信号を上記ＣＡＳ系のクロック信号により取り込むＹアドレスラッチ回路２０が設けられる。この他、入力部には、出力イネーブル入力バッファ２２、ライトイネーブル入力バッファ２４及びデータ入力バッファ２４が設けられる。

図３には、Ｘ系のアドレス入力部の一実施例の回路図が示されている。アドレス信号ＩＡＹａは、前記図１のカウンタ５により形成されたリフレッシュアドレス信号であり、アドレス信号ＲＡａＢは、外部端子から供給されたＸ系のアドレス信号である。これら２つのアドレス信号は、対応するものがクロックドインバータ回路ＣＮ１とＣＮ２の入力に供給される。リフレッシュ制御信号ＩＲＦは、リフレッシュ動作のときにハイレベルにされて、上記クロックドインバータ回路ＣＮ１を動作状態にし、クロックドインバータ回路ＣＮ２を出力ハイインピーダンス状態にして、上記リフレッシュアドレス信号ＩＡＹａを取り込む。上記リフレッシュ信号ＩＲＦがロウレベルのときには、クロックドインバータ回路ＣＮ１が出力ハイインピーダンス状態にされ、クロックドインバータ回路ＣＮ２が動作状態にされて、上記外部端子から供給されたロウ系のアドレス信号ＲＡａＢを取り込む。

上記２つのクロックドインバータ回路ＣＮ１とＣＮ２の出力は共通化され、インバータ回路を通してスルーラッチ回路に伝えられる。スルーラッチ回路は、入力用のクロックドインバータ回路ＣＮ３と、インバータ回路ＩＶ３及び帰還用のクロックドインバータ回路ＣＮ４から構成される。タイミング信号ＸＡＥ０は、ロウ系のタイミング信号であり、上記スルーラッチ回路にラッチ動作を行わせるものである。つまり、タイミング信号ＸＡＥ０のロウレベルにより、入力用のクロックドインバータ回路ＣＮ３が動作状態にされ、帰還用のクロックドインバータ回路ＣＮ４が出力ハイインピーダンス状態にされているため、外部端子から入力されたアドレス信号ＲＡａｂ又はリフレッシュ用アドレス信号ＩＡＹａが上記入力用のクロックドインバータ回路ＣＮ３を通して取り込まれる。

上記タイミング信号ＸＡＥ０がロウレベルからハイレベルにされと、入力用のクロックドインバータ回路ＣＮ３が出力ハイインピーダンス状態にされ、代わって帰還用のクロックドインバータ回路ＣＮ４が動作状態にされるので、上記インバータ回路ＩＶ３の出力信号が入力側に帰還されて、上記取り込まれたアドレス信号をラッチするものとなる。上記スルーラッチ回路の出力信号は、ノアゲート回路とインバータ回路とを通して相補の内部アドレス信号ＢＸａＢとＢＸａＴとして出力される。上記ノアゲート回路は、上記タイミング信号ＸＡＥ０がハイレベルの期間、ゲートを開いてラッチされたアドレス信号に対応した相補の内部アドレス信号ＢＸａＢとＢＸａＴを出力する。逆の見かたをすると、タイミング信号ＸＡＥ０がロウレベルにされるスタンバイ状態では、内部アドレス信号ＢＸａＢとＢＸａＴは、共にハイレベルに固定されて、以降の論理段の各信号が前のメモリアクセスに無関係に所定の信号レベルに固定されることを意味する。

図４には、上記内部アドレス信号を受けるプリデコーダの一実施例の回路図が示されている。上記のようなアドレス入力部から取り込まれた相補の内部アドレス信号ＢＸ２Ｂｉ，ＢＸ２Ｔｉ〜ＢＸ４Ｂｉ，ＢＸ４Ｔｉは、特に制限されないが、テスト用の制御信号ＴＡＳＷＴＤによりゲートが制御されるナンドゲート回路を通して取り込まれる。これら３ビットからなる相補の内部アドレス信号ＢＸ２Ｂｉ，ＢＸ２Ｔｉ〜ＢＸ４Ｂｉ，ＢＸ４Ｔｉの組み合わせにより、ナンドゲート回路により８通りのプリデコード出力ＡＸ２０Ｂｉ〜ＡＸ２７Ｂｉが形成される。

上記プリデコード出力は、出力バッファとしての縦列接続された２つのインバータ回路を通して出力される。上記の各信号において、Ｔは非反転（トルー）を表し、Ｂは反転（バー）を表している。上記テスト用の制御信号ＴＡＳＷＴＤは、この発明に直接関係が無いので説明を省略するが、それがハイレベルにされるとナンドゲート回路のゲートを閉じて、上記プリデコーダを構成する各ナンドゲート回路に入力される入力信号をアドレス信号ＢＸ２Ｂｉ，ＢＸ２Ｔｉ〜ＢＸ４Ｂｉ，ＢＸ４Ｔｉに無関係に全てをハイレベルにする。

ダイナミック型ＲＡＭがスタンバイ状態のときには、上記のように全ての内部アドレス信号ＢＸａＢとＢＸａＴが共にハイレベルに固定されるので、上記入力部のナンドゲート回路の出力信号はロウレベルにされる。デコーダを構成するナンドゲート回路は、入力信号がロウレベルにされるので、出力信号をハイレベルに固定する。そして、出力用の２つのＣＭＯＳインバータ回路は、前段の入力にハイレベルが供給されるので、出力信号をロウレベルにし、後段の回路は出力信号をハイレベルにする。

このように内部の論理段は、非動作状態において上記のように各段の信号レベルが固定化されるので、前記のようなサブスレッショルドリーク電流を低減させるために、信号伝達方向に従って順に、第１段目のナンドゲート回路は、ロウレベルの出力信号を形成するために接地線ＶＳＳに接続されるが、電源側はサブ電源線ＶＣＴＸに接続される。このサブ電源線ＶＣＴＸは、非動作状態には電源線ＶＣＣとの接続を行う前記図１のようなＰチャンネル型ＭＯＳＦＥＴＱＰ１，ＱＰ２等がオフ状態にされるので、かかるナンドゲート回路を構成するオフ状態のＰチャンネル型ＭＯＳＦＥＴに流れるサブスレッショルドリーク電流を低減させるように作用する。

後述するように、上記論理段を構成するＣＭＯＳ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとは、高速動作とするためにしきい電圧が小さくされているのに対して、上記電源スイッチを構成するスイッチＭＯＳＦＥＴＱＰ１，ＱＰ２等は相対的にしきい電圧が大きく設定されて、それがオフ状態のときのサブスレッショルドリーク電流が実質的に流れなくなるようにされている。

第２段目のナンドゲート回路は、上記第１段目のナンドゲート回路の出力から伝えられるロウレベルの入力信号に対応してハイレベルの出力信号を形成するために電源線ＶＣＣに接続されるが、接地側はサブグランド線ＶＳＴＸに接続される。このサブグランド線ＶＳＴＸは、非動作状態には接地線ＶＳＳとの接続を行う前記図１のようなＮチャンネル型ＭＯＳＦＥＴＱＮ１，ＱＮ２等がオフ状態にされるので、かかるナンドゲート回路を構成するオフ状態のＮチャンネル型ＭＯＳＦＥＴに流れるサブスレッショルドリーク電流を低減させるように作用する。上記同様に電源スイッチを構成するスイッチＭＯＳＦＥＴＱＮ１，ＱＮ２等は相対的にしきい電圧が大きく設定されて、それがオフ状態のときのサブスレッショルドリーク電流が実質的に流れなくなるようにされている。

以下、第３段目のＣＭＯＳインバータ回路は、上記第１段目のナンドゲート回路と同様にＶＣＴＸとＶＳＳで動作させられ、第４段目のＣＭＯＳインバータ回路は、上記第２段目のナンドゲート回路と同様にＶＣＣとＶＳＴＸにより動作させられることにより、非動作状態でのサブスレッショルドリーク電流を低減させられる。

図５には、上記Ｘデコーダとそれに設けられるラッチ回路及びワードドライバの一実施例の具体的回路図が示されている。特に制限されないが、ＡＸ２０〜２７は、３ビットからなるアドレス信号Ａ２〜Ａ４を上記のようなプリデコーダによりプリデコードして形成された信号であり、ＡＸ５０〜５７は、３ビットからなるアドレス信号Ａ５〜Ａ７を上記と類似のプリデコーダによりプリデコードして形成された信号である。上記プリデコード信号ＡＸ２０〜Ａ２７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ３と、上記プリデコード信号ＡＸ５０〜５７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ４とが直接形態に接続されて上記Ｘデコーダが構成され、選択タイミング信号ＸＤＧＢが供給される。

このＸデコーダは、ダイナミック型論理回路から構成され、プリチャージ信号ＸＤＰによりスイッチ制御されるＰチャンネル型のプリチャージＭＯＳＦＥＴＱ１と、論理ブロックを構成する上記ＭＯＳＦＥＴＱ３とＱ４が直列形態に接続されて構成される。つまり、上記プリチャージＭＯＳＦＥＴＱ１によりハイレベルにプリチャージされたノードが、上記ＭＯＳＦＥＴＱ２とＱ３及びＱ４を通してタイミング信号ＸＤＧＢのロウレベルによりディスチャージされるか否かで選択／非選択のデコード信号が形成される。

ラッチ回路は、インバータ回路ＩＶ１と、その入力と電源端子ＶＣＣとの間に設けられ、上記インバータ回路ＩＶ１の出力信号ＸＤＧＥにより制御されるＰチャンネル型ＭＯＳＦＥＴＱ２により構成される。上記ＭＯＳＦＥＴＱ２は、ロウレベルの非選択レベルに応答して正帰還回路を構成するものであり、ＭＯＳＦＥＴＱ３やＱ４がオフ状態にされたとき、かかるノードのレベルがリーク電流により反転してしまい、非選択ワード線が選択されてしまうことを防ぐ。

上記インバータ回路ＩＶ１の出力信号ＸＤＧＥは、特に制限されないが、４本のワード線ＷＬ０〜ＷＬ３に対応された選択信号である。このような４つのワード線ＷＬ０〜ＷＬ３の中から、下位ビットのアドレス信号Ａ０とＡ１をデコードし、それに選択タイミング信号を加えた４通りのワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢにより指定された１つのワード線が選択される。

つまり、上記ラッチ回路の出力信号ＸＤＧＥがハイレベルの選択レベルであるときＭＯＳＦＥＴＱ５がオン状態となっており、上記１つのワード線選択タイミング信号Ｘ３ＭＢがハイレベルからロウレベルに変化すると、昇圧電圧ＶＣＨで動作するＰチャンネル型ＭＯＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦＥＴＱ７からなるワードドライバにロウレベルの入力信号が供給され、その出力端子に接続されたワード線ＷＬ３をロウレベルから昇圧電圧ＶＣＨに対応したハイレベルに立ち上げる。

上記ラッチ回路の出力信号ＸＤＧＥがハイレベルの選択レベルであるときＭＯＳＦＥＴＱ５とともに、他のＭＯＳＦＥＴもオン状態になっているが、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ２ＭＢがハイレベルのままとなっており、ワードドライバのＮチャンネル型ＭＯＳＦＥＴがオン状態になってワード線ＷＬ０〜ＷＬ２をロウレベルの非選択状態のままにする。Ｐチャンネル型ＭＯＳＦＥＴＱ８は、非選択レベルのラッチ用のＭＯＳＦＥＴであり、ワード線ＷＬ３が非選択のロウレベルのときにオン状態になって、上記ワードドライバの入力端子を昇圧電圧ＶＣＨにしてＰチャンネル型ＭＯＳＦＥＴＱ６をオフ状態にさせる。Ｐチャンネル型ＭＯＳＦＥＴＱ９は、プリチャージＭＯＳＦＥＴであり、プリチャージ信号ＷＰＨのロウレベルによりオン状態になってワードドライバの入力端子をＶＣＨにプリチャージさせる。

上記ラッチ回路の出力信号ＸＤＧＥがロウレベルの非選択レベルであるときＭＯＳＦＥＴＱ５を代表とするＭＯＳＦＥＴがオフ状態になっている。したがって、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢのいずれか１つがハイレベルからロウレベルに変化しても、それに応答せず上記プリチャージレベルに対応したワード線ＷＬ０〜ＷＬ３のロウレベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ８がオン状態になって、ワードドライバの入力端子にＶＣＨに対応したハイレベルを帰還させるというラッチがかかり、ワード線ＷＬ０〜ＷＬ３等の非選択状態が維持される。

この実施例回路のように、ワード線の選択レベルに対応した昇圧電圧ＶＣＨで動作するＭＯＳＦＥＴＱ６〜Ｑ９等のようなワードドライバは、それに入力される信号振幅が大きくされるから、しきい電圧が電源スイッチＭＯＳＦＥＴＱＰ１やＱＮ１等のように比較的大きくされる。そのため、オフ状態でのサブスレッショルドリーク電流を実質的に無くすことができるから、ワード線の選択／非選択レベルを安定化させる意味でも、接地線ＶＳＳに直接接続される。ただし、インバータ回路ＩＶ１は、信号振幅が前記プリデコーダと同様に小さく、非選択時にはプリチャージ信号ＸＤＰより入力信号がハイレベルに固定され、ロウレベルの出力を形成すればよいから、接地線ＶＳＳとサブ電源線ＶＣＴＡに接続されるようにしてもよい。

冗長ワード線ＲＷＬ０にも、上記同様なワードドライバ、ラッチ用ＭＯＳＦＥＴ及びプリチャージＭＯＳＦＥＴが設けられる。この冗長ワード線ＲＷＬ０は、上記タイミング信号ＸＤＧＢと、図示しない不良アドレス記憶用のヒューズ回路と、不良アドレスと入力されたＸアドレスとの比較を行うアドレス比較回路からなる冗長回路により形成された冗長ワード線選択信号ＸＲ０Ｂに同期して選択される。このとき、不良アドレスの比較一致信号により、正規回路であるプリデコーダＡＸ２０〜２７及びＡＸ５０〜５７又はワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢが非選択レベルにされので、不良ワード線に対する選択動作は行われない。

特に制限されないが、この実施例のメモリアレーは、後述するように複数のメモリマットに分割される。メモリマットＭＡＴの両側には、センスアンプＳＡ、プリチャージ回路ＰＣ及び入出力線が設けられる。特に制限されないが、上記ワード線ＷＬ０〜ＷＬ３等と直交するように配置される相補ビット線のピッチと、センスアンプやプリチャージ回路のピッチを合わせるために、奇数番目の相補ビット線と偶数番目の相補ビット線に対応されたセンスアンプが左右に振り分けられる。このようなセンスアンプＳＡの配置により、相補ビット線の２倍のピッチに１つのセンスアンプを配置できる。

この実施例では、特に制限されないが、センスアンプはシェアードセンスアンプ方式とされ、信号ＳＨＬとＳＨＲは、シェアード選択信号である。同図では、一見すると左右が逆になっているが、センスアンプＳＡを中心にみると、右側のセンスアンプＳＡからみると同図のメモリマットは左側に配置されるので、ＳＨＬのような選択信号が供給され、左側のセンスアンプＳＡからみると同図のメモリマットは右側に配置されるので、ＳＨＲのような選択信号が供給される。

図６には、マットコントロール回路の一実施例の回路図が示されている。上位のアドレス信号を解読してマット選択信号ＭＳ０００、ＭＳ００１及びＭＳ００２等が形成される。図４に示されたメモリマットＭＡＴは、ＭＳ００１により選択される。このマット選択信号ＭＳ００１は、２つの縦列形態のインバータ回路を介して４個のナンドゲート回路に供給される。これら４個のナンドゲート回路には、それぞれ上記アドレス信号Ａ０とＡ１を解読して形成されたデコード信号と、ワード線選択タイミング信号とを組み合わせたタイミング信号ｘ０〜ｘ３がインバータ回路を介して供給される。これにより、各ナンドゲート回路の出力から上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ａ３ＭＢが形成される。このことは、上記プリデコード信号ＡＸ２０〜２７、ＡＸ５０〜５７及び上記タイミング信号ｘ０〜ｘ３を、上記複数のメモリマットに対して共通に用いるようにすることを意味している。

Ｘ系のタイミング信号Ｒ１とＲ２に、上記マット選択信号ＭＳ００１とを組み合わせることにより、上記プリチャージ信号ＸＤＰ、ＷＰＨ及びロウデコーダの動作タイミング信号ＸＤＧＢが形成される。上記プリチャージ信号ＷＰＨは、上記のような昇圧電圧ＶＣＨにより動作させられるＰチャンネル型ＭＯＳＦＥＴのゲートに供給される信号であるので、レベル変換回路によりレベル変換されて昇圧電圧ＶＣＨで動作するインバータ回路を介して出力される。電源電圧ＶＣＣのような信号振幅を持つマット選択信号ＭＳ０００とＭＳ００２をレベル変換回路により上記昇圧電圧ＶＣＨに対応した信号振幅にレベル変換して、上記シェアード選択信号ＳＨＲとＳＨＬが形成される。

このマットコントロール回路においても、前記のように非動作時には入力信号Ｒ１，Ｒ２やＭＳ００１〜ＭＳ００２等がロウレベルに固定され、ハイレベルの出力信号を形成するものであるため、前記同様に電源線ＶＣＣとサブグランド線ＶＣＴＸにより動作させられる。このような入力信号を基準にして、第２段目のＣＭＯＳインバータ回路は、逆にハイレベルの入力信号を受けてロウレベルの出力信号を形成するものであるため、サブ電源線ＶＣＴＸと接地線ＶＳＳに接続される。以下、同様に第３段目のナンドゲート回路は、電源線ＶＣＣとサブグランド線ＶＣＴＸにより動作させられる。信号ｘ０〜ｘ３は、非動作時にはハイレベルに固定されるので、それに応じて上記手法に従ってＶＣＴＸとＶＳＳで動作され、その出力信号を受けるナンドゲート回路はＶＣＣとＶＳＴＸで動作させられる。

図７には、図１と図２に示されたダイナミック型ＲＡＭの動作の一例を説明するタイミング図が示されている。ロウアドレスストローブ信号ＲＡＳＢがハイレベルからロウレベルに変化してメモリアクセスが開始される。ＲＡＳ入力バッファ１の出力信号Ｒ０Ｂがハイレベルからロウレベルに変化すると、これを受けてＲＡＳクロック発生回路２が、代表的なロウ系のタイミング信号Ｒ１Ｂをハイレベルからロウレベルに変化させる。タイミング信号Ｒ１Ｂのロウレベルの変化により、アドレスバッファ３から入力されたアドレス信号ＡｉがＸアドレス信号としてＸアドレスラッチ回路４に取り込まれる。

上記タイミング信号Ｒ０Ｂのロウレベルにより、電源スイッチの制御信号φＸがロウレベルからハイレベルに、φＸＢがハイレベルからロウレベルに変化する。これにより、サブ電源線ＶＣＴＸにはスイッチＭＯＳＦＥＴＱＰ１のオン状態により電源電圧ＶＣＣの供給が開始され、サブグランド線ＶＳＴＸにはスイッチＭＯＳＦＥＴＱＮ１がオン状態にされて接地電位ＶＳＳの供給が開始される。つまり、上記ＲＡＳクロック発生回路２、Ｘアドレスラッチ回路４の動作と同時並行的にサブ電源線ＶＣＴＸとサブグランド線ＶＳＴＸに対する電圧供給動作が行われる。

したがって、Ｘアドレスラッチ回路４のラッチ動作に対応して内部アドレス信号Ｘ０が発生された時点では、プリデコーダ６、マットセレクト回路７及びＸアドレスコンパレータ８の各回路は、少なくともその入力段論理回路では上記スイッチＭＯＳＦＥＴＱＰ１のオン状態による電源電圧ＶＣＣと、サブグランド線ＶＳＴＸにはスイッチＭＯＳＦＥＴＱＮ１がオン状態による接地電位ＶＳＳがほぼ供給されており、実質的な動作が阻害されることなく、それに応答した信号を形成する。これらプリデコーダ６、マットセレクト回路７における論理段での信号伝達に対応して、あたかもドミノ倒しのようにその信号伝達方向に順次に動作するスイッチＭＯＳＦＥＴにより、上記サブ電源線ＶＣＴＸとサブグランド線ＶＳＴＸには順次に動作に必要な電位が与えられて、プリデコード信号Ｘ１，Ｘ２及びマット選択信号Ｘ３が形成される。

制御信号φＸとφＸＢに遅れて制御信号φＡとφＡＢがそれぞれハイレベルとロウレベルに変化させられ、アレーブロックのサブ電源線ＶＣＴＡとサブグランド線ＶＳＴＡに、それぞれ電源電圧ＶＣＣと接地電位ＶＳＳの供給を開始する。上記のようなＸ系回路で形成されたプリデコード信号Ｘ１、マットコントロール回路９の出力信号Ｘ４が出力されるタイミングでは、時間的な余裕があるためにアレーブロックのサブ電源線ＶＣＴＡとサブグランド線ＶＳＴＡはそれぞれ所望の電位にされている。

これにより、アレーブロックでは、Ｘデコーダ１２により形成された選択信号Ｘ５に対応して１つのワード線ＷＯＲＤがロウレベルからハイレベルに立ち上げられる。以後、センスアンプの活性化信号Ｓ０のロウレベルへの変化によりコモンソーススイッチ１６がオン状態となり、センスアンプのコモンソースＳＰとＳＮをそれぞれハイレベルとロウレベルに変化させて、メモリアレーの相補ビット線に読み出されて微小信号の増幅動作が開始される。

カラムアドレスストローブ信号ＣＡＳＢハイレベルからロウレベルに変化してＹ系のアドレス信号の取り込みが行われる。つまり、ＣＡＳ入力バッファ１８の出力信号がハイレベルからロウレベルに変化すると、これを受けてＣＡＳクロック発生回路１９が、アドレス取り込み用のタイミング信号を発生させてアドレスバッファ３から入力されたアドレス信号ＡｉをＹアドレス信号としてＹアドレスラッチ回路２０に取り込まれせる。

上記Ｙアドレスラッチ回路に取り込まれたアドレス信号Ｙ１は、プリデコーダ２８とＹアドレスコンパレータ２９に供給され、Ｙ０はアドレス変化検出回路２５に供給され、アドレス変化検出信号Ｃ０を発生させる。この信号Ｃ０を受けてイコライジングパルス発生回路２６はイコライズパルスＣ１を発生して、メインアンプ３０の入力端子に供給される入力信号のイコライズを行わせる。上記信号Ｃ０と、ＣＡＳクロック発生回路からのタイミング信号を受けてメインアンプコントーロル回路２７は、メインアンプコントロール信号Ｃ２を発生させる。

プリデコード信号Ｙ２を受けて、Ｙデコーダ３３はＹ選択信号を発生させるので、メインアンプ３０の入力端子には読み出し信号Ｄ０が伝えられ、その増幅信号Ｄ１がデータセレクタを通して出力バッファ３７の入力信号Ｄ２として伝えられる。出力バッファ３７は、データ出力バッファコントロール回路３６からのタイミング信号Ｃ３により活性化されて、出力データＤＡＴＡを送出する。

書き込みモードのときには、ライトクロック発生回路２１によりライトイネーブル入力バッファ２３の出力信号がロウレベルであるとが判定され、ライトバッファ３２が活性化されて、データ入力バッファ２４から入力されたデータが上記Ｙ選択信号により選択されたメモリアレーの相補ビット線に伝えられる。

上記Ｙ系及び書き込み回路に対応された制御信号φＹとφＹＢは、前記Ｘ系の選択動作の途中の適当なタイミングで緩やかにハイレベル、ロウレベルに変化させられる。このため、Ｙ系及び書き込み回路に対応されたサブ電源線ＶＣＴＹとサブグランド線ＶＳＴＹに設けられたスイッチＭＯＳＦＥＴＱＰ５とＱＮ５は、それぞれのゲート電圧の変化が緩やかであことに応じて、出力電流も緩やかに増加しながら上記Ｙ系の各回路が動作を開始するタイミングでは所望の電流供給能力を持つようにされる。

上記のように３つに分けられたサブ電源線ＶＣＴＸ，ＶＣＴＡ及びＶＣＴＹと、サブグランド線ＶＳＴＸ，ＶＳＴＡ及びＶＳＴＹを非動作状態のときに実質的にフローティング状態にして、論理回路でのサブスレッショルドリーク電流を抑えつつ、メモリアクセスに際しては、それぞれが制御信号φＸとφＸＢ、φＡとφＡＢ及びφＹとφＹＢのように順次に遅れて発生される。そして、各制御信号φＸとφＸＢ、φＡとφＡＢ及びφＹとφＹＢにより制御されるスイッチＭＯＳＦＥＴのゲートの電圧を変化させる駆動電流と、上記各サブ電源線ＶＣＴＸ，ＶＣＴＡ及びＶＣＴＹと、サブグランド線ＶＳＴＸ，ＶＳＴＡ及びＶＳＴＹの電圧を所望の電圧に変化させる供給電流も時間的に緩やかに増加するのでピーク電流の発生が抑えられ、かつ、各回路ブロックの動作速度に実質的に影響を与えないようにできる。

図８と図９には、この発明が適用されるダイナミック型ＲＡＭの一実施例のブロック図が示されている。図８には、メモリアレーとその周辺選択回路が示され、図９にはアドレスバッファや入出力バッファのような入出力インターフェイス部とタイミング制御回路が示されている。

図８において、２つのメモリマットＭＡＴ０とＭＡＴ１に挟まれてセンスアンプＳＡ０１が設けられる。すなわち、センスアンプＳＡ０１は、２つのメモリマットＭＡＴ０とＭＡＴ１に対して選択的に用いられるシェアードセンスアンプとされる。センスアンプＳＡ０１の入出力部には、図示しないが選択スイッチが設けられてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット線（又は相補データ線あるいは相補ディジット線と呼ばれることもある）に接続される。

他のメモリマットＭＡＴ２，ＭＡＴ３や、ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ４５及びＳＡ６７が共通に設けられる。上記のような合計８個のメモリマットＭＡＴ０〜ＭＡＴ７と４個のセンスアンプＳＡ０１〜ＳＡ６７により、１つのメモリアレーＭＡＲＹ０が構成される。このメモリアレーＭＡＲＹ０に対してＹデコーダＹＤＥＣが設けられる。ＹデコーダＹＤＥＣを挟んで対称的にメモリアレーＭＡＲＹ１が設けられる。このメモリアレーＭＡＲＹ１は、内部構成が省略されているが、上記メモリアレーＭＡＲＹ０と同様な構成にされる。

各メモリマットＭＡＴ０〜ＭＡＴ７において、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデコーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出力信号ＡＸｉを解読して４本分のワード線選択信号を形成する。このデコーダＸＤ０〜ＸＤ７と次に説明するマット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７の出力信号とによってワード線の選択信号を形成するワードドライバＷＤ０〜ＷＤ７が設けられる。このワードドライバには、欠陥救済のための予備のワード線に対応したワードドライバも含まれる。

上記一対のメモリマットＭＡＴ０，ＭＡＴ１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設けられる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉと信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下位２ビットのアドレス信号の解読信号とを受けて、選択されたメモリマットに対した１つのマット制御回路において、４本のワード線の中の１本を選択する選択信号ＸｉＢ等を出力する。

この他に、マット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７は、上記選択されたメモリマットに対応して左右いずれかのメモリマットに対応したビット線選択スイッチをオン状態のままとし、非選択のメモリマットに対応したビット線選択スイッチをオフ状態にする選択信号や、センスアンプの増幅動作を開始させるタイミング信号を出力する。さらに、後述するようなリフレッシュ動作における待機時にはセンスアンプ、ビット線選択スイッチのいずれか１つ又は、両方を制御してビット線をフローティング状態にさせる機能が設けられる。

不良ワード線へのアクセスが行われたときには、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ等を出力が禁止されるので不良ワード線の選択動作が停止される。これに代えて、冗長回路側の選択信号ＸＲｉＢが形成されるので、予備のワード線が選択状態にされる。

図９において、タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。同図では、／はロウレベルがアクティブレベルであることを意味するのに用いている。

信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、後述するようなロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。

タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＲＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。

信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧにより形成されたリフレッシュ用の歩進パルスφＲＣを計数してリフレッシュアドレス信号を生成する。この実施例では後述するようなオートリフレッシュとセルフリフレッシュを持つようにされる。

タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。

タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。

タイミング信号φＭＳは、マット選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期してマット選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成されることの他、相補ビット線のプリチャージ終了動作や、非選択のメモリマット側のビット線を切り離す動作の制御信号を形成するにも用いられる。

この実施例では、ロウ系の冗長回路Ｘ−ＲＤＥが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良ワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備ワード線を選択する選択信号ＸＲｉＢを出力させる。

図９では省略されているが、上記ロウ系の回路と同様な回路がカラム系にも設けられており、それによって不良ビット線に対するメモリアクセスを検出すると、カラムデコーダＹＤによる不良ビット線の選択動作を停止させ、それに代えて、予備に設けられているビット線を選択する選択信号が形成される。

図１０には、この発明に係るダイナミック型ＲＡＭのメモリアレー部の一実施例の要部回路図が示されている。同図においては、メモリマットＭＡＴ０の４本のワード線、２対の相補ビット線とこれらに関連したセンスアンプとプリチャージ回路等が代表として例示的に示され、メモリマットＭＡＴ１はブラックボックスとして示されている。また、一対の相補ビット線ＢＬＬと／ＢＬＬに対応した各回路を構成するＭＯＳＦＥＴに代表として回路記号が付加されている。

ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線／ＢＬＬに接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬが与えられる。

上記ビット線ＢＬＬと／ＢＬＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接続される。センスアンプは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに例示的に示されているように、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられて、タイミング信号φＳＡＰがロウレベルにされるとＭＯＳＦＥＴＱ１４がオン状態になって、センスアンプの動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の動作タイミングに回路の接地電位を供給する。

上記センスアンプの入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。それ故、上記カラム選択信号ＹＳは、同図に例示的に示されている２対のビット線と図示しない残り２対のビット線とに対応した４つのセンスアンプの入出力ノードに設けられたカラムスイッチを構成するＭＯＳＦＥＴのゲートに共通に供給され、かかるスイッチＭＯＳＦＥＴを介して４対のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ接続される。

図１１には、この発明に係るダイナミック型ＲＡＭを説明するための一実施例の素子構造断面図が示されている。この実施例では、上記のようなメモリアレー部と周辺部の素子構造が代表として例示的に示されている。メモリセルの記憶キャパシタは、２層目のポリシリコン層ＳＧをストレージノードとして用い、アドレス選択用ＭＯＳＦＥＴの一方のソース，ドレインと接続される。上記２層目ポリシリコン層はフィン構造とされ、薄いゲート絶縁膜を介して３層目ポリシリコン層ＴＧからなるプレート電極とにより構成される。アドレス選択用ＭＯＳＦＥＴのゲートは、１層目ポリシリコン層ＦＧから構成される。アドレス選択用ＭＯＳＦＥＴの他方のソース，ドレインは、上記ＦＧ、ＳＧ及びＴＧを介在させて、１層目のアルミニュウム等の金属配線層Ｍ１に接続される。この配線層Ｍ１によりビット線が構成される。

周辺部には、２つのＮチャンネル型ＭＯＳＦＥＴが形成されている。１層目の配線層Ｍ１は、コンタクトＬＣＮＴによりＭＯＳＦＥＴのソース，ドレインに接続される。あるいは、１層目ポリシリコンＦＧとはコンタクトＦＣＮＴにより接続される。上記１層目の配線層Ｍ１と２層目の配線層Ｍ２とは、第１スルーホールＴＨ１を介して接続され、第２層目の配線層Ｍ２と第３層目の配線層Ｍ３とは第２スルーホールＴＨ２を介して接続される。上記ＭＯＳＦＥＴのゲート電極に第２層目の配線層Ｍ２により入力信号を供給する場合、上記のように第１スルーホールＴＨ１を介してダミーとしての第１層目の配線層Ｍ１に落とし、この第１層目の配線層Ｍ１とコンタクトＬＣＮＴを介してゲート電極としての１層目ポリシリコンＦＧに接続される。

入力信号を供給する第３層目の配線層Ｍ３は、第２スルーホールＴＨ２を介して第２層目の配線層Ｍ２に接続される。例えば、出力信号を次段の回路に供給するとき、第１層目の配線層Ｍ１は、第１スルーホールＴＨ１を介してダミーとしての第２層目の配線層Ｍ２に接続され、この配線層Ｍ２を介在させて第２スルーホールＴＨ２を介して第３層目の配線層Ｍ３に導かれる。

非動作状態では相補ビット線はハーフプリチャージされているので、ゲートとソース間にハーフプリチャージ電圧が逆バイアスとして印加されているのでアドレス選択用ＭＯＳＦＥＴにおいてはサブスレッショルドリーク電流は発生しない。しかし、ワード線が非選択のロウレベルで相補ビット線がセンスアンプの増幅動作によりＶＳＳになったときにはサブスレッショルドリーク電流によってハイレベルに記憶された情報電荷が失われることが考えられる。

このようなアドレス選択用ＭＯＳＦＥＴでのサブスレッショルドリーク電流が問題にされるなら、チャンネル長が長くされてしきい電圧が大きくされる。あるいは、かかるメモリセルが形成されるウェル領域を分離し、そこに負の基板バックバイアス電圧を供給して、実効的なしきい電圧が高くされる。このようにメモリセルが形成されるウェル領域のみを分離して、基板バックバイアス電圧を供給するために、半導体基板は公知の３重ウェル構造とされる。すなわち、上記デコーダ等の周辺回路を構成するＮチャンネル型ＭＯＳＦＥＴは、動作速度を速くするために上記のように低しいき値電圧にする必要があり、それが形成されるウェル領域には回路の接地電位ＶＳＳにバイアスされる。

大きな回路ブロックに１組のサブ電源線及びサブクランド線しか設けない場合、回路ブロックへの電流供給を賄えるように、ゲート幅の大きなスイッチＭＯＳＦＥＴをも設け、スイッチＭＯＳＦＥＴのオン抵抗を下げる必要がある。これは、サブ電源線に電圧降下があると同回路ブロックを構成するＰチャンネル型ＭＯＳＦＥＴのしきい電圧が等価的に高くなり、しきい電圧の低いＭＯＳＦＥＴを用いたことによる高速化の効果が相殺されてしまうからである。このことは、Ｎチャンネル型ＭＯＳＦＥＴのしきい電圧とサブグランド線に設けられるスイッチＭＯＳＦＥＴのオン抵抗との関係も同様である。

したがって、動作の高速化の効果を維持するためには、同回路ブロックの平均動作電流に対して最大数十ｍＶ程度の電圧降下に抑える必要がある。例えば、前記実施例のダイナミック型ＲＡＭの例では、５０００〜２００００μｍのゲート幅を有するスイッチＭＯＳＦＥＴが必要とされる。その結果、スイッチＭＯＳＦＥＴをオンにするときには、大きなゲート幅のゲート容量を充放電する必要がある。

回路全体としての非動作時の消費電流を低減するためには、なるべく多くの回路ブロックでサブ電源線及びサブグランド線を用いることが望ましい。しかし、このためには、信号ＲＡＳＢの入力後のなるべく早いタイミングで上記のような電源スイッチＭＯＳＦＥＴをオン状態にさせる必要がある。例えば、前記入力部での電源線ＶＣＣ及び接地線ＶＳＳに接続されているＭＯＳＦＥＴのゲート幅の合計が約１００００μｍになのに対して、Ｘプリテコーダ及びマット選択回路でサブ電源線及びサブグランド線に接続されているＭＯＳＦＥＴのゲート幅の合計は、約１５０００μｍであり、Ｘプリデコーダ及びマット選択回路にサブ電源線やサブグランド線を接続するか否かは、非動作時（非活性時）のリーク電流が倍半分に変化することになる。したがって、Ｘプリデコーダ及びマット選択回路が起動される前（例えばＲＡＳＢ入力後５ｎ秒前後）にスイッチＭＯＳＦＥＴをオン状態にさせることが重要となる。

上記のようになゲート容量を短時間で充放電することが必要となるため、サブ電源線及びサブグランド線を回路全体で１組として、Ｐチャンネル型のスイッチＭＯＳＦＥＴとＮチャンネル型スイッチＭＯＳＦＥＴとをそれぞれ１つで構成すると、かかるスイッチＭＯＳＦＥＴをオン状態にするときに０．５〜１．０Ａもの大きなピーク電流が流れてしまう。このような大きなピーク電流が内部回路の動作電流に重畳されると雑音や集中電流による断線等長期信頼性の点で大きな問題となる。

この実施例では、前記のようにサブ電源線ＶＣＴとサブグランド線ＶＳＴを前記のように全体で３分割し、その起動タイミング及び複数に分割されたスイッチＭＯＳＦＥＴの動作タイミングも順次にオン状態となるよう時間差を持たせることによりスイッチＭＯＳＦＥＴのスイッチ制御時の電流集中を時間的に分散させている。ただし、サブ電源線ＶＣＴとサブグランド線ＶＳＴはそれぞれいくつかのブロックでまとめて共有化し、スイッチＭＯＳＦＥＴの複数化と起動タイミング差の設定のみによってピーク電流を抑制することも可能である。その場合には、サブ電源線ＶＣＴ及びサブグランド線ＶＳＴをブロック間で細かく分割する場合に比べてレイアウトが容易となる。また、サブ電源線ＶＣＴ及びサブグランド線ＶＳＴの寄生容量も大きくなるため、瞬間的な大電流によりサブ電源線ＶＣＴ及びサブグランド線ＶＳＴの電圧変動が小さくなるという利点が生じる。

図１２には、この発明の一実施例を説明するためのブロック図が示されている。同図には、電源線ＶＣＣとサブ電源線ＶＣＴと、それに対応したスイッチＭＯＳＦＥＴ及びその制御信号を形成する遅延回路を構成するインバータ回路と、それにより動作電圧が供給される回路ブロックが示されている。この実施例の各回路ブロックのサブグランド線及び接地線とそれに対応したスイッチＭＯＳＦＥＴ等は上記電源電圧ＶＣＣ側と同様であるので省略されている。

この実施例では、サブ電源線ＶＣＴと電源線ＶＣＣとを接続させるスイッチＭＯＳＦＥＴがＭＯＳＦＥＴＱＰ１〜ＱＰ４のように回路ブロック１〜４に対応してそれぞれ設けられる。個々のスイッチＭＯＳＦＥＴＱＰ１〜ＱＰ４は、そのゲート幅の総計は上述のスイッチＭＯＳＦＥＴのオン抵抗によるサブ電源線ＶＣＴの許容電圧変動範囲内になるような値に設定される。上記スイッチＭＯＳＦＥＴＱＰ１〜ＱＰ４のゲートに供給される制御信号φは、各回路ブロック１〜４に順次に伝えられる信号伝播順序に対応してインバータ回路ＩＶ１〜ＩＶ７により順次に遅延された信号が伝えられる。

このようにサブ電源線ＶＣＴを複数の回路ブロック１〜４で共有する場合、例えは前記のダイナミック型ＲＡＭの例では、Ｘ系回路、アレーブロック、Ｙ系及び書込みか回路がそれぞれの回路ブロックに対応される。この実施例では、回路ブロックには、スイッチＭＯＳＦＥＴＱＰ１から動作電圧が与えられて、入力信号ＩＮに対応して論理動作を行う。このとき、他の回路２〜４のように入力信号側から遠くなる回路では、サブ電源線ＶＣＴの分布抵抗により上記ＭＯＳＦＥＴＱＰ１から供給される電圧ＶＣＣが十分に伝わらないが、これらの回路は前段の回路の出力信号を受けて意味のある回路動作を行うので実質的な問題は生じない。つまり、入力信号ＩＮに対応した意味のある出力信号が次段の回路ブロック２に伝えられるころ、スイッチＭＯＳＦＥＴＱＰ２がオン状態にされて、それに対応した論理動作を行うための電圧ＶＣＣが与えられる。このようにして、論理段での信号遅延と上記サブ電源線ＶＣＴに対する電圧供給とがほぼ同期して行われるために、実質的に動作速度が遅くされることはない。

上記論理回路での信号遅延時間と、上記スイッチＭＯＳＦＥＴの動作とは必ずしも一致する必要はない。電源供給が遅れると、それに対応してハイレベルの出力動作が遅れるので、実際上はスイッチＭＯＳＦＥＴによる供給されるサブ電源線ＶＣＴの電圧に依存して実質的な論理出力が形成されるからである。したがって、スイッチＭＯＳＦＥＴのスイッチ制御が極端に遅くなってしまうと、論理回路の動作速度が遅くなるので、上記のようなピーク電流が許容値以下になるよう各スイッチＭＯＳＦＥＴ間の時間差が設定されてドノミ倒しのように順次に電圧供給が行われるようにされる。

図１３には、この発明の他の一実施例を説明するためのブロック図が示されている。同図においては、サブ電源線とサブグランド線を各回路ブロック毎に分割して複数化させる例が示されている。この例では、図１２のように共用化する場合に比べて、スイッチＭＯＳＦＥＴのオン抵抗による各サブ電源線及びサブグランド線の許容電圧変動値から決まる各スイッチＭＯＳＦＥＴのゲート幅を小さくすることができる。

この結果、各スイッチＭＯＳＦＥＴＱＰ１０〜ＱＰ４０等のゲートの充放電電流が低減され、ほぼ同じタイミングで活性化される回路ブロック毎に１組のサブ電源線とサブグランド線を用いて、経時的に順番にスイッチＭＯＳＦＥＴを起動させることにより、ピーク電流削減が可能となる。同時に、スイッチＭＯＳＦＥＴのゲート幅が、サブ電源線を分割しない場合に比べて小さいため、スイッチＭＯＳＦＥＴの起動を速くすることができる。また、ダイナミック型ＲＡＭにおけるリフレッシュ動作の時のＹ系及び書き込み回路のように、回路動作を行わない回路ブロックが存在する場合には、それに対するスイッチＭＯＳＦＥＴをオフ状態のままにすることができ、回路の消費電流を減少させることができる。

図１４には、この発明に係るダイナミック型ＲＡＭにおけるＸ系の入力部分の一実施例の回路図が示されている。同図には、前記の実施例では省略されていたスイッチＭＯＳ制御部と、それに関連するＸ系の入力部分が合わせて示されている。

スイッチＭＯＳ制御部は、ＲＡＳＢの入力信号を受けて最も早い時期に発生するクロック信号を受けて、スイッチＭＯＳの起動信号ＳＷＣを形成する。したがって、スイッチＭＯＳＦＥＴがオン状態になる前に活性化されるＲＡＳクロック発生回路の初段部、Ｘアドレスバッファ、及びスイッチＭＯＳ制御部には、サブ電源線及びサブグランド線に接続させない。Ｘプリデコーダ及びＲＡＳ系クロック発生回路の後段部には、サブ電源線ＶＣＴ，サブグランド線ＶＳＴに接続し、非活性時の出力信号がロウレベル（Ｌ）のゲートやインバータ回路は、前記のようにサブ電源線ＶＣＴに接続し、出力信号がハイレベル（Ｈ）のゲートやインバータ回路は、前記のようにサブグランド線ＶＳＴに接続する。これにより、前記のように非活性時にスイッチＭＯＳＦＥＴをオフ状態にして、かかるゲートやインバータ回路におけるサブスレッショルドリーク電流を低減させ、スタンバイ時の電流消費を抑えている。

スイッチＭＯＳＦＥＴは、複数個が並列接続されてそれぞれのゲートに遅延された信号が供給されることにより、ドミノ倒しのように順次にオン状態になり、その駆動及びオン状態によるピーク電流を抑えつつ、サブ電源線ＶＣＴとサブグランド線ＶＳＴにそれぞれに対応したＶＣＣとＶＳＳの電圧供給を行う。スイッチＭＯＳ制御回路に入力される信号ＳＥＴは初期化信号であり、回路の電源投入時にスイッチＭＯＳの起動信号ＳＷＣを発生させ、スイッチＭＯＳＦＥＴをオン状態にしてサブ電源線ＶＣＴの電圧を上昇させるためのものである。信号ＴＥＳＴは、テスト信号であり、外部から起動信号を発生して強制的にスイッチＭＯＳＦＥＴをオン状態にさせるためのものである。この入力ノードの抵抗を介してグランドにプルダウンさせ、通常時にはロウレベルに固定される。

信号ＲＡＳＢがハイレベルになっても、スイッチＭＯＳＦＥＴが直ちにオフ状態にならないように、ＲＡＳリセット信号を時間τ（〜５ｎ秒）だけ遅延させた信号φτでスイッチＭＯＳＦＥＴがオフ状態になるようにしている。これは、ＲＡＳＢがハイレベルになってから、回路のプリチャージが行われるので、その間はスイッチＭＯＳＦＥＴをオン状態にさせておくためのものである。

ダイナミック型ＲＡＭがセルフリフレッシュモード（ＣＢＲリフレッシュ）に入ったとき、図１５のタイミング図に示すようにＣＢＲ（ＣＡＳビフォワーＲＡＳ）の入力によりタイミングＡでセルフリフレッシュ信号ＳＥＬＦが発生される。このセルフリフレッシュモードにおいて、実際にリフレッシュ動作をしているとき以外はスイッチＭＯＳＦＥＴをオフ状態にしてサブスレッショルドリーク電流を低減させるために、内部信号ＩＲＡＳＢでも制御できるようにされている。

リフレッシュ動作は、全てのメモリセルが１回リフレッシュされる１廻りの動作が、その保持時間内に対応して均等に分散されて行われる分散リフレッシュよりも、リフレッシュを集中的に行ってその後次のリフレッシュまで非活性状態のようにする集中リフレッシュにすれば、上記スイッチＭＯＳＦＥＴの制御回数を減らすことができる。Ｘアドレスバッファに設けられたマルチプレクサＭＰＸは、リフレッシュ制御信号ＳＥＬＦに対応して上記外部端子から入力されたアドレス信号ＡＤｉとリフレッシュアドレス信号ＲＡＤｉとを切り換えて内部に取り込むものである。

上記ＳＥＴ信号は、回路の電源投入時にスイッチＭＯＳＦＥＴの起動信号ＳＷＣを発生させ、スイッチＭＯＳＦＥＴをオン状態にしてサブ電源線ＶＣＴの電圧を上昇させるためものものである。このような信号ＳＥＴに代えて、電源線ＶＣＣとサブ電源線ＶＣＴとの間にダイオード接続したＭＯＳＦＥＴにより行わせるようにしてもよい。この場合には、電源投入時にスイッチＭＯＳＦＥＴをオン状態にさせる必要はない。上記ＳＥＴ信号により電源投入時の内部回路のノードは非活性時の電位になるように設定しておけば、電源投入時の内部回路への電流供給は全て電源線ＶＣＣから行われ、サブ電源線ＶＣＴからの供給は行われないので、サブ電源線ＶＣＴの電圧を上昇させるのは電流供給能力の小さなダイオードでも対応できる。

電源投入時にスイッチＭＯＳＦＥＴがオン状態にされていると、内部回路が活性状態にあるため前記サブスレッショルドリーク電流が流れてしまう。上記ダイオードを用いる場合には、サブ電源線ＶＣＴの電位はＶＣＣまで上昇しないからサブスレッショルドリーク電流の発生を防止することができる。これは、基板バックバイアス電圧発生回路を用いて基板バイアスを印加するようなＭＯＳＦＥＴを用いている場合、いっそうの効果がある。基板バイアスを印加するＭＯＳＦＥＴでは、電源投入時には基板バックバイアス電圧発生回路がまで十分な基板バイアス電圧を発生していないため、しきい電圧が低くなり大きなサブスレッショルドリーク電流が流れてしまうからである。

上記のアドレスバッファなどのサブ電源線やサブグランド線に接続されない回路や、上記スイッチＭＯＳＦＥＴはそれがオフ状態にされたときのサブスレッショルドリーク電流を低減するために、高いしきい電圧のＭＯＳＦＥＴが用いられる。本願発明では、かかる高いしきい電圧のＭＯＳＦＥＴを形成する方法として、ＭＯＳＦＥＴのしきい電圧のゲート長依存性を利用して、チャンネル長を長くしたＭＯＳＦＥＴを用いる。そして、所望のしきい電圧のゲート長依存性を実現するために、後述するようなカウンタドープを用いる。

ＭＯＳＦＥＴのしきい電圧のゲート長依存性を利用して、２種類以上のしきい電圧を実現することにより、従来のホトマスクを使ったイオン打ち込みの打ち分けにより２種類以上のしきい電圧を実現する方法に比べて、少なくともマスク２枚（Ｐチャンネル用とＮチャンネル用）を削減することができ、製造工数の削減が可能となる。

図１６には、この発明に係る半導体集積回路装置に用いられるＭＯＳＦＥＴの一実施例の概略構造断面図が示されている。同図（Ａ）には、通常のＭＯＳＦＥＴが示され、（Ｂ）にはカウンタドープ技術を用いたＭＯＳＦＥＴが示されている。カウンタドープ技術は、チャンネル表面部にソース・ドレインに含まれる不純物と同じ導電型の不純物を薄い濃度で導入することで、短チャンネル特性の優れた低しきい電圧のＭＯＳＦＥＴを実現する技術である。（Ａ）のような通常のＭＯＳＦＥＴに比べて、チャンネル部の基板表面に対して垂直方向に不純物濃度分布が急峻になるため、短チャンネル効果を抑制したまましきい電圧を下げることができる。これは、トランジスタのしきい電圧を決めるチャンネル表面部の不純物濃度はカウンタドープにより低下するものの、短チャンネル特性を決めるチャンネル部の上記より深い部分の不純物濃度は高濃度のまま保たれるためである。不純物導入の方法としては、低エネルギーイオン注入や酸化膜からの熱拡散、瞬間気相拡散などがある。

図１７には、Ｎチャンネル型ＭＯＳＦＥＴのゲート長としきい電圧との関係を示す特性図が示されている。同図において、○は上記（Ａ）のような従来構造ＭＯＳＦＥＴ、●はカウンタドープしたトランジスタのティピカル値を表し、これら値はプロセスバラツキにより例えば上下の破線ないし実線の間をバラツキとなる。

上記のようにサブ電源線及びサブグランド線に接続された内部回路を構成するゲート長の短いＭＯＳＦＥＴのしきい電圧の許容最小値は、スイッチＭＯＳＦＥＴがオン状態である場合の内部回路のサブスレッショルドリーク電流で決まり、図１と図２に示したダイナミック型ＲＡＭの例では、ＭＯＳＦＥＴのゲート幅の合計が約７００，０００μｍであるため、室温で約０Ｖである。プロセスバラツキによるしきい電圧のワースト値を０Ｖにした場合、従来構造のＭＯＳＦＥＴを用いた場合、例えばゲート長が０．４５μｍでしきい電圧が０．２９Ｖ（ともにティピカル値）、カウンタドープしたＭＯＳＦＥＴを用いた場合、ゲート長が０．４５μｍでしきい電圧が０．２Ｖ（ともにティピカル値）となる。

このとき、しきい電圧はプロセスバラツキにより、従来構造のＭＯＳＦＥＴの場合、図１７の太線枠Ｂ内でバラツキが発生し、カウンタドープしたＭＯＳＦＥＴの場合、太線枠Ａ内でバラツキが発生する。カウンタドープにより短チャンネル効果が抑えられた結果、ゲート長のバラツキによるしきい電圧のバラツキが低減したため、ティピカルのしきい電圧の低下が可能となり、より高速のＭＯＳＦＥＴを用いて論理回路等を設計することができる。

サブ電源線ＶＣＴ及びサブグランド線ＶＳＴに接続されない回路を構成するゲート長の長いＭＯＳＦＥＴのしきい電圧の最小値も、それらのサブスレッショルドリーク電流で決まり、図２で示されたダイナミック型ＲＡＭでは、常温で約０．２Ｖにされる。したがって、上記と同様に、従来構造のＭＯＳＦＥＴを用いた場合、ゲート長が０．５３μｍでしきい電圧が０．４２Ｖ（ともにティピカル値）、カウンタドープしたＭＯＳＦＥＴを用いた場合、ゲート長が０．５５μｍでしきい電圧が０．３０Ｖ（ともにティピカル値）となる。上記のようなしきい電圧はプロセスバラツキにより、図１７の太線枠Ｄ内とＣでバラツキが発生し、このＭＯＳＦＥＴにおいてもカウンタドープによりしきい電圧の低い高速のＭＯＳＦＥＴを用いることが可能となる。

上記サブ電源線と電源線及びサブグランド線と接地線とをそれぞれ接続させるスイッチＭＯＳＦＥＴは、そのしきい電圧にバラツキが発生するとオフ時のサブスレッショルドリーク電流が大きく変動する。したがって、これらのスイッチＭＯＳＦＥＴは、極力プロセスバラツキによるしきい電圧のバラツキの小さなゲート長の長いＭＯＳＦＥＴを用いる。これには、しきい電圧のゲート長依存性の曲線がほぼ平坦になっているゲート長、図１７では０．７〜０．８μｍ以上に設定することにより対処できる。

ここで、スイッチＭＯＳＦＥＴのゲート長を長くすると、そのオン抵抗値を下げるためにゲート幅を長くする必要が生じる。この結果、スイッチＭＯＳＦＥＴをオン状態にする際のピーク電流も増加することに注意しなければならない。つまり、しきい電圧のゲート長依存性が小さければ、スイッチＭＯＳＦＥＴのゲート長は短いほどよい。したがって、本実施例では、従来構造のＭＯＳＦＥＴを用いた場合では、ゲート長が０．８μｍでしきい電圧が０．５Ｖ（ともにティピカル値）、カウンタドープしたＭＯＳＦＥＴを用いた場合、ゲート長が０．７μｍでしきい電圧が０．３５Ｖ（ともにティピカル値）となり、それぞれ太線枠Ｆ，Ｅの範囲でバラツキが生じる。

リーク電流の低減という点では従来構造のＭＯＳＦＥＴを用いたほうがしきい電圧が高いために効果があるが、スイッチＭＯＳＦＥＴのリーク電流は前述のサブ電源線及びサブグランド線に接続しない回路のリーク電流に比べて十分に小さいため、この効果は無視できる。むしろ、カウンタドープによって短チャンネル効果が抑制された結果、短チャンネルかつ低しきい電圧の駆動能力の高いＭＯＳＦＥＴをスイッチＭＯＳＦＥＴに使えるようになるため、ゲート幅を従来構造のＭＯＳＦＥＴを用いた場合により小さくでき、ピーク電流を低減させることが可能となる。

図１８には、この発明を説明するための特性図が示されている。同図において、縦軸にはピーク電流とＲＡＳアクセス時間ｔＲＡＳの増加分、横軸はスイッチＭＯＳＦＥＴの制御信号の１段当たりの時間差が示されている。実際のダイナミック型ＲＡＭの回路を用いてコンピュータシュミレーションの結果が示されている。スイッチＭＯＳＦＥＴの制御信号の１段当たりの時間差が０のところは、全てのスイッチＭＯＳＦＥＴを同時にオン状態にしたことを示している。

スイッチＭＯＳＦＥＴは５分割され、そのゲート幅は図示のようにＰチャンネル型ＭＯＳＦＥＴが３０００μｍで、Ｎチャンネル型ＭＯＳＦＥＴが９００μｍである。同図から、例えばピーク電流を３００ｍＡ以下に抑えるためには、スイッチＭＯＳＦＥＴを複数に分割し、その制御信号に２５０psecの時間差を設ければよいことが判る。このときの回路動作の遅延（つまりｔＲＡＳの増加）は、２００psecに抑えられることが判る。上記ｔＲＡＳは、４０〜５０ｎｓなので、スイッチＭＯＳＦＥＴの複数化と時間差立ち上げによる回路動作の遅延は、その０．５％にしかすぎない。したがって、本願発明により、回路動作の高速化を維持しながら、ピーク電流を抑制することができることが理解されよう。

図１９には、この発明の他の一実施例を示す回路図が示されている。同図においては、内部回路はインバータ回路が縦列接続される場合が例として示されている。そして、初段のインバータ回路には非活性時にロウレベルの入力信号が供給され、インバータ回路の出力はハイレベル（Ｈ）にされ、以後各インバータ回路の出力は順にロウレベル（Ｌ）、ハイレベル、ロウレベルのようにされる。それ故、出力のハイレベルに対応したインバータ回路は、サブグランド線ＶＳＴに接続され、出力のロウレベルに対応したインバータ回路はサブ電源線ＶＣＴに接続される。

上記サブ電源線ＶＣＴと電源線ＶＣＣとの間には、Ｐチャンネル型のスイッチＭＯＳＦＥＴＭＣが設けられ、制御信号φＢでスイッチ制御される。上記サブグランド線ＶＳＴと接地線ＶＳＳとの間にはＮチャンネル型のスイッチＭＯＳＦＥＴＭＳが設けられ、制御信号φＴでスイッチ制御される。そして、この実施例では、上記サブ電源線ＶＣＴとサブグランド線ＶＳＴとの間に短絡用のＮチャンネル型ＭＯＳＦＥＴＭＴが設けられる。このＭＯＳＦＥＴＭＴは、制御信号ＰＴによりスイッチ制御される。

図２０には、上記実施例の動作を説明するためのタイミング図が示されている。上記内部回路が活性状態から非活性状態になるとき、信号φＢがロウレベルからハイレベルに、信号φＴがハイレベルからロウレベルに変化し、スイッチＭＯＳＦＥＴＭＣとＭＳをオン状態からオフ状態にさせる。これに同期して、制御信号ＰＴが一時的にハイレベルにされて、スイッチＭＯＳＦＥＴＭＴがオン状態となり、サブ電源線ＶＣＴとサブグランド線ＶＳＴが短絡されて中間電位にされて消費電力の低減が可能になる。

上記のような短絡ＭＯＳＦＥＴＭＴがないときには、サブ電源線ＶＣＴとサブグランド線ＶＳＴが活性時の電圧から非活性の電圧に遷移する際に、サブ電源線ＶＣＴの寄生容量に充電されていた電荷は、非活性時出力がロウレベルのインバータ回路のオン状態にされているＮチャンネル型ＭＯＳＦＥＴを通して放電される。逆に、サブグランド線ＶＳＴの寄生容量には、非活性時出力がハイレベルのインバータ回路のオン状態にされているＰチャンネル型ＭＯＳＦＥＴを介して充電される。これらの放電電流と充電電流は消費電流にされる。これに対して、上記のように短絡ＭＯＳＦＥＴを設けた場合には、それぞれの寄生容量間のチャージシェアで、言い換えるならば、格別の電流消費を行うことなくサブ電源線ＶＣＴとサブグランド線ＶＳＴを、上記サブスレッショルドリーク電流を低減させるために必要な所定電位まで変化させることができる。

上記のような短絡ＭＯＳＦＥＴＭＴのスイッチ制御を行う制御信号ＰＴのパルス幅は、サブ電源線ＶＣＴ及びサブグランド線ＶＳＴの電圧がちょうど非活性時の電圧となるように設定される。具体的には、上記寄生容量が２００ｐＦの場合、パルス幅は１００ｎ秒でスイッチＭＯＳＦＥＴのゲート幅は１０μｍでよい。

上記のような短絡ＭＯＳＦＥＴが無いときは、サブ電源線ＶＣＴとサブグランド線ＶＳＴの電圧遷移は、サブスレッショルドリーク電流による充放電が起こるために１００μ秒の時間がかかる。これに対して、上記短絡ＭＯＳＦＥＴＭＴを用いると１００ｎ秒で電圧遷移を完了させることができる。

図２１には、この発明の他の一実施例の回路図が示されている。この実施例が従来のサブスレッショルド電流低減回路と異なる点は、電源線ＶＣＣとサブ電源線ＶＣＴとの間にダイオード接続されたＰチャンネル型ＭＯＳＦＥＴ（ＭＯＳダイオード）ＤＰ１が設けられており、グランド線ＶＳＳとサブグランド線ＶＳＴとの間にダイオード接続されたＮチャンネル型ＭＯＳＦＥＴ（ＭＯＳダイオード）ＤＮ１が設けられていることである。これにより、装置の電源電圧変動等に起因する電源線ＶＣＣまたはグランド線ＶＳＳの電圧変動（いわゆる電源バンプ）に対するサブスレッショルド電流低減回路の耐性を向上させることができる。つまり、上記ダイオード接続されたＭＯＳＦＥＴは、電源バンプに対するサブスレッショルド電流低減回路の耐性を向上させる目的のために設けられる。

ＭＯＳダイオードＤＰ１及びＤＮ１が設けられていない場合の電源バンプに対する回路の応答について説明する。回路が非活性状態にある時に電源バンプが発生し、電源線ＶＣＣの電位が上昇した場合を考える。このとき、スイッチ用ＭＯＳＦＥＴＱＭＣはオフ状態にあるため、サブ電源線ＶＣＴの電位はこれに追随せず、ＶＣＣ−ＶＣＴ間の電位差ΔＶＣＴはＶＣＣの電位上昇分だけ定常状態における電圧値より増大する。上記電位差ΔＶＣＴは、スイッチ用ＭＯＳＦＥＴＱＭＣを流れるサブスレッショルド電流によりサブ電源線ＶＣＴが充電されるため徐々に定常状態における電圧値に回復するが、その速度は非常に遅い。

本願発明者等においては、上記のような電圧差ΔＶＣＴが大きい状態で、回路が非活性状態から活性状態に復帰させると、次のような問題が生じることに気が付いた。１つの問題は、サブ電源線ＶＣＴの電位を上昇した電源電圧ＶＣＣに追随させるためにより多くの電荷をサブ電源線ＶＣＴに充電しなければならないため、通常より長時間を要することである。サブ電源線ＶＣＴの電位が電源線ＶＣＣに到達する以前に論理回路を動作させると、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１，ＱＰ３等のゲート−ソース間に逆バイアスがかかっているので、ドレイン電流が減少し、回路の遅延時間が増大してしまう。これを避けるためには、活性化信号を入力してから入力信号を加えるまでの時間に大きなマージンを設定する必要があり、やはり回路の遅延時間の増大につながる。

他の問題は、非活性状態から活性状態へ切り替わる際に流れる過渡的な電源電流が増大することである。前にも述べたように、サブ電源線ＶＣＴには多数のＭＯＳＦＥＴが接続されているため寄生容量が大きく、上記切り替わり時にはこれを充電するため電源線ＶＣＣから過渡的な電流が流れる。上記電圧差ΔＶＣＴが定常状態の電圧値より増大しているとこの電流が増大するので、電源線ＶＣＣの電位が大きく変動し、回路の誤動作を引き起こす可能性がある。

これに対して、本実施例のようにＭＯＳダイオードＤＰ１が設けられている場合、電源バンプにより電源線ＶＣＣの電位が増大しても、上記電位差ΔＶＣＴは常にＭＯＳダイオードＤＰ１のしきい電圧ＶＴ以下に保たれる。そのため、遅延時間の増大及び過渡的電流による電源線ＶＣＣの電位変動を防止することができる。以上は、電源線ＶＣＣの電位が上昇する場合について述べたが、逆にグランド線ＶＳＳの電位が低下した場合も同様であり、ＭＯＳダイオードＤＮ１を設けることにより、ＶＳＳ−ＶＳＴ間の電位差ΔＶＳＴの増大を防止することができる。

図２２には、約６４Ｍビットのダイナミック型ＲＡＭの周辺回路に本発明を適用した場合を説明するための特性図が示されている。同図の縦軸は、非活性状態において電源線ＶＣＣが２．９Ｖから３．７Ｖに上昇し、その直後（１０μｓ後）に活性状態に遷移する際に流れる電源電流のピーク値を示す。ＭＯＳダイオードＤＰ１のゲート幅を大きくするほど上記電圧差ΔＶＣＴの回復速度が速くなり、電源電流のピーク値が減少する。ただし、ＭＯＳダイオードＤＰ１のゲート−ソース間は非活性状態においては順バイアスされているので、ゲート幅を大きくするとＭＯＳダイオードＤＰ１を介して流れるリーク電流が増大する。ダイナミック型ＲＡＭの周辺回路では、上記リーク電流を１００ｎＡ程度以下に抑える必要があるので、同図よりＭＯＳダイオードＤＰ１のゲート幅を１００μｍ以下にする必要がある。この場合、電源電流のピーク値は約３６０ｍＡとなる。これは、上記ＭＯＳトランジスタＤＰ１を設けない場合のピーク電流（５７０ｍＡ）の約６０％であり、電源バンプが発生しない場合のピーク電流値（３５０ｍＡ）とほぼ同程度まで低減できる。

上記スイッチＭＯＳＦＥＴＱＭＣ等を分割し、前記実施例のように信号伝達方向に沿って時間差を持たせて順次にオン状態にさせるよう複数のスイッチＭＯＳＦＥＴに分割して、それらを上記のように順次にオン状態にさせた場合には、全体として電源電流のピーク値が低下させることができるものである。このように、上記のようなＭＯＳダイオードを設ける構成は、上記スイッチＭＯＳＦＥＴを１つで構成する場合、及び分割してそれを前記説明したドミノ倒しのように順次にスイッチ制御する場合のいずれに対しても、電源バンプ対策としての効果を奏することができるものである。

図２３には、この発明の他の一実施例の回路図が示されている。サブ電源線ＶＣＴ（サブグランド線ＶＳＴ）の電位を電源線ＶＣＣ（グランド線ＶＳＳ）に追随させるための手段としてＭＯＳダイオードに代えて、容量を用いるようにするものである。この容量ＣＴＣも、上記同様に電源バンプに対するサブスレッショルド電流低減回路の耐性を向上させる目的のために設けられる。同図の容量ＣＴＣ及びＣＳＣは、結合容量であり、例えばＭＯＳＦＥＴのゲート容量を用いて形成される。サブ電源線ＶＣＴの寄生容量をＣＴとすると、電源線ＶＣＣの電位がΔＶだけ変動したときのサブ電源線ＶＣＴの電位変動はΔＶ／（１＋ＣＴ／ＣＴＣ）で与えられる。結合容量ＣＴＣを寄生容量ＣＴに比べて大きくするほど、電源線ＶＣＣの電位変動に対するサブ電源線ＶＣＴの追随性が向上する。約６４Ｍビットのダイナミック型ＲＡＭの周辺回路を本発明に適用した設計例では、寄生容量ＣＴは約２００ｐＦであり、結合容量ＣＴＣを４００ｐＦとしている。この場合、電源線ＶＣＣの電位が例えば０．８Ｖ上昇すると、サブ電源線ＶＣＴの電位も０．５３Ｖ上昇するので、上記電位差ΔＶＣＴの変動（増大）は０．２７Ｖに抑えることができる。

以上では、電源バンプによって起こる上記電位差ΔＶＣＴ（又はΔＶＳＴ）の増大を防止する手段について述べてきた。しかし、上記電位差ΔＶＣＴ又はΔＶＳＴの増大はそれ以外の原因、すなわち非活性状態にもかかわらず回路の入力レベルが切り替わった場合にも起こり得ることに、本願発明者等は気が付いた。つまり、非活性状態において、入力信号のレベルが切り替わると、それに応じて回路の一部が論理動作を行うことなる。この場合の動作電流は上記フローティング状態のサブ電源線ＶＣＴ及びサブグランド線ＶＳＴから供給される。つまり、上記のように非活性状態では電源線ＶＣＣやグランド線ＶＳＳと接続されるスイッチＭＯＳＦＥＴがオフ状態であるために、上記論理動作電流によりサブ電源線ＶＣＴの電位は放電電流により低下し、サブグランド線ＶＳＴの電位は充電電流により上昇する。

図２４には、この発明の他の一実施例の回路図が示されている。この実施例では、上記のような不所望な入力信号のレベルの変化によるサブ電源線ＶＣＴとサブグランド線ＶＳＴの電位変化の増大を防止するために、論理回路の入力には２入力のナンド（ＮＡＮＤ）ゲート回路Ｎ１が設けられる。入力信号ＩＮは、このゲートＮ１を介して論理回路に加えられる。上記ゲート回路Ｎ１の他方の入力には、インバータ回路ＩＮＶ１を介して、活性／非活性の切り替え制御信号φが加えられる。上記制御信号φは、上記インバータ回路ＩＮＶ１を介してスイッチ用Ｎチャンネル型ＭＯＳＦＥＴＱＭＳのゲートに加えられ、上記インバータ回路ＩＮＶ１とＩＮＶ２を介してスイッチ用Ｐチャンネル型ＭＯＳＦＥＴＱＭＣのゲートに加えられる。

非活性状態において、上記制御信号φはハイレベルとなり、スイッチ用Ｐチャンネル型ＭＯＳＦＥＴＱＭＣ及びスイッチ用Ｎチャンネル型ＭＯＳＦＥＴＱＭＳをオフ状態にさせるとともにゲート回路Ｎ１の出力信号をハイレベルに固定する。そのため、入力信号ＩＮのレベルが雑音等により変動しても論理回路がこれに応答して動作することはない。活性状態に切り替わると、制御信号φはロウレベルとなり、入力信号ＩＮのレベルに応じた信号が入力されるので、論理回路は通常と変わりのない動作を行う。

以上述べてきた実施例の回路が正常に動作するためには、回路を構成する全ての論理ゲートの電源及びグランドは非活性時の出力レベルに応じてＶＣＣ／ＶＣＴ及びＶＳＳ／ＶＳＴのうち適当な側に接続されている必要がある。すなわち、非活性時の出力がハイレベルの論理ゲートではＰチャンネル型ＭＯＳＦＥＴのソースを電源線ＶＣＣに接続し、Ｎチャンネル型ＭＯＳＦＥＴのソースをサブグランド線ＶＳＴに接続する。非活性時の出力がロウレベルの論理ゲートではＰチャンネル型ＭＯＳＦＥＴのソースをサブ電源線ＶＣＴに接続し、Ｎチャンネル型ＭＯＳＦＥＴのソースをグランド線ＶＳＳに接続する。しかし、多数のゲートから構成されている回路では、これを人手で検証することは工数だけではなく、信頼性の点からも問題がある。これが大容量のダイナミック型ＲＡＭやマイクロプロセッサ等の大規模集積回路に本発明を適用する上での大きな課題となる。

図２５には、この発明に係る上記サブスレッショルドリーク電流を低減させる論理回路における上記各ゲートの電源接続の検証を行う方法の原理を説明するための回路図が示されている。同図の例では、２段目のインバータ回路ＩＮＶ２と３段目のインバータ回路ＩＮＶ３の電源線及びクランド線の接続が誤っている。すなわち、非活性状態においてインバータ回路ＩＮＶ２の出力（ノードＮ２）はロウレベルであるからグランド線ＶＳＳに接続すべきのところ、誤ってサブグランド線ＶＳＴに接続している。また、インバータ回路ＩＮＶ３の出力（ノードＮ３）はハイレベルであるから電源線ＶＣＣに接続すべきところ、誤ってサブ電源線ＶＣＴに接続している。

この場合、インバータ回路ＩＮＶ２の出力（ノードＮ２）は、オン状態のＮチャンネル型ＭＯＳＦＥを介してサブグランド線ＶＳＴと同じ電位となり、インバータ回路ＩＮＶ３の出力（ノードＮ３）は、オン状態のＰチャンネル型ＭＯＳＦＥを介してサブ電源線ＶＣＴと同じ電位となる。これに対して、正しい接続が行われている１段目のインバータ回路ＩＮＶ１の出力ノードＮ１と４段目のインバータ回路ＩＮＶ４の出力ノードＮ４は、それぞれ電源線ＶＣＣとグランド線ＶＳＳと同じ電位となる。このことに着目し、回路解析シュミレーションにおいて、上記サブ電源線ＶＣＴとサブグランド線ＶＳＴの電位を、上記電源線ＶＣＣとグランド線ＶＳＳの電位設定と異なるように設定し、各ノードの電位を求めるようにする。すると、正しい接続が行われたインバータ回路ＩＮＶ１，ＩＮＶ４の各ノードＮ１やＮ４の電位は、それぞれＶＣＣとＶＳＳに等しい電圧であるのに対して、誤った接続が行われたインバータ回路ＩＮＶ２，ＩＮＶ３の各ノードＮ２やＮ３の電位は、それぞれＶＣＴとＶＳＴに等しい電圧となる。上記設定されたサブ電源線ＶＣＴとサブグランド線ＶＳＴの電位となるノードを探し出すことにより、誤った接続が行われたインバータ回路や論理ゲートを見つけ出すことができる。

例えば、電源線ＶＣＣに対してサブ電源線ＶＣＴを高くし、グランド線ＶＳＳに対してサブグランド線ＶＳＴを低くし、あるノードの電圧ＶＮを回路シミュレーションにより求め、ＶＮ＞ＶＣＣやＶＮ＜ＶＳＳの条件のものを探し出すことにより、上記誤った接続のものを簡単に探し出すことができる。逆に、電源線ＶＣＣに対してサブ電源線ＶＣＴを低くし、グランド線ＶＳＳに対してサブグランド線ＶＳＴを高くし、あるノードの電圧ＶＮを回路シミュレーションにより求め、ＶＮ＜ＶＣＣやＶＮ＞ＶＳＳの条件のものを探し出すようにすると、正しい接続によりＮＶ＝ＶＣＣのときＶＮ＞ＶＳＳの条件が成立してしまうし、正しい接続によりＮＶ＝ＶＳＳのときＶＮ＞ＶＣＣの条件が成立してしまうので、電圧比較では検出できない。そのため、上記のような電源線ＶＣＣに対してサブ電源線ＶＣＴを低くし、グランド線ＶＳＳに対してサブグランド線ＶＳＴを高く設定したきには、上記設定された電圧ＶＣＴ又はＶＳＴに等しい電圧ＶＮを探し出すようにすることになる。

図２６には、上記電源接続の検証方法を実施するための検証システムの一実施例のシステム構成図が示されている。この実施例の電源接続検証システムは、特に制限されないが、ＳＰＩＣＥ等のコンピュータを用いた回路シミュレータと、回路シミュレータの出力を解析して、接続誤りを検出するための後処理ソフトウェアからなっている。上記回路シミュレータでは、同図に示すようにサブ電源線ＶＣＴおよびサブグランド線ＶＳＴの電位を、上記のように電源線ＶＣＣ及びグランド線ＶＳＳの電位と異なるように設定し、回路内の全てのノードの電位ＶＮを計算する。その結果は中間ファイルを介して後処理ソフトウェアで処理する。上記のように電源線ＶＣＣに対してサブ電源線ＶＣＴを高くし、グランド線ＶＳＳに対してサブグランド線ＶＳＴを低くした場合には、ＶＮ＞ＶＣＣやＶＮ＜ＶＳＳの条件のものを抽出する。抽出されたノードは、リストして印刷出力されるとともに、回路図上の位置がグラフィック端末の画面上に表示させるようにするものである。

以上の実施例においては、低しきい電圧化によるサブスレッショルドリーク電流の低減を図るために、非活性時の出力がハイレベルの論理ゲートやインバータ回路には電源線ＶＣＣに接続し、接地側をサブグランド線ＶＳＴに接続し、かかるサブグランド線ＶＳＴに設けられたスイッチＭＯＳＦＥＴをオフ状態にさせ、非活性時の出力がロウレベルの論理ゲートやインバータ回路には接地線ＶＳＳに接続し、電源側をサブ電源線ＶＣＴに接続し、かかるサブ電源線ＶＣＴに設けられたスイッチＭＯＳＦＥＴをオフ状態にさせる。

上記のようなスイッチをオン状態やオフ状態にさせるとき、上記の実施例では所望のオン抵抗を得るために比較的大きなゲート容量を持つスイッチＭＯＳＦＥＴの駆動電流及びそのオン状態に伴い電源電流のピーク電流を低減させるために、複数に分割し、かつそれぞれに遅延信号を供給してドミノ倒しのように時間差を以てスイッチ制御させることに大きな特徴がある。このことは、上記のようなサブ電源線やサブグランド線によるサブスレッショルドリーク電流の低減の他、一般的な電源スイッチとして利用可能性を持っている。つまり、半導体技術の進展により、１つの半導体基板には多数の機能ブロックが搭載できるようにされ、それ自体で１つのディジタル情報処理システムが実現でき、近い将来にはその傾向が強くなることが予測される。

この場合、多数の機能ブロックは、常に動作状態であることが必要ではない。このとき、所定のデータ処理を行っている間、動作することが不必要な機能ブロックが存在する場合、そこでの消費電流を上記サブスレッショルドリーク電流のようなリーク電流を含めて全て遮断してしまうことには十分な意義が生じる。このような場合、電源スイッチのオン状態やオフ状態のときに、動作状態にある機能ブロックからみれば、電源線に大きなノイズが乗ることは許されないものである。このような観点からすると、１つの半導体集積回路装置に搭載される特定の機能ブロックが動作中に、動作しない他機能ブロックの電源を遮断したり、投入したりすることには大きな問題が生じる。

しかしながら、前記実施例のスイッチＭＯＳＦＥＴは、そのようなピーク電流を発生させないで、オン状態とオフ状態にすることができる。つまり、この発明に係るスイッチＭＯＳＦＥＴは、半導体集積回路装置に形成される回路ブロックに対する選択的な電源供給を行うスイッチＭＯＳＦＥＴとして用いることができることを意味する。

図２７には、この発明が適用される１チップのマイクロコンピュータの一実施例のシステム構成図が示されている。この実施例のマイクロコンピュータＭＣＵは、演算器ＡＬＵを含むストアドプログラム方式の中央処理ユニットＣＰＵをその中心的な構成要素とする。この中央処理ユニットＣＰＵには、システムバスＳ−ＢＵＳを介して乗算器ＭＵＬＴ，メモリ管理ユニットＭＭＵ及びキャッシュメモリＣＡＣＨＥが結合され、メモリ管理ユニットＭＭＵにはアドレス変換テーブルＴＬＢが結合される。メモリ管理ユニットＭＭＵ及びキャッシュメモリＣＡＣＨＥは、さらにその他方においてキャッシュバスＣ−ＢＵＳに結合され、このキャッシュバスＣ−ＢＵＳにはバスコントローラＢＳＣが結合される。

バスコントローラＢＳＣは、その他方において周辺バスＰ−ＢＵＳ及び外部バスＥ−ＢＵＳに結合される。このうち、周辺バスＰ−ＢＵＳには、リフレッシュコントローラＲＥＦＣ，ダイレクトメモリアクセスコントローラＤＭＡＣ，タイマ回路ＴＩＭ，シリアルコミュニケーションインターフェイスＳＣＩ，ディジタル／アナログ変換回路Ｄ／Ａ及びアナログ／ディジタル変換回路Ａ／Ｄ等の周辺装置コントローラとクロックコントローラＣＫＣとが結合され、外部バスＥ−ＢＵＳには、外部インターフェイスＥＸＩＦが結合される。

リフレッシュコントローラＲＥＦＣ，ダイレクトメモリアクセスコントローラＤＭＡＣ，タイマ回路ＴＩＭ，シリアルコミュニケーションインターフェイスＳＣＩ，ディジタル／アナログ変換回路Ｄ／Ａ及びアナログ／ディジタル変換回路Ａ／Ｄは、その他方において割り込みコントローラＩＮＴＣに結合され、この割り込みコントローラＩＮＴＣは割り込み要求信号ＩＲＱを介して中央処理ユニットＣＰＵに結合される。クロックコントローラＣＫＣには、クロックパルス発生回路ＣＰＧと後述する複数のクロックスイッチとが結合され、外部インターフェイスＥＸＩＦには、携帯情報端末ＰＤＡや外部メモリ等が結合される。

割り込みコントローラＩＮＴＣには、さらにリアルタイムクロック回路ＲＴＣが結合される。このリアルタイムクロック回路ＲＴＣには、その周波数が変化されない安定した周波数のクロック信号が供給される。これにより、リアルタイムクロック回路ＲＴＣは、正確な時間管理を行う。

リアルタイムクロック回路ＲＴＣは、所定の時間間隔で割込み信号ＲＴＣＩを割り込みコントローラＩＮＴＣに出力し、中央処理ユニットＣＰＵに対して所定の時間間隔で割込み要求を発生する。割り込みコントローラＩＮＴＣには、さらに所定の外部端子を介して外部割込み信号ＯＩＮＴも供給される。これにより、外部装置は、割り込みコントローラＩＮＴＣを介して中央処理ユニットＣＰＵと論理的に結合される。

この実施例において、クロックコントローラＣＫＣは、複数の制御レジスタを含む。これらの制御レジスタには、中央処理ユニットＣＰＵから周辺バスＰ−ＢＵＳを介して、所定の制御データの書き込み又は読み出しが行われる。クロックコントローラＣＫＣは、各制御レジスタへ設定された制御データに従って、前記制御信号ＰＬＬＯＮ，ＰＬＬＳＢ，ＣＯＳＥＬ１，ＣＯＳＥＬ２又はＣＫＥＮ等を選択的に形成するとともに、複数のモジュールイネーブル信号ＡＤＥＮ等を選択的に形成する。なお、図面が煩雑となるのを避けるため、これらの制御信号やモジュールイネーブル信号を１本の配線で示した。言うまでもなく、クロックコントローラＣＫＣは、周辺バスＰ−ＢＵＳに代えて、システムバスＳ−ＢＵＳに結合してもよい。

ここで、中央処理ユニットＣＰＵは、クロックパルス発生回路ＣＰＧから供給されるシステムクロック信号ＣＫ１に同期して動作し、例えばキャッシュメモリＣＡＣＨＥから読み出される制御プログラムに従って所定の演算処理を実行するとともに、マイクロプロセッサＭＰＵの各部を制御・統括する。このとき、演算器ＡＬＵは、必要に応じて算術論理演算を実行し、乗算器ＭＵＬＴは乗算処理を実行する。また、メモリ管理ユニットＭＭＵは、メモリアクセスに際して中央処理ユニットＣＰＵから出力される論理アドレスを、アドレス変換テーブルＴＬＢを用いて物理アドレスに変換する。

キャッシュメモリＣＡＣＨＥは、高速アクセス可能なメモリからなり、マイクロプロセッサＭＰＵの外部に設けられた外部メモリに格納されるプログラム又はデータ等を所定のブロック単位で読み出し保持して、中央処理ユニットＣＰＵの高速動作に寄与する。中央処理ユニットＣＰＵ，乗算器ＭＵＬＴ，メモリ管理ユニットＭＭＵ及びキャッシュメモリＣＡＣＨＥは、比較的高い周波数のシステムクロック信号ＣＫ１に従って動作する。

バスコントローラＢＳＣは、周辺バスＰ−ＢＵＳに結合される各周辺装置コントローラのバスアクセスを管理するとともに、これらの周辺装置コントローラの動作を制御する。一方、周辺装置コントローラの一つであるリフレッシュコントローラＲＥＦＣは、外部メモリとして設けられたダイナミック型ＲＡＭ（ランダムアクセスメモリ）のリフレッシュ動作を制御し、ダイレクトメモリアクセスコントローラＤＭＡＣは、例えば外部メモリとキャッシュメモリＣＡＣＨＥ等との間の高速データ転送をサポートする。

タイマ回路ＴＩＭは、中央処理ユニットＣＰＵで必要な時間管理をサポートとし、シリアルコミュニケーションインターフェイスＳＣＩは、外部の通信制御装置等との間のシリアルデータ転送をサポートする。さらに、アナログ／ディジタル変換回路Ａ／Ｄは、外部のセンサ等から入力されるアナログ信号を所定ビットのディジタル信号に変換し、ディジタル／アナログ変換回路Ｄ／Ａは、逆に中央処理ユニットＣＰＵから出力されるディジタル信号を所定のアナログ信号に変換して外部出力する。

割り込みコントローラＩＮＴＣは、各周辺装置コントローラの割り込み要求を所定の優先順位で択一的に受理し、割り込み要求信号ＩＲＱとして中央処理ユニットＣＰＵに伝達する。また、外部インターフェイスＥＸＩＦは、マイクロコンピュータＭＣＵの各部と外部に結合された携帯情報端末ＰＤＡ及び外部メモリ等との間のデータ授受を制御・管理し、これらの外部装置とマイクロコンピュータＭＣＵとの間のインターフェイス整合を行う。バスコントローラＢＳＣならびに各種周辺装置コントローラは、比較的低い周波数のシステムクロック信号ｃｋｓに同期して動作する。

この実施例において、マイクロコンピュータＭＣＵを構成する各部は、所定のレイアウト条件をもって１個の半導体集積回路装置ＬＳＩに形成されるが、これらの各部はいわゆるモジュール化され、ユーザ仕様に基づいて選択的に形成される。この実施例のマイクロコンピュータＭＣＵは、上記複数のモジュールのそれぞれに対応して設けられかつ対応するモジュールイネーブル信号の有効レベルを受けて選択的にオン状態とされる複数の電源スイッチＭＯＳＦＥＴを備え、それが非活性にされるときにかかるスイッチＭＯＳＦＥＴがオフ状態にされて、そこでの電流消費を実質的にゼロにする。

ディジタル／アナログ変換器Ｄ／Ａや、アナログ／ディジタル変換器Ａ／Ｄは、リニア回路部分をもっており、それが非動作状態でも比較的大きな電流消費を行う。しかも、それは常に動作する必要はないことが多い。したがって、上記のような電源スイッチＭＯＳＦＥＴで動作電流を遮断させることにより、非活性時の消費電流をゼロにすることができる。また、他のディジタル回路でも、サブスレッショルドリーク電流等のリーク電流が発生するものでは、電源遮断させることの意義は大きい。上記のような電源スイッチＭＯＳＦＥＴを設けた場合、そのスイッチ制御の際に大きなピーク電流が流れる。そこで、各モジュール等の機能ブロックに設けられるスイッチＭＯＳＦＥＴを並列形態に接続された複数のスイッチＭＯＳＦＥＴとし、それらを活性化信号によりドミノ倒しのように順次にオン状態／オフ状態にさせることにより、ピーク電流を低減させることができる。それ故、各モジュール等の機能ブロックは、上記ディジタル／アナログ変換回路Ｄ／Ａのようなリニア回路のように非動作時に直流を流さないような回路であることが条件とされない。

低しきい電圧化されたＭＯＳＦＥＴを用いて、高集積化と高速化及び低電圧化されたシステムでは、前記ダイナミック型ＲＡＭのようにサブスレッショルドリーク電流が問題になる。そこで、各機能ブロックにおいて、非活性時のレベルが固定される部分には、前記実施例のようにサブ電源線やサブグランド線に接続して、そこに設けられたスイッチＭＯＳＦＥＴをオフ状態にしてスタンバイ時のサブスレッショルドリーク電流等のリーク電流の発生を防止するようにしても良いことはいうまでもない。

上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 機能毎に分けられ、かつそれぞれが動作制御信号により回路動作を行うようにされた複数の回路ブロックの内部電源線と、外部端子から供給される動作電圧を伝える電源線との間に並列形態に複数のスイッチＭＯＳＦＥＴを設け、これらのスイッチＭＯＳＦＥＴを上記動作制御信号を順次に遅延された制御信号によりドミノ倒しのように順次にオン状態にして動作電圧を供給することより、オン状態／オフ状態でのピーク電流の発生を防止しつつ、かかる機能ブロック又はモジュールが非活性（非動作）状態のときの消費電流をゼロにすることができる。
（２） 動作起動信号を含む外部端子から供給される入力信号に応答する入力回路ブロックと、かかる入力回路ブロックを通して入力された入力信号を受けて動作する内部回路ブロックと、かかる内部回路ブロックの出力信号を外部端子へ送出させる出力回路ブロックとに分け、外部端子から供給される動作電圧を伝える電源線と上記内部回路ブロックのうち非動作状態のときに記憶動作を必要としない第１の回路部分の内部電源線との間に並列形態に複数のスイッチＭＯＳＦＥＴを設け、かつ上記入力回路を通して供給された起動信号を順次に遅延させた制御信号によりドミノ倒しのように順次にオン状態にして動作電圧を供給することにより、動作速度を犠牲にすることなく、オン状態／オフ状態でのピーク電流の発生を防止し、かつ、かかる機能ブロックにおける非活性（非動作）状態での消費電流をゼロにすることができる。
（３） 上記入力回路ブロックと内部回路ブロックのうち記憶動作を必要とする第２の回路部分及び出力回路ブロックとは、上記電源線から定常的に動作電圧を与えるようにすることにより、動作速度を犠牲にすることく、所望の回路機能を維持することができる。
（４） 上記内部回路ブロックは、ＣＭＯＳ回路から構成され、かかるＣＭＯＳ回路の第１の回路部分は、非動作状態のときに出力信号レベルがハイレベルの回路には接地電圧に対応した第１の内部電源線に接続され、出力信号がロウレベルの回路には電源電位に対応した第２の内部電源線に接続され、上記第１の内部電源線と電源線との間及び上記第２の内部電源線と接地線との間には、上記起動信号が順次に遅延された制御信号によりドミノ倒しのように順次にオン状態にされる複数のスイッチＭＯＳＦＥＴからなる内部電源スイッチ回路を設けることにより、動作速度を維持し、ピーク電流を抑えつつ、サブスレッショルドリーク電流を低減できる。
（５） 上記ＣＭＯＳ回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとは、低しきい電圧化することにより、低電圧化と高速化を維持しつつ、サブスレッショルドリーク電流を低減させることができる。
（６） 上記入力回路ブロックと出力回路ブロックは、ＣＭＯＳ回路により構成され、かかるＣＭＯＳ回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ及び上記内部電源スイッチ回路を構成するＭＯＳＦＥＴとは、上記内部回路を構成するＣＭＯＳ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのしきい電圧に比べて相対的に大きく設定せることにより、サブスレッショルドリーク電流を抑えつつ高速動作を維持することができる。
（７） 上記しきい電圧の設定は、ＭＯＳＦＥＴチャンネル長依存性によりそれぞれが設定され、かつチャンネル領域の表面にソース，ドレインと同じ導電型で低い不純物濃度からなるカウンタドープ層が形成されることにより、高速化とピーク電流を低減させることができる。
（８） 上記内部回路ブロックは、動作シーケンスに対応して複数ブロックに分けられ、上記起動信号はかかる動作シーケンスに同期して遅延されて上記内部電源スイッチ回路に供給されるようにすることにより、電源スイッチのオン／オフ切り換え時の電流がいっそう分散されてピーク電流を低減させることができる。
（９） 上記入力回路は、アドレスマルチプレックス方式でアドレス信号と制御信号が供給される入力回路であり、上記内部回路ブロックは、ダイナミック型メモリセルを用いたメモリアレーと、そのＸ系アドレス選択回路及びＹ系アドレス選択回路からなり、上記出力回路はデータ入出力回路のように分割することにより、かかるダイナミック型ＲＡＭの動作シーケンスに合わせて回路が分割されて、順次に電源スイッチＭＯＳＦＥＴを制御を行うことにより、動作速度を維持しながらピーク電流を合理的に低減させることができる。
（１０） 上記Ｙ系アドレス選択回路に設けられる内部電源スイッチ回路は、かかる回路の動作に必要な動作電流を流すようにされた１ないし複数からなるＭＯＳＦＥＴから構成され、動作までの時間が長いことを利用してかかるＭＯＳＦＥＴのゲートに供給される制御信号の変化を緩やかにすることにより、簡単な構成でピーク電流を低減させることができる。
（１１） 上記第１の内部電源線と第２の内部電源線の間には、それぞれに対応する内部電源スイッチＭＯＳＦＥＴがオフ状態にされたときに一時的にオン状態にされる短絡スイッチＭＯＳＦＥＴを設けることにより、第１内部電源線及び第２内部電源線間のチャージシェアによりそれぞれの非活性時の電圧を高速に決めることができるので、サブスレッショルドリーク電流のいっそう低減させることができる。
（１２） 上記第１の内部電源線と第２の内部電源線の間には、上記電源線と接地線の電位変化に追随して上記第１の内部電源線と第２の内部電源線の電位を変化させるＭＯＳダイオード又は容量からなるカップリング手段を設けることにより、電源バンプにより上記電源線や接地線の電位が大きく変動した際に、電源線や接地線に対する第１の内部電源線と第２の内部電源線の電位との電圧差を小さく保つことができ、内部回路を活性化する際のピーク電流の増大を抑えることができる。
（１３） 上記ＣＭＯＳ回路からなる第１の回路部分の入力端子には、かかる第１の回路部分を活性化させる制御信号によりゲートを介して入力信号が供給され、上記非活性状態に対応した制御信号により上記第１の回路部分の入力端子に入力される信号レベルを固定させることにより、電源ノイズ等に対しても上記入力信号が固定レベルに維持できるから、第１の内部電源線と第２の内部電源線の不所望な変動を防止して上記電源線や接地線との電圧差を小さく保つことができ、内部回路を活性化する際のピーク電流の増大を抑えることができる。
（１４）ＣＭＯＳ回路からなる内部回路のうち、非動作状態のときに出力信号レベルがロウレベルの第１の回路は、外部端子から供給される電源電圧が伝えられる電源線に対応した第１の内部電源線と外部端子から供給される接地電位が伝えられる接地線に接続され、出力信号がハイレベルの第２の回路は、上記電源線と上記に対応した第２の内部電源線に接続されてなる半導体集積回路装置において、コンピュータシミュレータにて上記第１及び第２の内部電源線にはそれぞれ電源線及び接地線とは異なる電位を設定し、各回路の出力ノードの電位を算出させ、かかる出力ノードの電位が上記第１及び第２の内部電源線の電位に対応したものであることを検出してそのノード情報を出力させることにより、誤接続箇所を簡単に見つけ出すことができる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記入力部や出力回路及び電源スイッチＭＯＳＦＥＴのようにサブスレッショルドリーク電流が実質的に問題にならないようなしきい電圧のＭＯＳＦＥＴを形成する方法は、上記のようにチャネル長依存性を利用するものの他、チャンネル部分の不純物濃度を高くしたり、ゲート絶縁膜を制御したり、あるいはそれらが形成される基板に深いバックバイアスを供給する等種々の実施形態を採ることができる。

ダイナミック型ＲＡＭにおける内部回路は、前記のような外部端子からの制御信号により動作モードが設定されるものの他、シンクロナスダイナミック型ＲＡＭのようにコマンドにより動作モードが決定されるものでもよい。この場合には、コマンドデータの出力を受ける制御タイミング回路で、上記スイッチＭＯＳＦＥＴの制御を行うようにすればよい。また、スタティック型ＲＡＭでは、チップイネーブル信号によりスイッチＭＯＳＦＥＴを制御すればよい。ただし、キャッシュメモリ用のスタティック型ＲＡＭでは外部入力信号が変化しなくても回路が動作するモードがあるため、スイッチＭＯＳ制御回路もそれに応じたモード判定信号等によりスイッチ制御するようにすればよい。この発明は、前記のようなメモリ回路や、１チップマイクロコンピュータの他、ＭＯＳＦＥＴにより構成される各種半導体集積回路装置に適用可能である。

この発明が適用されたダイナミック型ＲＡＭの主として入力部と、Ｘ系回路とアレーブロックの一実施例を示すブロック図である。 この発明が適用されたダイナミック型ＲＡＭの主としてＹ系及び書き込み回路と出力バッファの一実施例を示すブロック図である。 この発明が適用されたダイナミック型ＲＡＭのＸ系のアドレス入力部の一実施例を示す回路図である。 この発明が適用されたダイナミック型ＲＡＭの内部アドレス信号を受けるプリデコーダの一実施例を示す回路図である。 この発明が適用されたダイナミック型ＲＡＭのＸデコーダとそれに設けられるラッチ回路及びワードドライバの一実施例を示す具体的回路図である。 この発明が適用されたダイナミック型ＲＡＭのマットコントロール回路の一実施例を示す回路図である。 この発明が適用されたダイナミック型ＲＡＭの動作の一例を説明するタイミング図である。 この発明が適用されるダイナミック型ＲＡＭのメモリアレーとその周辺選択回路の一実施例を示すブロック図である。 この発明が適用されるダイナミック型ＲＡＭの入出力インターフェイス部とタイミング制御回路の一実施例を示すブロック図である。 この発明に係るダイナミック型ＲＡＭのメモリアレー部の一実施例を示す要部回路図である。 この発明に係るダイナミック型ＲＡＭを説明するための一実施例の素子構造断面図である。 この発明に係る半導体集積回路装置の一実施例を説明するためのブロック図である。 この発明に係る半導体集積回路装置の他の一実施例を説明するためのブロック図である。 この発明に係るダイナミック型ＲＡＭにおけるＸ系の入力部分の一実施例を示す回路図である。 図１４のＸ系の入力部分の動作の一例を説明するためのタイミング図である。 この発明に係る半導体集積回路装置に用いられるＭＯＳＦＥＴの一実施例を示す概略構造断面図である。 この発明を説明するためのＮチャンネル型ＭＯＳＦＥＴのゲート長としきい電圧との関係を示す特性図である。 この発明を説明するためのピーク電流とスイッチＭＯＳＦＥＴの起動信号の遅延時間等の関係を示す特性図である。 この発明の他の一実施例を示す回路図である。 図１９の実施例の動作を説明するためのタイミング図である。 この発明の他の一実施例を示す回路図である。 約６４Ｍビットのダイナミック型ＲＡＭの周辺回路に本発明を適用した場合を説明するための特性図である。 この発明の他の一実施例を示す回路図である。 この発明の他の一実施例を示す回路図である。 この発明に係るサブスレッショルドリーク電流を低減させる論理回路の電源接続の検証を行う方法の原理を説明するための回路図である。 図２５の電源接続の検証方法を実施するための検証システムの一実施例を示すシステム構成図である。 この発明が適用される１チップのマイクロコンピュータの一実施例を示すシステム構成図である。

符号の説明

１…ＲＡＳ入力バッファ、２…ＲＡＳクロック発生回路、３…アドレスバッファ、４…Ｘアドレスラッチ回路、５…ＣＢＲカウンタ、６…Ｘプリデコーダ、７…マットセレクト回路、８…Ｘアドレスコンパレータ、９…マットコントロール回路、１２…Ｘデコーダ、１３…ワードドライバ、１４…センスアンプ、１５…メモリアレー、１６…コモンソーススイッチ、１７ａ〜１７ｄ…遅延回路、１８…ＣＡＳ入力バッファ、１９…ＣＡＳクロック発生回路、２０…Ｙアドレスラッチ、２１…ライトクロック発生回路、２２…出力イネーブル入力バッファ、２３…ライトイネーブル入力バッファ、２４…データ入力バッファ、２５…アドレス変化検出回路、２６…イコライジングパルス発生回路、２７…メインアンプコントロール回路、２８…Ｙプリデコーダ、２９…Ｙアドレスコンパレータ、３０…メインアンプ、３１…ライトバッファコントロール回路、３２…ライトバッファ、３３…Ｙデコーダ、３４…ベンダテスト回路、３５…データセレクタ、３６…データ出力バッファ、ＱＰ１〜ＱＮ５…スイッチＭＯＳＦＥＴ、
ＣＮ１〜ＣＮ４…クロックドインバータ回路、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、ＩＶ１…インバータ回路、
ＭＡＴ０〜ＭＡＴ７…メモリマット、ＭＡＲＹ０，ＭＡＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ６７…センスアンプ、ＸＤＥＣ…ロウデコーダ回路、ＡＲＹＣＴＲＬ…アレイ制御回路、ＹＤＥＣ…カラムデコーダ回路、ＭＡＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マット制御回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
Ｍ１〜Ｍ３…アルミニュウム配線層、ＴＨ１，ＴＨ２…スルーホール、ＬＣＮＴ，ＦＣＮＴ…コンタクト、ＦＧ…１層目ポリシリコン（ゲート電極）、ＳＧ…２層目ポリシリコン（ストレージノード）、ＴＧ…３層目ポリシリコン（プレート）。

ＱＭＣ，ＱＭＳ…スイッチＭＯＳＦＥＴ、ＤＰ１，ＤＮ１…ダイオード接続ＭＯＳＦＥＴ、ＣＴＣ，ＣＳＣ…結合容量、ＩＮＶ１〜ＩＮＶ４…インバータ回路、Ｎ１…ゲート回路、
ＣＰＵ…中央処理ユニット、ＡＬＵ…演算器、ＭＵＬＴ…乗算器、ＭＭＵ…メモリ管理ユニット、ＴＬＢ…アドレス変換テーブル、ＣＡＣＨＥ…キャッシュメモリ、ＢＳＣ…バスステートコントローラ、ＲＥＦＣ…リフレッシュコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ、ＴＩＭ…タイマ回路、ＳＣＩ…シリアルコミュニケーションインターフェイス、Ｄ／Ａ…ディジタル／アナログ変換回路、Ａ／Ｄ…アナログ／ディジタル変換回路、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ…クロック発生回路、Ｓ−ＢＵＳ…システムバス、Ｃ−ＢＵＳ…キャッシュバス、Ｐ−ＢＵＳ…周辺バス。

Claims (3)

1. ＣＭＯＳ回路からなる内部回路を備え、
   上記ＣＭＯＳ回路のうち、非動作状態の時に出力信号レベルがロウレベルの第1の回路は、外部端子から供給される電源電圧が伝えられる電源線に対応した第1の内部電源線と外部端子から供給される接地電位が伝えられる接地線に接続され、出力信号がハイレベルの第2の回路は、上記電源線と上記電源線に対応した第2の内部電源線に接続されてなる半導体集積回路装置における上記第1及び第2の内部配線に対する、半導体集積回路装置の回路接続検証方法であって、
   上記第1の内部電源線を上記電源線よりも高い電位に設定し、上記第2の内部電源線を上記接地線より低い電位に設定し、回路状態を非動作状態に設定するステップと、
   各回路の出力ノードの電位を算出するステップと、
   上記出力ノードの電位が、上記電源線の電位よりも高い、もしくは上記接地線の電位よりも低い出力ノード情報を検出して該出力ノード情報を誤接続箇所として出力するステップと
   を有することを特徴とするシミュレータを用いた半導体集積回路装置の回路接続検証方法。
2. 請求項１において、
   上記各回路の出力ノードの電位の算出を行うシミュレータはＳＰＩＣＥシミュレー
   タであることを特徴とする半導体集積回路装置の回路接続検証方法。
3. 請求項１において、
   上記誤接続箇所の出力を回路図上に表示することを特徴とする半導体集積回路装
   置の回路接続検証方法。

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