KR100443102B1

KR100443102B1 - 빈도체집적회로장치와그동작방법

Info

Publication number: KR100443102B1
Application number: KR1019960068470A
Authority: KR
Inventors: 히로마사 노다; 마사카즈 아오키; 요지 이데이; 가즈히코 가지가야; 오사무 나가시마; 기요오 이토; 마사시 호리구치; 다케시 사카타
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1995-12-21
Filing date: 1996-12-20
Publication date: 2004-10-20
Also published as: KR100443101B1; US6424586B1; US20010026495A1; US20020057619A1; US6473354B2; KR100443104B1; US6275440B2; TW324101B; US6240035B1; US20010000133A1; US5724297A; US6498762B2; US6396761B2; KR970051295A; US5926430A; US20020057620A1; US20020060944A1

Abstract

반도체집적회로장치와 반도체집적회로의 동작방법에 관한 것으로서, 동작마진을 확보하면서 저소비전력화를 실현한 반도체집적회로장치를 제공하기 위해, 기능마다 분할되고 또한 각각이 동작제어신호에 의해 회로동작을 실행하도록 설정된 여러개의 회로블럭 및 외부단자에서 공급되는 동작전압을 전달하는 전원선과 각각의 회로블럭의 내부전원선 사이에 병렬형태로 마련되고, 또한 동작제어신호가 순차로 지연되는 것에 의해 생성된 제어신호에 의해 단계적으로 온상태로 되는 여러개의 스위치 MOSFET로 이루어지는 전원스위치회로를 갖는 구성으로 되어 있다.

이와 같은 구성으로 하는 것에 의해, 온상태/오프상태에서의 피크전류의 발생을 방지하면서 이러한 기능블럭 또는 모듈이 비활성(비동작)상태일 때의 소비전류를 0으로 할 수 있다는 효과가 얻어진다.

Description

반도체집적회로장치와 그 동작방법

본 발명은 반도체집적회로장치와 반도체집적회로의 동작방법에 관한 것으로서, 주로 저임계전압의 MOSFET에 의해 구성된 CMOS회로에 의해 구성되는 다이나믹형 RAM(Random Access Memory) 등의 디지탈 집적회로장치와 그 동작방법을 이용해서 유효한 기술에 관한 것이다.

MOSFET는 그것이 미세화됨에 따라서 내압이 저하한다. 이 때문에, 미세화된 MOSFET에 의해 구성된 회로에서는 동작전압을 낮게 할 필요가 있다. 이 경우, 게이트로 공급되는 게이트전압도 낮아지므로, 낮아진 게이트전압이라도 원하는 전류가 흐르도록 임계전압을 낮게 하는 것이 필요하게 된다. 그러나, 임계전압을 낮게 하면, 게이트와 소오스 간의 전압이 동일한 오프상태로 되게 할 때에 흐르는 리크전류(이하, 서브스레쉬홀드 리크전류라 한다)가 지수함수적으로 증가하여 (MOS회로에 있어서도 비활성시의 소비전류가 증대한다.

이와 같은 서브스레쉬홀드 리크전류를 저감시키는 회로의 예로서 일본국 특허공개 공보 평성6-237164호, 일본국 특허공개 공보 평성8-83487, USP 5, 274,601, USP 5, 408, 144가 있다. 이 회로에서의 리크전류의 저감방법은 비동작시의 입력이 하이레벨이고, 출력이 로우레벨로 결정되어 있는 경우의 CMOS 인버터회로를 예로 들어 설명하면, 이 경우의 CMOS 인버터회로의 P채널형 MOSFET가 오프상태이고, N채널형 MOSFET가 온상태이다. 이 경우의 CMOS 인버터회로에 있어서 발생하는 리크전류는 오프상태에 있는 P채널형 MOSFET의 서브스레쉬홀드 리크전류에 의해서 결정되게 된다.

상기 CMOS 인버터회로의 P채널형 MOSFET의 소오스가 접속되는 동작전압 노드와 전원선 사이에 P채널형의 전원스위치 MOSFET를 마련해서 상기 비동작시에 이러한 전원스위치 MOSFET를 오프상태로 하는 것이다. 이와 같이 하면, 플로팅상태의 내부전원선의 전위가 서브스레쉬홀드 리크전류에 의해 저하하고, 어느 정도 저하하면 상기 CMOS회로를 구성하는 P채널형 MOSFET의 게이트, 소오스에 역바이어스전압이 인가되게 되어 서브스레쉬홀드 리크전류를 실질적으로 없애도록 할 수 있다.

본원 발명자들은 서브스레쉬홀드 리크전류를 저감시키는 방법을 다이나믹형 RAM에 적용하는 것을 검토하였다. 이 경우, 다이나믹형 RAM의 동작속도를 희생하지 않고 또 효과적으로 상기 서브스레쉬홀드 리크전류를 저감시키기 위해서는 여러가지 해결하지 않으면 안 될 문제를 발견하였다. 즉, 대기상태일 때 서브스레쉬홀드 리크전류를 저감시키기 위해 내부전원스위치 MOSFET를 오프상태로 해두고 메모리액세스시에 상기 스위치 MOSFET를 온상태로 하면, 이러한 MOSFET를 오프상태에서 온상태로 하기 위한 제어신호를 상승시킬 때 및 MOSFET의 온상태에 의해 상기 내부회로의 전원노드를 챠지업시킬 때에 펄스형상의 큰 전류가 흘러 버린다. 이와 같은 펄스형상의 전류는 반도체집적회로장치의 피크전류값을 증대시키고, 시스템 탑재시에는 전원장치의 전류용량을 상기 피크값에 대응한 큰 것으로 하지 않으면 안 되게 된다.

원래 상기와 같이 소자미세화에 따른 반도체집적회로장치의 회로기능이나 회로규모의 증대와 저전원전압화는 휴대용 전자기기 등의 시스템의 소형화를 지향하고 있고, 필연적으로 전원으로서 전지도 사용하는 것이 기대되는 것이다. 그러나, 상기와 같은 피크전류의 증대는 이러한 소형화가 요구되는 시스템의 전원장치에서 볼 때 큰 문제로 된다. 그리고, 반도체집적회로장치로서도 상기와 같은 피크전류의 발생에 따라 전원선에 큰 노이즈가 발생하는 것으로 되어 동작마진을 악화시켜 버린다.

본 발명의 목적은 동작마진을 확보하면서 저소비전력화를 실현한 반도체집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 동작속도를 희생하지 않고 고집적화와 저전압화 및 저소비전력화를 실현한 반도체집적회로장치를 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.

도 1은 본 발명이 적용된 다이나믹형 RAM의 주로 입력부, X계회로 및 어레이블럭의 1실시예를 도시한 블럭도,

도 2는 본 발명이 적용된 다이나믹형 RAM의 주로 Y계, 라이트회로 및 출력버퍼의 1실시예를 도시한 블럭도,

도 3은 본 발명이 적용된 다이나믹형 RAM의 X계 어드레스 입력부의 1실시예를 도시한 회로도.

도 4는 본 발명이 적용된 다이나믹형 RAM의 내부 어드레스 신호를 받는 프리디코더의 1실시예를 도시한 회로도,

도 5는 본 발명이 적용된 다이나믹형 RAM의 X디코더와 그것에 마련되는 래치회로 및 워드 드라이버의 1실시예를 도시한 구체적 회로도,

도 6은 본 발명이 적용된 다이나믹형 RAM의 매트제어회로의 1실시예를 도시한 회로도,

도 7은 본 발명이 적용된 다이나믹형 RAM의 동작의 1예를 설명하는 타이밍도,

도 8은 본 발명이 적용되는 다이나믹형 RAM의 메모리어레이와 그 주변선택회로의 1실시예를 도시한 블럭도,

도 9는 본 발명이 적용되는 다이나믹형 RAM의 입출력 인터페이스부와 타이밍 제어회로의 1실시예를 도시한 블럭도,

도 10은 본 발명에 관한 다이나믹형 RAM의 메모리어레이부의 1실시예를 도시한 주요부 회로도,

도 11은 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 1실시예의 소자구조 단면도,

도 12는 본 발명에 관한 반도체집적회로장치의 1실시예를 설명하기 위한 블럭도,

도 13은 본 발명에 관한 반도체집적회로장치의 다른 1실시예를 설명하기 위한 블럭도,

도 14는 본 발명에 관한 다이나믹형 RAM에 있어서의 X계의 입력부분의 1실시예를 도시한 회로도,

도 15는 도 14의 X계의 입력부분의 동작의 1예를 설명하기 위한 타이밍도,

도 16a 및 도 16b는 본 발명에 관한 반도체집적회로장치에 사용되는 MOSFET의 1실시예를 도시한 개략구조 단면도,

도 17은 본 발명을 설명하기 위한 N채널형 MOSFET의 게이트길이와 임계전압의 관계를 도시한 특성도,

도 18은 본 발명을 설명하기 위한 피크전류와 스위치 MOSFET의 기동신호의 지연시간 등의 관계를 도시한 특성도,

도 19는 본 발명의 다른 1실시예를 도시한 회로도,

도 20은 도 19의 실시예의 동작을 설명하기 위한 타이밍도,

도 21은 본 발명이 적용되는 1칩의 마이크로컴퓨터의 1실시예를 도시한 시스템 구성도,

도 22는 도 14에 도시한 회로의 일부를 MOSFET로 나타낸 회로도.

본원에 있어서 개시되는 발명 중 1개의 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. 즉, 기능마다 분할되고 또한 각각이 동작제어신호에 의해 회로동작을 실행하도록 된 여러개의 회로블럭의 내부전원선과 외부단자에서 공급되는 동작전압을 전달하는 전원선 사이에 병렬형태로 여러개의 스위치 MOSFET를 마련하고, 이들의 스위치 MOSFET를 상기 동작제어신호를 순차로 지연된 제어신호에 의해 도미노방식 즉 단계적으로 온상태로 해서 동작전압을 공급한다.

본원에 있어서 개시되는 발명 중 다른 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 동작기동신호를 포함한 외부단자에서 공급되는 입력신호에 응답하는 입력회로블럭, 이러한 입력회로블럭을 통해서 입력된 입력신호를 받아서 동작하는 내부회로블럭 및 이러한 내부회로블럭의 출력신호를 외부단자로 송출시키는 출력회로블럭으로 분할하고, 외부단자에서 공급되는 동작전압을 전달하는 전원선과 상기 내부회로블럭 중 비동작상태시에 기억동작을 필요로 하지 않는 제1 회로부분의 내부전원선 사이에 병렬형태로 여러개의 스위치 MOSFET를 마련하고, 또한 상기 입력회로블럭을 통해서 공급된 기동신호를 순차로 지연시킨 제어신호에 의해 도미노방식 즉 단계적으로 온상태로 해서 동작전압을 공급한다.

도 1과 도 2에는 본 발명이 적용된 다이나믹형 RAM의 1실시예의 블럭도가 도시되어 있다. 도 1에는 주로 입력부, X계회로와 어레이블럭이 도시되고, 도 2에는 Y계 및 라이트회로와 출력버퍼가 도시되어 있다. 동일도면에 있어서는 본 발명의 이해를 용이하게 하기 위해, 통상의 회로블럭과 같이 신호의 전달경로에 충실하게 대응되어 있지 않고 주로 각 회로블럭에 대한 동작전압의 공급의 관점에서 도시되어 있다.

이 실시예의 다이나믹형 RAM은 크게 입력부와 출력버퍼 등의 출력(회로)부와같이 외부와의 관계 등에서 항상 전원공급상태로 하는 회로와 그 이외의 내부회로로 나뉜다. 그 때문에, 상기 입력부를 구성하는 각 회로와 출력버퍼로 대표되는 출력회로 및 내부회로 중 기억동작을 필요로 하는 회로는 외부단자에서 공급되는 전원전압VCC와 회로의 접지전위VSS에 접속되어 있다.

이에 대해서 내부회로는 상기 서브스레쉬홀드 리크전류를 저감시키기 위해 CMOS회로 중 메모리가 비동작상태, 바꿔 말하면 대기상태일 때 로우레벨의 출력신호를 형성하는 것은 전원전압측이 서브전원선 또는 서브전압배선(제1 내부전원선)에 접속되고, 하이레벨의 출력신호를 형성하는 것은 접지측이 서브접지선(제2 내부전원선)에 접속된다.

이 실시예에서는 실질적인 동작속도를 희생하지 않고 상기와 같은 내부전원선에 대한 전압공급시의 피크전류의 저감을 위해 내부회로는 크게 X계회로와 Y계회로로 나뉜다. 그 이유는 각각의 동작타이밍이 다른 것에 대응하고 있다. 그리고, X계회로는 또 워드선의 선택신호를 형성하는 X계회로와 어레이블럭에 마련되고 워드선의 선택신호를 형성하는 부분(회로부)의 2개로 분할된다.

상기와 같은 내부블럭의 분할에 대응해서 서브전원선은 VCTX, VCTA 및 VCTY와 같이 나뉘고, 서브접지선은 VSTX, VSTA 및 VSTY와 같이 나뉜다. 상기 서브전원선은 VCTX, VCTA와 전원선VCC 사이에는 특히 제한되지 않지만, 여러개의 P채널형 스위치 MOSFET QP1, QP2 및 QP3, QP4가 각각 병렬형태로 마련된다. 상기 서브접지선VSTX, VSTA와 접지선(제1 메인전압배선)VSS 사이에는 특히 제한되지 않지만, 여러개의 N채널형 스위치 MOSFET QN1, QN2 및 QN3, QN4가 각각 병렬형태로 마련된다.

이들 2분할된 P채널형과 N채널형의 스위치 MOSFET는 각각 제어신호XB,X 및AB,A가 공급된다. 이들의 제어신호XB,X 및AB,A는 발생타이밍에 어긋남이 마련되어 있고, 각각의 동작시퀀스에 대응해서 제어신호XB,X가 상대적으로 빠른 타이밍에서 발생되고, 제어신호AB,A가 상대적으로 늦은 타이밍에서 발생된다.

상기 제어신호XB는 상기 X계회로에 대응한 서브전원선VCTX와 전원선(제2 메인전압배선)VCC 사이에 마련되어 병렬형태로 된 P채널형 스위치 MOSFET QP1, QP2의 게이트에 공통으로 공급되는 것이 아니라, 입력측에 대응된 MOSFET QP1에는 상기 제어신호XB가 공급되고, 출력측에 대응된 MOSFET QP2에는 지연회로(제어회로)(17a)를 통과한 지연신호가 공급된다. 동일도면에서는 2개의 스위치 MOSFET QP1과 QP2가 대표로서 예시적으로 도시되어 있지만, X계회로는 X프리디코더(6), 매트선택회로(7), 용장의 어드레스비교를 실행하는 X어프레스 비교기(8)이나 매트제어회로(9) 등을 구성하는 다단의 논리회로로 구성된다.

이들 논리회로에 동작전압을 공급하는 서브전원선VCTX는 그것이 형성되는 회로영역을 따라서 연장된다. 그 때문에 상기 스위치 MOSFET QP1, QP2는 상기 서브전원선VCTX와 전원선VCC 사이에 다수의 MOSFET가 병렬형태로 되어 구성되고, 그 합성콘덕턴스에 의해서 원하는 전류공급능력을 갖게 된다. 바꿔 말하면, 1개의 스위치 MOSFET는 상기 X계회로의 동작에 필요한 전류공급능력이 여러개로 분담되어 실현할 수 있도록 비교적 작은 사이즈로 구성된다.

상기 제어신호X도 상기와 마찬가지로 상기 X계회로에 대응한 서브접지선 VSTX와 접지선VSS 사이에 마련되어 병렬형태로 된 N채널형 스위치 MOSFET QN1, QN2의 게이트에 공통으로 공급되는 것이 아니라, 입력측에 대응된 MOSFET QN1에는 상기 제어신호X가 공급되고, 출력측에 대응된 MOSFET QN2에는 지연회로(17c)를 통과한 지연신호가 공급된다. 상기 스위치 MOSFET QN1, QN2도 상기 MOSFET QP1, QP2와 마찬가지로 상기 서브접지선VSTX와 접지선VSS 사이에 다수의 MOSFET가 병렬형태로 되어 구성되고 그 합성콘덕턴스에 의해서 원하는 전류능력을 갖게 된다.

이와 같은 스위치 MOSFET의 분할은 다음과 같은 이점이 있다. 하나는 스위치 MOSFET가 상기와 같이 전원선VCC와 서브전원선VCTX 사이 및 서브접지선VSTX와 접지선VSS 사이에 각각 분산되어 형성되므로, 그 레이아웃상의 자유도를 크게 할 수 있다. 즉, 상기 양 배선 간의 빈 부분에 적절하게 비교적 작은 스위치 MOSFET를 마련하는 것에 의해 실현할 수 있는 것이다. 그리고, 이들 MOSFET를 도미노방식에 의해 순차로 동작시키는 것에 의해 지연회로(17a), (17c)를 구성하는 비교적 작은 인버터회로에 의해 직접 구동할 수 있어 스위치 MOSFET의 게이트에 공급되는 구동전류가 분산되어 피크전류를 억제하도록 작용한다.

마찬가지로, 스위치 MOSFET는 그 사이즈가 작게 되어 있고 온상태로 되었을 때에 흐르는 전류값이 비교적 작게 되어 도미노방식으로 순차로 온상태로 되는 것에 의해 X계회로의 내부회로로 흐르는 전류도 시간적으로 분산되어 피크전류를 억제하도록 할 수 있기 때문이다. 상기 도미노방식으로 동작시키는 스위치 MOSFET의 순서를 신호의 전달방식에 따라서 결정하는 것에 의해 후술하는 바와 같이 적은 전류에 의해서 효율좋게 신호전달을 실행하도록 할 수 있다.

어레이블럭에 대응해서 마련되는 서브전원선VCTA와 전원선VCC 사이에 마련되는 P채널형 스위치 MOSFET QP3, QP4와 서브접지선VSTA와 접지선VSS 사이에 마련되는 N채널형 스위치 MOSFET QN3, QN4도 상기와 마찬가지인 구성으로 되고, 지연되어 발생되는 제어신호AB,A 및 지연회로(17b)와 (17d)로 형성된 지연신호에 의해 단계적으로 상기와 마찬가지로 스위칭제어된다.

어레이블럭은 X디코더(12), 메모리어레이(15), 워드드라이버(13), 센스앰프(14)로 구성된다. 메모리어레이(15)와 X디코너 및 센스앰프(14)로 이루어지는 조합으로 1개의 메모리매트가 구성되고, 전체로서는 여러개의 메모리매트가 마련된다.

그 때문에, 매트제어회로에 의해 선택된 메모리매트에 대응한 X디코더(12)가 활성화되고, 그것에 대응한 메모리어레이(15)의 워드선의 선택동작을 실행하고, 워드선의 선택동작에 의해 비트선에 리드된 기억정보가 센스앰프(14)에 의해 증폭된다.

이 실시예에서는 센스앰프의 증폭동작에 필요한 비교적 큰 전류를 확보하기 위해 센스앰프의 동작신호를 형성하는 공통소오스 스위치회로(16)은 상기와 같은 서브전원선VCTA나 서브접지선VSTA에는 접속되지 않고 전원선VCC와 접지선VSS에 직접 접속된다. 이것은 큰 출력전류를 흐르게 할 필요가 있는 출력버퍼에 있어서도 마찬가지이다.

Y계 및 라이트회로에 대응해서 서브전원선VCTY와 서브접지선VSTY가 마련되고이러한 서브전원선VCTY와 전원선VCC 사이에는 특히 제한되지 않지만 1개의 P채널형 스위치 MOSFET QP5가 마련되고, 서브접지선VSTY와 접지선VSS 사이에도 특히 제한되지 않지만 1개의 N채널형 스위치 MOSFET QN5가 마련된다.

이들 스위치 MOSFET QP5와 QN5는 각각 1개로 Y계 및 라이트회로의 동작에 필요한 전류를 흐르게 하도록 비교적 큰 사이즈로 된다.

단, 그 구동을 위한 피크전류 및 그것이 온상태로 되었을 때의 피크전류를 억제하기 위해 제어신호YB와Y는 상승이 완만하게 되도록 설정된다. 가장 간단한 방법은 상기 비교적 큰 사이즈로 되는 스위치 MOSFET QP5와 QN5의 게이트용량의 시정수가 커지는 작은 컨덕턴스밖에 갖지 않는 인버터회로 등의 구동회로에 의해 상기 제어신호YB와Y를 형성하는 것이다.

이와 같은 구성을 채용하는 것에 의해 MOSFET QP5와 QN5의 게이트로 공급되는 게이트전압을 변화시키는데에 필요한 전류가 작아지고, 또한 각 MOSFET QP5와 QN5가 완만하게 온상태로 되기 때문에 서브전원선VCTY 및 서브접지선VSTY로 공급되는 전류의 피크값을 억제할 수 있다. 이와 같이 Y계의 회로에 적용한 경우, 로우어드레스 스트로브신호RASB가 로우레벨로 되고 메모리액세스가 개시되고 나서 그것이 동작할 때까지의 동안에 비교적 긴 시간이 존재하므로, 전원스위치 MOSFET를 전류공급능력이 작은 인버터회로에 의해 구동하는 것 등과 같이 간단한 구성으로 원하는 시간경과후에 상기 동작에 필요한 전류공급능력을 갖도록 설정할 수 있다.

Y계 및 라이트회로에 있어서 어드레스신호 변화검출회로ATD는 Y어드레스신호의 변화를 검출하고, 등화신호 발생회로(26)과 메인앰프 제어회로를 기동시키고,메인앰프의 입력노드의 이퀄라이즈와 증폭동작의 제어를 실행한다. 이들 회로블럭YB1은 동작의 안정화를 위해 상기와 같은 서브전원선VCTY나 서브접지선VSTY에는 접속되지 않고 전원선VCC와 접지선VSS에 직접 접속된다.

Y계 및 라이트회로의 다른 회로블럭은 상기 서브전원선VCTY와 서브접지선VSTY에 접속된다. 이들 회로 중 (28)은 Y프리디코더이고, (33)은 Y디코더이고, (29)는 용장어드레스비교를 실행하는 Y어드레스 비교기이고, (30)은 메인앰프이고, (31)은 라이트버퍼 제어회로이고, (32)는 라이트버퍼이고, (34)는 벤더테스트회로이고, (36)은 출력버퍼 제어회로이다.

외부단자에서 입력되는 입력신호를 받는 입력(회로)부는 외부단자로부터의 입력신호에 대한 응답성을 확보하기 위해 상기 전원선VCC와 접지선VSS에 의해 정상적으로 동작전압이 인가된다. 또, 출력신호를 형성하는 출력버퍼는 출력신호를 안정적으로 출력시키기 위해 상기와 마찬가지로 전원선VCC와 접지선VSS에 의해 정상적으로 동작전압이 인가된다.

입력부는 X계로서 RAS입력버퍼(1), 이러한 RAS입력버퍼(1)의 출력신호를 받고 RAS계의 클럭신호를 형성하는 클럭발생회로(2), 어드레스신호를 받는 어드레스 입력버퍼(3), 이러한 어드레스신호를 상기 RAS계의 클럭신호RIB에 의해 페치하는 X어드레스 레치회로(4), 리프레시동작을 위한 어프레스신호를 형성하는 CBR카운터(5)가 마련된다.

Y계로서 CAS입력버퍼(18), 이러한 CAS입력버퍼(18)의 출력신호를 받고 CAS계의 클럭신호를 형성하는 클럭발생회로(19), 상기 어드레스 입력버퍼(3)을 통해서입력된 Y어드레스신호를 상기 CAS계의 클럭신호에 의해 페치하는 Y어드레스래치회로(20)이 마련된다. 그 밖에 입력부에는 출력 인에이블 입력버퍼(22), 라이트 인에이블 입력버퍼(23)및 데이타 입력버퍼(24)가 마련된다.

도 3에는 X계의 어드레스 입력부의 1실시예의 회로도가 도시되어 있다. 어드레스신호IAYa는 상기 도 1의 CBR카운터(5)에 의해 형성된 리프레시 어드레스신호이고, 어드레스신호RAaB는 외부단자에서 공급된 X계의 어드레스신호이다. 이들 2개의 어드레스신호는 대응하는 것이 클럭드(clocked) 인버터회로CN1과 CN2의 입력에 공급된다. 리프레시 제어신호IRF는 리프레시동작시에 하이레벨로 되어 상기 클럭드 인버터회로CN1을 동작상태로 하고, 클럭드 인버터회로CN2를 출력 하이임피던스상태로 해서 상기 리프레시 어드레스신호IAYa를 페치한다. 상기 리프레시신호IRF가 로우레벨일 때에는 클럭드 인버터회로CN1이 출력하이임피던스상태로 되고, 클럭드 인버터회로CN2가 동작상태로 되어 상기 외부단자에서 공급된 로우계의 어드레스신호RAaB를 페치한다.

상기 2개의 클럭드 인버터회로CN1과 CN2의 출력은 공통화되고, 인버터회로를 통해서 스루래치회로로 전달된다. 스루래치회로는 입력용의 클럭드 인버터회로CN3과 인버터회로IV3 및 귀환용의 클럭드 인버터회로CN4로 구성된다. 타이밍신호XAE0은 로우계의 타이밍신호로서, 상기 스루래치회로에 래치동작을 실행시키는 것이다. 즉, 타이밍신호XAE0의 로우레벨에 의해 입력용의 클럭드 인버터회로CN3이 동작상태로 되고, 귀환용의 클럭드 인버터회로CN4가 출력하이임피던스상태로 되어 있으므로, 외부단자에서 입력된 어드레스신호RAaB 또는 리프레시용 어드레스신호IAYa가상기 입력용의 클럭드 인버터회로CN3을 통해서 페치된다.

상기 타이밍신호XAE0이 로우레벨에서 하이레벨로 되면, 입력용의 클럭드 인버터회로CN3이 출력 하이임피던스상태로 되고, 대신에 귀환용의 클럭드 인버터회로CN4가 동작상태로 되므로, 상기 인버터회로IV3의 출력신호가 입력측으고 귀환되어 상기 페치된 어드레스신호를 래치하는 것으로 된다. 상기 스루래치회로의 출력신호는 NOR게이트회로와 인버터회로를 통해서 상보의 내부 어드레스신호BXaB와 BXaT로서 출력된다. 상기 NOR게이트회로는 상기 타이밍신호XAE0가 하이레벨인 기간에 게이트를 열고 래치된 어드레스신호에 대응한 상보의 내부 어드레스신호BXaB와 BXaT를 출력한다. 반대의 견지에서 보면, 타이밍신호XAE0이 로우레벨로 되는 대기상태에서는 내부 어드레스신호BXaB와 BXaT는 모두 하이레벨로 고정되고 이후의 논리단의 각 신호가 이전의 메모리액세스에 관계없이 소정의 신호레벨로 고정되는 것을 의미한다.

도 4에는 상기 내부 어드레스신호를 받는 프리디코더의 1실시예의 회로도가 도시되어 있다. 상기와 같은 어드레스입력부에서 페치된 상보의 내부 어드레스신호BX2Bi, BX2Ti∼BX4Bi, BX4Ti는 특히 제한되지 않지만, 테스트용의 제어신호TASWTD에 의해 게이트가 제어되는 NAND게이트회로를 통해서 페치된다. 이들 3비트로 이루어지는 상보의 내부 어드레스신호BX2Bi, BX2Ti∼BX4Bi, BX4Ti의 조합에 의해 NAND게이트회로에 의해서 8가지의 프리디코드 출력AX20Bi∼AX27Bi가 형성된다.

상기 프리디코드출력은 출력버퍼로서의 종렬접속된 2개의 인버터회로를 통해서 출력된다. 상기의 각 신호에 있어서 T는 비반전(트루 : true)를 나타내고, B는 반전(바 : bar)를 나타내고 있다. 상기 테스트용의 제어신호TASWTD는 본 발명에 직접 관계가 없으므로 설명을 생략하지만, 그것이 하이레벨로 되면 NAND게이트회로의 게이트를 닫고 상기 프리디코더를 구성하는 각 NAND게이트회로에 입력되는 입력신호를 어드레스신호BX2Bi, BX2Ti∼BX4Bi, BX4Ti에 관계없이 전체를 하이레벨로 한다.

다이나믹형 RAM이 대기상태일 때에는 상기와 같이 모든 내부 어드레스신호BXaB와 BXaT가 모두 하이레벨로 고정되므로, 상기 입력부의 NAND게이트회로의 출력신호는 로우레벨로 된다. 디코더를 구성하는 NAND게이트회로는 입력신호가 로우레벨로 되므로, 출력신호를 하이레벨로 고정시킨다. 그리고, 출력용의 2개의 CMOS 인버터회로는 전단의 입력에 하이레벨이 공급되므로, 출력신호를 로우레벨로 하고, 후단의 회로는 출력신호를 하이레벨로 한다.

이와 같이 내부의 논리단은 비동작상태에 있어서 상기와 같이 각 단의 신호레벨이 고정화되므로, 상기와 같은 서브스레쉬홀드 리크전류를 저감시키기 위해 신호전달방향에 따라서 차례로 제1단째의 NAND게이트회로는 로우레벨의 출력신호를 형성하기 위해 접지선VSS에 접속되지만, 전원측은 서브전원선VCTX에 접속된다. 이 서브전원선VCTX는 비동작상태에는 전원선VCC와의 접속을 실행하는 상기 도1과 같은 P채널형 MOSFET QP1, QP2 등이 오프상태로 되므로, 이러한 NAND게이트회로를 구성하는 오프상태의 P채널형 MOSFET에 흐르는 서브스레쉬홀드 리크전류를 저감시키도록 작용한다.

후술하는 바와 같이, 상기 논리단을 구성하는 CMOS회로의 P채널형 MOSFET와 N채널형 MOSFET는 고속동작으로 하기 위해 임계전압이 작게 되어 있는 것에 반해, 상기 전원스위치를 구성하는 스위치 MOSFET QP1, QP2 등은 상대적으로 임계전압이 크게 설정되어 그것이 오프상태일 때의 서브스레쉬홀드 리크전류가 실질적으로 흐르지 않게 되어 있다.

제2단째의 NAND게이트회로는 상기 제1단째의 NAND게이트회로의 출력에서 전달되는 로우레벨의 입력신호에 대응해서 하이레벨의 출력신호를 형성하기 위해 전원선VCC에 접속되지만, 접지측은 서브접지선VSTX에 접속된다. 이 서브접지선VSTX는 비동작상태에는 접지선VSS와의 접속을 실행하는 상기 도 1과 같은 N채널형 MOSFET QN1, QN2 등이 오프상태로 되므로, 이러한 NAND게이트회로를 구성하는 오프상태의 N채널형 MOSFET에 흐르는 서브스레쉬홀드 리크전류를 저감시키도록 작용한다. 상기와 마찬가지로 전원스위치를 구성하는 스위치 MOSFET QN1, QN2 등은 상대적으로 임계전압이 크게 설정되어 그것이 오프상태의 때의 서브스레쉬홀드 리크전류가 실질적으로 흐르지 않게 되도록 되어 있다.

이하, 제3단째의 CMOS 인버터회로는 상기 제1단째의 NAND게이트회로와 마찬가지로 VCTX와 VSS로 동작시켜지고, 제4단째의 CMOS인버터회로는 상기 제2단째의 NAND게이트회로와 마찬가지로 VCC와 VSTX에 의해 동작시켜지는 것에 의해 비동작상태에서의 서브스레쉬홀드 리크전류를 저감시킬 수 있다.

도 5에는 상기 X디코더와 그것에 마련되는 래치회로 및 워드드라이버의 1실시예의 구체적 회로도가 도시되어 있다. 특히 제한되지 않지만, AX20∼27은 3비트로 이루어지는 어드레스신호A2∼A4를 상기와 같은 프리디코더에 의해 프리디코드해서 형성된 신호이고, AX50∼57은 3비트로 이루어지는 어드레스신호A5∼A7을 상기와 유사한 프리디코더에 의해 프리디코드해서 형성된 신호이다. 상기 프리디코드신호AX20∼27중, 1개가 게이트에 공급된 MOSFET Q3과 상기 프리디코드신호 AX50∼57중 1개가 게이트에 공급된 MOSFET Q4가 직접형태로 접속되어 상기 X디코더가 구성되고 선택타이밍신호XDGB가 공급된다.

이 X디코더는 다이나믹형 논리회로로 구성되고, 프리챠지신호XDP에 의해 스위칭제어되는 P채널형의 프리챠지 MOSFET Q1과 논리블럭을 구성하는 상기 MOSFET Q3과 Q4가 직렬형태로 접속되어 구성된다. 즉, 상기 프리챠지 MOSFET Q1에 의해 하이레벨로 프리챠지된 노드가 상기 MOSFET Q2와 Q3 및 Q4를 통해서 타이밍신호XDGB의 로우레벨에 의해 디스챠지되는지 아닌지에 따라 선택/비선택의 디코드신호가 형성된다.

래치회로는 인버터회로IV1과 그 입력과 전원단자VCC 사이에 마련되고, 상기 인버터회로IV1의 출력신호XDGE에 의해 제어되는 P채널형 MOSFET Q2에 의해 구성된다. 상기 MOSFET Q2는 로우레벨의 비선택레벨에 응답해서 정귀환회로를 구성하는 것으로서, MOSFET Q3이나 Q4가 오프상태로 되었을 때, 이러한 노드의 레벨이 리크전류에 의해 반전되어 버려 비선택워드선이 선택되어 버리는 것을 방지한다.

상기 인버터회로IV1의 출력신호XDGE는 특히 제한되지 않지만, 4개의 워드선WL0∼WL3에 대응된 선택신호이다. 이와 같은 4개의 워드선WL0∼WL3중에서 하위비트의 어드레스신호A0과 A1을 디코드하고, 그것에 선택 타이밍신호를 부가한 4종류의 워드선 선택 타이밍신호X0MB∼X3MB에 의해 지정된 1개의 워드선이 선택된다.

즉, 상기 래치회로의 출력신호XDGE가 하이레벨의 선택레벨일 때 MOSFET Q5가 온상태로 되어 있고, 상기 1개의 워드선 선택타이밍신호X3MB가 하이레벨에서 로우레벨로 변화하면, 승압전압VCH에서 동작하는 P채널형 MOSFET Q6과 N채널형 MOSFET Q7로 이루어지는 워드 드라이버로 로우레벨의 입력신호가 공급되고, 그 출력단자에 접속된 워드선WL3을 로우레벨에서 승압전압VCH에 대응한 하이레벨로 상승시킨다.

상기 래치회로의 출력신호XDGE가 하이레벨의 선택레벨일 때 MOSFET Q5와 함께 다른 MOSFET도 온상태로 되고 있지만, 상기 워드선 선택 타이밍신호X0MB∼X2MB가 하이레벨인채로 되어 있고, 워드드라이버의 N채널형 MOSFET가 온상태로 되어 워드선WL0∼WL2를 로우레벨의 비선택상태인채로 한다. P채널형 MOSFET Q8은 비선택레벨의 래치용의 MOSFET로서, 워드선WL3이 비선택의 로우레벨일 때에 온상태로 되고 상기 워드드라이버의 입력단자를 승압전압VCH로 하여 P채널형 MOSFET Q6을 오프상태로 한다. P채널형 MOSFET Q는 프리챠지 MOSFET로서, 프리챠지신호WPH의 로우레벨에 의해 온상태로 되어 워드드라이버의 입력단자를 VCH로 프리챠지시킨다.

상기 래치회로의 출력신호XDGE가 로우레벨의 비선택레벨일 때 MOSFET Q5를 대표로 하는 MOSFET가 오프상태로 되어 있다. 따라서, 상기 워드선 선택타이밍신호X0MB∼X3MB중 어느 하나가 하이레벨에서 로우레벨로 변화해도 그것에 응답하지 않고, 상기 프리챠지레벨에 대응한 워드선WL0∼WL3의 로우레벨에 의해 P채널형 MOSFET Q8이 온상태로 되어 워드드라이버의 입력단자로 VCH에 대응한 하이레벨을 귀환시키는 바와 같은 래치가 작용하여 워드선WL0∼WL3 등의 비선택상태가 유지된다.

이 실시예의 회로와 같이 워드선의 선택레벨에 대응한 승압전압VCH로 동작하는 MOSFET Q6∼Q9 등과 같은 워드드라이버는 그것에 입력되는 신호진폭이 크게 되므로, 임계전압이 전원스위치 MOSFET QP1이나 QN1 등과 같이 비교적 크게 된다. 그 때문에, 오프상태에서의 서브스레쉬홀드 리크전류를 실질적으로 없앨 수 있으므로, 워드선의 선택/비선택레벨을 안정화시킨다는 의미에서도 접지선VSS에 직접 접속된다. 단, 인버터회로IV1은 신호진폭이 상기 프리디코더와 마찬가지로 작고, 비선택시에는 프리챠지신호XDP보다 입력신호가 하이레벨로 고정되고 로우레벨의 출력을 형성하면 좋으므로, 접지선VSS와 서브전원선VCTA에 접속되도록 해도 좋다.

용장워드선RWL0에도 상기와 마찬가지인 워드드라이버, 래치용 MOSFET 및 프리챠지 MOSFET가 마련된다. 이 용장워드선RWL0은 상기 타이밍신호XDGB, 도시하지 않은 불량 어드레스 기억용 퓨즈회로 및 불량 어드레스와 입력된 X어드레스의 비교를 실행하는 어드레스 비교회로로 이루어지는 용장회로에 의해 형성된 용장워드선 선택신호XR0B와 동기해서 선택된다. 이 때, 불량 어드레스의 비교일치신호에 의해 정규회로인 프리디코더AX20∼27 및 AX50∼57 또는 워드선 선택 타이밍신호X0MB∼X3MB가 비선택레벨로 되므로, 불량워드선에 대한 선택동작은 실행되지 않는다.

특히 제한되지 않지만, 이 실시예의 메모리어레이는 후술하는 바와 같이 여러개의 메모리매트로 분할된다. 메모리매트MAT의 양측에는 센스앰프SA, 프리챠지회로PC 및 입출력선이 마련된다. 특히 제한되지 않지만, 상기 워드선WL0∼WL3등과 직교하도록 배치되는 상보비트선의 피치와 센스앰프나 프리챠지회로의 피치를 일치시키기 위해 기수번째의 상보비트선과 우수번째의 상보비트선에 대응된 센스앰프가 좌우로 분할된다. 이와 같은 센스앰프SA의 배치에 의해 상보비트선의 2배의 피치로 1개의 센스앰프를 배치할 수 있다.

이 실시예에서는 특히 제한되지 않지만, 센스앰프는 공유센스앰프방식으로 되고, 신호SHL과 SHR은 공유선택신호이다. 동일도면에서는 얼핏보면 반대로 되어 있지만, 센스앰프SA를 중심으로 볼 때 우측의 센스앰프SA에서 보면 동일도면의 메모리매트는 좌측에 배치되므로, SHL과 같은 선택신호가 공급되고, 좌측의 센스앰프SA에서 보면 동일도면의 메모리매트는 우측에 배치되므로, SHR과 같은 선택신호가 공급된다.

도 6에는 매트제어회로의 1실시예의 회로도가 도시되어 있다. 상위의 어드레스신호를 해독해서 매트선택신호MS000, MS001 및 MS002 등이 형성된다. 도5에 도시된 메모리매트MAT는 MS001에 의해 선택된다. 이 매트선택신호MS001은 2개의 종렬형태의 인버터회로를 거쳐서 4개의 NAND게이트회로로 공급된다. 이들 4개의 NAND게이트회로에는 각각 상기 어드레스신호A0과 A1을 해독해서 형성된 디코드신호와 워드선 선택 타이밍신호를 조합한 타이밍신호x0∼x3이 인버터회로를 거쳐서 공급된다. 이것에 의해 각 NAND게이트회로의 출력에서 상기 워드선 선택 타이밍신호X0MB∼X3MB가 형성된다. 이것은 상기 프리디코드신호 AX20∼27, AX50∼57 및 상기 타이밍신호x0∼x3을 상기 여러개의 메모리매트에 대해서 공통으로 사용하도록 하는 것을 의미하고 있다.

X계의 타이밍신호R1과 R2에 상기 매트선택신호MS001을 조합하는 것에 의해 상기 프리챠지신호XDP, WPH 및 로우디코더의 동작타이밍신호XDGB가 형성된다. 상기 프리챠지신호WPH는 상기와 같은 승압전압VCH에 의해 동작시킬 수 있는 P채널형 MOSFET의 게이트로 공급되는 신호이므로, 레벨변환회로에 의해 레벨변환되어 승압전압VCH로 동작하는 인버터회로를 거쳐서 출력된다. 전원전압VCC와 같은 신호진폭을 갖는 매트선택신호MS000과 MS002를 레벨변환회로에 의해 상기 승압전압VCH에 대응한 신호진폭으로 레벨변환해서 상기 공유선택신호SHR과 SHL이 형성된다.

이 매트제어회로에 있어서도 상기와 같이 비동작시에는 입력신호R1, R2나 MS001∼MS002 등이 로우레벨로 고정되고, 하이레벨의 출력신호를 형성하는 것이므로, 상기와 마찬가지로 전원선VCC와 서브접지선VCTX에 의해 동작시킬 수 있다. 이와 같은 입력신호를 기준으로 해서 제2단째의 CMOS인버터회로는 반대로 하이레벨의 입력신호를 받아 로우레벨의 출력신호를 형성하는 것이므로, 서브전원선VCTX와 접지선VSS에 접속된다. 이하, 마찬가지로 제3단째의 NAND게이트회로는 전원선VCC와 서브접지선VCTX에 의해 동작시킬 수 있다. 신호x0∼x3은 비동작시에는 하이레벨로 고정되므로, 그것에 따라 상기 방법에 따라서 VCTX와 VSS로 동작되고, 그 출력신호를 받는 NAND게이트회로는 VCS와 VSTX로 동작시킬 수 있다.

도 7에는 도 1과 도 2에 도시된 다이나믹형 RAM의 동작의 1예를 설명하는 타이밍도가 도시되어 있다. 로우 어드레스 스트로브신호RASB가 하이레벨에서 로우레벨로 변화해서 메모리액세스가 개시된다. RAS입력버퍼(1)의 출력신호R0B가 하이레벨에서 로우레벨로 변화하면, 이것을 받아 RAS클럭발생회로(2)가 대표적인 로우계의 타이밍신호R1B를 하이레벨에서 로우레벨로 변화시킨다. 타이밍신호R1B의 로우레벨의 변화에 의해 어드레스버퍼(3)에서 입력된 어드레스신호Ai가 X어드레스신호로서 X어드레스 래치회로(4)에 페치된다.

상기 타이밍신호R0B의 로우레벨에 의해 전원스위치의 제어신호X가 로우레벨에서 하이레벨로,XB가 하이레벨에서 로우레벨로 변화한다. 이것에 의해 서브전원선VCTX에는 스위치 MOSFET QP1의 온상태에 의해 전원전압VCC의 공급이 개시되고, 서브접지선VSTX에는 스위치 MOSFET QN1이 온상태로 되어 접지전위VSS의 공급이 개시된다. 즉, 상기 RAS클럭발생회로(2), X어드레스 래치회로(4)의 동작과 동시병행적으로 서브전원선VCTX와 서브접지선VSTX에 대한 전압공급동작이 실행된다.

따라서, X어드레스래치회로(4)의 래치동작에 대응해서 내부 어드레스신호X0이 발생된 시점에서는 X프리디코더(6), 매트선택회로(7) 및 X어드레스 비교기(8)의 각 회로는 적어도 그 입력단 논리회로에서는 상기 스위치 MOSFET QP1의 온상태에 의한 전원전압VCC, 서브접지선VSTX에는 스위치 MOSFET QN1이 온상태에 의한 접지전위VSS가 대부분 공급되고 있고, 실질적인 동작이 저해받는 일 없이 그것에 응답한 신호를 형성한다. 이들 프리디코더(6), 매트선택회로(7)에 있어서의 논리단에서의 신호전달에 대응해서 그 신호전달방향으로 순차로 단계적으로 동작하는 스위치 MOSFET에 의해 서브전원선VCTX와 서브접지선VSTX에는 순차로 동작에 필요한 전위가 인가되고 프리디코드신호X1, X2 및 매트선택신호X3이 형성된다.

제어신호X와XB에 지연해서 제어신호A와AB가 각각 하이레벨과 로우레벨로 변화시켜지고 어레이블럭의 서브전원선VCTA와 서브접지선VSTA에 각각 전원전압VCC와 접지전위VSS의 공급을 개시한다. 상기와 같은 X계회로에서 형성된 프리디코드신호X1, 매트제어회로(9)의 출력신호X4가 출력되는 타이밍에서는 시간적 여유가 있으므로 어레이블럭의 서브전원선VCTA와 서브접지선VSTA는 각각 원하는 전위로 되어 있다.

이것에 의해 어레이블럭에서는 X디코더(12)에 의해 형성된 선택신호X5에 대응해서 1개의 워드선WORD이 로우레벨에서 하이레벨로 상승된다. 이 후, 샌스앰프의 활성화신호S0의 로우레벨로의 변화에 의해 공통소오스 스위치(16)이 온상태로 되고, 센스앰프의 공통소오스SP와 SN을 각각 하이레벨과 로우레벨로 변화시켜 메모리어레이의 상보비트선에 리드되어 미소신호의 증폭동작이 개시된다.

컬럼어드레스 스트로브신호CASB가 하이레벨에서 로우레벨로 변화해서 Y계의 어드레스신호의 페치가 실행된다. 즉, CAS입력버퍼(18)의 출력신호가 하이레벨에서 로우레벨로 변화하면, 이것을 받아 CAS클럭발생회로(19)가 어드레스 페치용의 타이밍신호를 발생시키고 어드레스 입력버퍼(3)이 입력된 어드레스신호Ai를 Y어드레스신호로서 Y어드레스 래치회로(20)에 페치시킨다.

상기 Y어드레스 래치회로에 페치된 어드레스신호Y1은 Y프리디코더(28)과 Y어드레스 비교기(29)로 공급되고, Y0은 어드레스 변화 검출회로(25)로 공급되어 어드레스 변화 검출신호C0을 발생시킨다. 이 신호C0을 받아서 등화펄스발생회로(26)은 등화펄스C1을 발생하고, 메인앰프(30)의 입력단자로 공급되는 입력신호의 등화(이퀄라이즈)를 실행시킨다. 상기 신호C0과 CAS클럭발생회로로부터의 타이밍신호를 받아 메인앰프 제어회로(27)은 메인앰프 제어신호C2를 발생시킨다.

프리디코드신호Y2를 받아 Y디코더(33)은 Y선택신호를 발생시키므로, 메인앰프(30)의 입력단자에는 리드신호D0이 전달되고, 그 증폭신호D1이 데이타선택기(35)를 통해서 출력버퍼(37)의 입력 신호D2로서 전달된다. 출력버퍼(37)은 데이타출력버퍼 제어회로(36)으로부터의 타이밍신호C3에 의해 활성화되고 출력데이타DATA를 송출한다.

라이트모드시에는 라이트클럭발생회로(21)에 의해 라이트인에이블 입력버퍼(23)의 출력신호가 로우레벨인 것이 판정되어 라이트버퍼(32)가 활성화되고, 데이타입력버퍼(24)에서 입력된 데이타가 상기 Y선택신호에 의해 선택된 메모리어레이의 상보비트선으로 전달된다.

상기 Y계 및 라이트회로에 대응된 제어신호Y와YB는 상기 X계의 선택 동작 도중의 적당한 타이밍에서 완만하게 하이레벨, 로우레벨로 변화시켜진다. 이 때문에, Y계 및 라이트회로에 대응된 서브전원선VCTY와 서브접지선VSTY에 마련된 스위치 MOSFET QP5와 QN5는 각각의 게이트전압의 변화가 완만한 것에 따라서 출력전류도 완만하게 증가하면서 상기 Y계의 각 회로가 동작을 개시하는 타이밍에서는 원하는 전류공급능력을 갖도록 된다.

상기와 같이 3개로 분할된 서브전원선VCTX, VCTA 및 VCTY와 서브접지선VSTX, VSTA 및 VSTY를 비동작상태시에 실질적으로 플로팅상태로 하고, 논리회로에서의 서브스레쉬홀드 리크전류를 억제하면서, 메모리액세스시에는 각각이 제어신호X와XB,A와AB 및Y와YB와 같이 순차로 지연해서 발생된다. 그리고, 각 제어신호X와XB,A와AB 및Y와AB에 의해 제어되는 스위치 MOSFET의 게이트의 전압을 변화시키는 구동전류와 상기 각 서브전원선VCTX, VCTA 및 VCTY와 서브접지선VSTX, VSTA 및 VSTY의 전압을 원하는 전압으로 변화시키는 공급전류도 시간적으로 완만하게 증가하므로, 피크전류의 발생이 억제되고 또한 각 회로블럭의 동작속도에 실질적으로 영향을 주지 않도록 할 수 있다.

도 8과 도 9에는 본 발명이 적용되는 다이나믹형 RAM의 1실시예의 블럭도가 도시되어 있다. 도 8에는 메모리어레이와 그 주변선택회로가 도시되고, 도 9에는 어드레스버퍼나 입출력버퍼와 같은 입출력 인터페이스부와 타이밍제어회로가 도시되어 있다.

도 8에 있어서, 2개의 메모리매트MMAT0과 MMAT1 사이에 센스앰프SA01이 마련된다. 즉, 센스앰프SA01은 2개의 메모리매트MMAT0과 MMAT1에 대해서 선택적으로 사용되는 공용센스앰프로 된다. 센스앰프SA01의 입출력부에는 도시하지 않지만 선택스위치가 마련되고 메모리매트MMAT0 또는 MMAT1의 상보비트선(또는 상보데이타선 또는 상보디지트선이라 불리우는 경우도 있음)에 접속된다.

다른 메모리매트MMAT2, MMAT3, MMAT4, MMAT5 및 MMAT6, MMAT7도 각각 1쌍으로 되고, 각각에 센스앰프SA23, SA45 및 SA67이 공통으로 마련된다. 상기와 같은 합계 8개의 메모리매트MMAT0∼MMAT7과 4개의 센스앰프SA01∼SA67에 의해 1개의 메모리어레이MARY0이 구성된다. 이 메모리어레이MARY0에 대해서 Y디코더YDEC가 마련된다. Y디코더YDEC를 사이에 두고 대칭적으로 메모리어레이MARY1이 마련된다. 이메모리어레이MARY1은 내부구성이 생략되어 있지만, 상기 메모리어레이MARY0과 마찬가지의 구성으로 된다.

각 메모리매트MMAT0∼MMAT7에 있어서. 디코더XD0∼XD7이 마련된다. 이들 디코더XD0∼XD7은 프리디코더회로XPD의 출력신호AXi를 해독해서 4개분의 워드선 선택신호를 형성한다. 이 디코더XD0∼XD7과 다음에 설명하는 매트제어회로MATCTRL01∼MATCTRL67의 출력신호에 의해서 워드선의 선택신호를 형성하는 워드 드라이버WD0∼WD7이 마련된다. 이 워드 드라이버에는 결함구제를 위한 예비 워드선에 대응한 워드 드라이버도 포함된다.

상기 1쌍의 메모리매트MMAT0, MMAT1에 대응해서 매트 제어회로MATCTRL01이 마련된다. 다른 쌍으로 되는 메모리매트MMAT2, MMAT3∼MMAT6, MMAT7에 대해서도 마찬가지의 매트 제어회로MATCTRL23, MATCTRL45, MATCTRL67이 마련된다. 매트 제어회로MATCTRL01∼MATCTRL67은 매트선택신호MSi와 신호XE 및 센스동작타이밍신호SA 및 하위2비트의 어드레스신호의 해독신호를 받고 선택된 메모리매트에 대한 1개의 매트제어회로에 있어서 4개의 워드선 중의 1개를 선택하는 선택신호XiB 등을 출력한다.

그 밖에 매트 제어회로MATCTRL01∼MATCTRL67은 상기 선택된 메모리매트에 대응해서 좌우 어느 한쪽의 메모리매트에 대응한 비트선 선택스위치를 온상태인채로 하고, 비선택의 메모리매트에 대응한 비트선 선택스위치를 오프상태로 하는 선택신호나 센스앰프의 증폭동작을 개시시키는 타이밍신호를 출력한다. 또, 후술하는 바와 같은 리프레시동작에 있어서의 대기시에는 센스앰프, 비트선 선택스위치 중 어느 한쪽 또는 양쪽을 제어해서 비트선을 플로팅상태로 하는 기능이 마련된다.

불량 워드선으로의 액세스가 실행되었을 때에는 신호XE의 로우레벨에 의해 상기 선택신호XiB 등의 출력이 금지되므로, 불량워드선의 선택동작이 정지된다. 이것 대신에 용장회로측의 선택신호XRiB가 형성되므로, 예비워드선이 선택상태로 된다.

도 9에 있어서, 타이밍제어회로TG는 외부단자에서 공급되는 로우 어드레스스트로브신호/RAS, 컬럼 어드레스 스트로브신호/CAS, 라이트인에이블신호/WE 및 출력인에이블신호/OE를 받아 동작모드를 판정하고, 그것에 대응해서 내부회로의 동작에 필요한 각종 타이밍신호를 형성한다. 동일도면에 있어서 「/」는 로우레벨이 액티브(활성)레벨인 것을 의미하는데에 사용하고 있다.

신호R1과 R3은 로우계의 내부타이밍신호로서, 후술하는 로우계의 선택동작을 위해 사용된다. 타이밍신호XL은 로우계 어드레스를 페치하여 유지시키는 신호로서, 로우 어드레스 버퍼RAB에 공급된다. 즉, 로우 어드레스 버퍼RAB는 상기 타이밍신호XL에 의해 어드레스단자A0∼Ai에서 입력된 어드레스를 페치하여 래치회로에 유지시킨다.

타이밍신호YL은 컬럼계 어드레스를 페치하고 유지시키는 신호로서, 컬럼어드레스 버퍼CAB에 공급된다. 즉, 컬럼 어드레스 버퍼CAB는 상기 타이밍신호YL에 의해 어드레스단자A0∼Ai에서 입력된 어드레스를 페치하여 래치회로에 유지시킨다.

신호REF는 리프레시모드시에 발생되는 신호로서, 로우 어드레스 버퍼의 입력부에 마련된 멀티플렉서AMX에 공급되고, 리프레시모드시에 리프레시 어드레스카운터회로RFC에 의해 형성된 리프레시용 어드레스신호로 전환되도록 제어한다. 리프레시 어드레스 카운터회로RFC는 타이밍제어회로TG에 의해 형성된 리프레시용의 보진펄스(stepping pulse)RC를 계수하여 리프레시 어드레스신호를 생성한다. 이 실시예에서는 후술하는 바와 같은 오토 리프레시와 셀프 리프레시를 갖도록 된다.

타이밍신호X는 워드선 선택타이밍신호로서, 디코더XIB에 공급되고, 하위2비트의 어드레스신호가 해독된 신호에 따라서 4가지의 워드선 선택타이밍신호XiB가 형성된다. 타이밍신호Y는 컬럼선택 타이밍신호로서, 컬럼계 프리디코더YPD에 공급되어 컬럼선택신호AYix, AYjx, AYkx가 출력된다.

타이밍신호W는 라이트동작을 지시하는 제어신호이고, 타이밍신호R은 리드동작을 지시하는 제어신호이다. 이들 타이밍신호W와R은 입출력회로I/O에 공급되고, 라이트동작시에는 입출력회로I/O에 포함되는 입력버퍼를 활성화하고, 출력버퍼를 출력 하이임퍼던스상태로 한다. 이것에 대해서 리드동작시에는 상기 출력버퍼를 활성화하고, 입력버퍼를 출력 하이임피던스상태로 한다.

타이밍신호MS는 매트선택동작을 지시하는 신호로서, 로우 어드레스버퍼RAB에 공급되고, 이 타이밍과 동기해서 매트선택신호MSi가 출력된다. 타이밍신호SA는 센스앰프의 동작을 지시하는 신호이다. 이 타이밍신호SA에 따라서 센스앰프의 활성화펄스가 형성되는 것 이외에 상보비트선의 프리챠지 종료동작이나 비선택의 메모리매트측의 비트선을 분리하는 동작의 제어신호를 형성하는 것에도 사용된다.

이 실시예에서는 로우계의 용장회로X-RED가 대표로서 예시적으로 도시되어 있다. 즉, 상기 회로X-RED는 불량 어드레스를 기억시키는 기억회로와 어드레스 비교회로를 포함하고 있다. 기억된 불량 어드레스와 로우 어드레스 버퍼RAB에서 출력되는 내부 어드레스신호BXi를 비교하고, 불일치시에는 신호XE를 하이레벨로 하고 신호XEB를 로우레벨로 해서 정규회로의 동작을 유효로 한다. 상기 입력된 내부 어드레스신호BXi와 기억된 불량 어드레스가 일치하면, 신호XE를 로우레벨로 해서 정규회로의 불량 워드선의 선택동작을 금지시킴과 동시에 신호XEB를 하이레벨로 하여 1개의 예비워드선을 선택하는 선택신호XRiB를 출력시킨다.

도 9에는 생략되어 있지만, 상기 로우계의 회로와 마찬가지의 회로가 컬럼계에도 마련되어 있고, 그것에 의해서 불량 비트선에 대한 메모리액세스를 검출하면, 컬럼디코더YD에 의한 불량 비트선의 선택동작을 정지시키고 그 대신에 예비로 마련되어 있는 비트선을 선택하는 선택신호가 형성된다.

도 10에는 본 발명에 관한 다이나믹형 RAM의 메모리어레이부의 1실시예의 주요부 회로도가 도시되어 있다. 동일도면에 있어서는 메모리매트MAT0의 4개의 워드선, 2쌍의 상보비트선과 이들에 관련된 센스앰프와 프리챠지회로 등이 대표로서 예시적으로 도시되고, 메모리매트MAT1은 블랙박스로서 도시되어 있다. 또, 1쌍의 상보비트선BLL과 /BLL에 대응한 각 회로를 구성하는 MOSFET에 대표로서 회로기호가 부가되어 있다.

다이나믹형 메모리셀은 어드레스 선택용 MOSFET Qm과 정보기억용 캐패시터Cs로 구성된다. 어드레스 선택용 MOSFET Qm의 게이트는 워드선WLi에 접속되고, 이MOSFET Qm의 드레인이 비트선/BLL에 접속되고, 소오스에 정보기억 캐패시터Cs가 접속된다. 정보기억용 캐패시터Cs의 다른쪽의 전극은 공통화되어 플레이트전압VPL이 인가된다.

상기 비트선BLL과 /BLL은 동일도면에 도시한 바와 같이 평행하게 배치되고, 비트선의 용량밸런스 등을 취하기 위해 필요에 따라서 적절하게 교차시킬 수 있다.

이러한 상보비트선BLL과 /BLL은 스위치 MOSFET Q1과 Q2에 의해 센스앰프의 입출력노드와 접속된다. 센스앰프는 게이트와 드레인이 교차 접속되어 래치형태로 된 N채널형 MOSFET Q5, Q6 및 P채널형 MOSFET Q7, Q8로 구성된다. N채널형 MOSFET Q5와 Q6의 소오스는 공통소오스선CSN에 접속된다. P채널형 MOSFET Q7과 Q8의 소오스는 공통소오스선CSP에 접속된다. 공통소오스선CSP에 예시적으로 도시되어 있는 바와 같이, P채널형 MOSFET의 파워스위치 MOSFET Q14가 마련되고, 타이밍신호SAP가 로우레벨로 되면 MOSFET Q14가 온상태로 되어 센스앰프의 동작에 필요한 전압공급을 실행한다. N채널형 MOSFET Q5와 Q6에 대응한 공통소오스선CSN에는 도시하지 않은 N채널형 MOSFET가 마련되고, 선의 동작타이밍에 회로의 접지전위를 공급한다.

상기 센스앰프의 입출력노드에는 상보비트선을 단락시키는 MOSFET Q11과 상보비트선로 하프프리챠지전압HVC를 공급하는 스위치 MOSFET Q9와 Q10으로 이루어지는 프리챠지회로가 마련된다. 이들 MOSFET Q9∼Q11의 게이트에는 공통으로 프리챠지신호PCB가 공급된다. MOSFET Q12와 Q13은 컬럼선택신호YS에 의해 스위칭제어되는 컬럼스위치를 구성한다. 이 실시예에서는 1개의 컬럼선택신호YS에 의해 4쌍의 비트선을 선택할 수 있게 된다. 그 때문에 상기 컬럼선택신호YS는 동일도면에 예시적으로 도시되어 있는 2쌍의 비트선과 도시하지 않은 나머지 2쌍의 비트선에 대응한 4개와 센스앰프의 입출력노드에 마련된 컬럼스위치를 구성하는 MOSFET의 게이트에 공통으로 공급되고, 이러한 스위치 MOSFET를 거쳐서 4쌍의 비트선과 4쌍의 입출력선I/O가 각각 접속된다.

도 11에는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 1실시예의 소자구조 단면도가 도시되어 있다. 이 실시예에서는 상기와 같은 메모리어레이부와 주변부의 소자구조가 대표로서 예시적으로 도시되어 있다. 메모리셀의 기억캐패시터는 2층째의 폴리실리콘층SG를 축적노드(스토리지노드)로서 사용하고, 어드레스선택용 MOSFET의 한쪽의 소오스, 드레인과 접속된다. 상기 2층째 폴리실리콘층은 핀(fin)구조로 되고, 얇은 게이트절연막을 거쳐서 3층째 폴리실리콘층TG로 이루어지는 플레이트전극으로 구성된다. 어드레스 선택용 MOSFET의 게이트는 1층째 폴리실리콘층FG로 구성된다. 어드레스 선택용 MOSFET의 다른쪽의 소오스, 드레인은 상기 FG, SG 및 TG를 개재시켜서 1층째의 알루미늄 등의 금속배선층M1에 접속된다. 이 배선층M1에 의해 비트선이 구성된다.

주변부에는 2개의 N채널형 MOSFET가 형성되어 있다. 1층째의 배선층M1에는 콘택트LCNT에 의해 MOSFET의 소오스, 드레인에 접속된다. 또는 1층째 폴리실리콘FG와는 콘택트FCNT에 의해 접속된다. 상기 1층째의 배선층M1과 2층째의 배선층M2는 제1 스루홀TH1을 거쳐서 접속되고, 제2층째의 배선층M2와 제3층째의 배선층M3은 제2 스루홀TH2를 거쳐서 접속된다. 상기 MOSFET의 게이트전극으로 제2층째의 배선층M2에 의해 입력신호를 공급하는 경우, 이 입력신호는 상기와 같이 제1 스루홀TH1을 거쳐서 더미로서의 제1층째의 배선층M1에서 받고, 이 제1 층째의 배선층M1과 콘택트LCNT를 거쳐서 게이트전극으로서의 1층째 폴리실리콘FG에 접속된다.

입력신호를 공급하는 제3층째의 배선층M3은 제2 스루홀TH2를 거쳐서 제2층째의 배선층M2에 접속된다. 예를 들면 출력신호를 다음단의 회로에 공급할 때, 제1층째의 배선층M1은 제1 스루홀TH1을 거쳐서 더미로서의 제2층째의 배선층M2에 접속되고, 이 배선층M2를 개재시켜서 제2 스루홀TH2를 거쳐 제3층째의 배선층M3으로 인도된다.

비동작상태에서 상보비트선은 하프프리챠지되어 있기 때문에 게이트와 소오스 간에 하프프리챠지전압이 역바이어스로서 인가되고 있으므로, 어드레스 선택 MOSFET에 있어서는 서브스레쉬흘드 리크전류는 발생하지 않는다. 그러나, 워드선이 비선택의 로우레벨이고 상보비트선이 센스앰프의 증폭동작에 의해 VSS로 되었을 때에는 서브스레쉬홀드 리크전류에 의해서 하이레벨로 기억된 정보전하가 소실되는 것이 고려된다.

이와 같은 어드레스선택용 MOSFET에서의 서브스레쉬홀드 리크전류가 문제로 되면, 채널길이가 길어져 임계전압이 크게 된다. 또는 이러한 메모리셀이 형성되는 웰영역을 분리하고 그곳에 부의 기판 백바이어스전압을 공급하여 실효적인 임계전압이 높아진다. 이와 같이 메모리셀이 형성되는 웰영역만을 분리하여 기판 백바이어스전압을 공급하기 위해서 반도체기판은 공지의 3중 웰구조로 된다. 즉, 상기 디코더 등의 주변회로를 구성하는 N채널형 MOSFET는 동작속도를 빠르게 하기 위해 상기와 같이 저임계값전압으로 할 필요가 있고, 그것이 형성되는 웰영역에는 회로의접지전위VSS로 바이어스된다.

큰 회로블럭에 1조의 서브전원선 및 서브접지선밖에 마련하지 않는 경우, 회로블럭으로의 전류공급을 조달할 수 있도록 게이트폭이 큰 스위치 MOSFET를 마련하고, 스위치 MOSFET의 온저항을 내릴 필요가 있다. 이것은 서브전원선에 전압강하가 있으면 이 회로블럭을 구성하는 P채널형 MOSFET의 임계전압이 등가적으로 높아지고, 임계전압이 낮은 MOSFET를 사용한 것에 의한 고속화의 강하가 상쇄되어 버리기 때문이다 이것은 N채널형 MOSFET의 임계전압과 서브접지선에 마련되는 스위치 MOSFET의 온저항의 관계도 마찬가지이다.

따라서, 동작의 고속화의 효과를 유지하기 위해서는 이 회로블럭의 평균동작전류에 대해서 최대 수십mV정도의 전압강하로 억제할 필요가 있다. 예를 들면, 상기 실시예의 다이나믹형 RAM의 예에서는 5000∼20000㎛의 게이트폭을 갖는 스위치 MOSFET가 필요하게 된다. 그 결과, 스위치 MOSFET를 온으로 할 때에는 큰 게이트폭의 게이트용량을 충방전할 필요가 있다.

회로전체로서의 비동작시의 소비전류를 저감하기 위해서는 가능한한 많은 회로블럭에서 서브전원선 및 서브접지선을 사용하는 것이 바람직하다. 그러나, 이를 위해서는 RASB의 입력후의 가능한한 빠른 타이밍에서 상기와 같은 전원 스위치 MOSFET를 온상태로 할 필요가 있다. 예를 들면, 상기 입력부에서의 전원선VCC 및 접지선VSS에 접속되어 있는 MOSFET의 게이트폭의 합계가 약 10000㎛인 것에 대해, X프리디코더 및 매트선택회로에서 서브전원선 및 서브접지선에 접속되어 있는 MOSFET의 게이트폭의 합계는 약 15000㎛이고, X프리디코더 및 매트선택회로에 서브전원선이나 서브접지선을 접속할지 접속하지 않을지는 비동작시(비활성시)의 리크전류가 1/2배로 변화하는 것에 의한다. 따라서, X프리디코더 및 매트선택회로가 기동되기 전(예를 들면 RASB입력후 약 5n초 전후)에 스위치 MOSFET를 온상태로 하는 것이 중요하게 된다.

상기와 같은 게이트용량을 단시간에 충방전하는 것이 필요하게 되므로, 서브전원선 및 서브접지선을 회로전체에서 1조로 하고, P채널형 스위치 MOSFET와 N채널형 스위치 MOSFET를 각각 1개로 구성하면, 이러한 스위치 MOSFET를 온상태로 할 때에 0. 5∼1. 0A나 되는 큰 피크전류가 흘러 버린다. 이와 같은 큰 피크전류가 내부회로의 동작전류에 중첩되면 잡음이나 집중전류에 의한 단선 등 장기 신뢰성의 점에서 큰 문제로 된다.

이 실시예에서는 상기와 같이 서브전원선 및 서브접지선을 상기와 같이 전체 3분할하고, 그 기동타이밍 및 여러개로 분할된 스위치 MOSFET의 동작타이밍도 단계적으로 동작시키도록 차를 갖게 하는 것에 의해 스위치 MOSFET의 스위칭제어시의 전류집중을 시간적으로 분산시키고 있다. 단, 서브전원선 및 서브접지선은 각각 몇개의 블럭으로 통합해서 공유화하고, 소위치 MOSFET의 복잡화와 기동타이밍차의 설정만에 의해서 피크전류를 억제하는 것도 가능하다. 그 경우에는 서브전원선 및 서브접지선을 블럭 사이에서 미세하게 분할하는 경우에 비해 레이아웃이 용이하게 된다. 또, 서브전원선 및 서브접지선의 기생용량도 크게 되므로 순간적인 대전류에 의해 서브전원선 및 서브접지선의 전압변동이 작아진다는 이점이 생긴다.

도 12에는 본 발명의 1실시예를 설명하기 위한 블럭도가 도시되어 있다. 동일도면에는 전원선VCC와 서브전원선VCT, 그것에 대응한 스위치 MOSFET 및 그 제어신호를 형성하는 지연회로를 구성하는 인버터회로 및 그것에 의해 동작전압이 공급되는 회로블럭이 도시되어 있다. 이 실시예의 각 회로블럭의 서브접지선 및 접지선과 그것에 대응한 스위치 MOSFET 등은 상기 전원전압VCC측과 동일하므로 생략되어 있다.

이 실시예에서는 서브전원선VCT와 전원선VCC를 접속시키는 스위치 MOSFET가 MOSFET QP1∼QP4와 같이 회로블럭1∼4에 대응해서 각각 마련된다. 개개의 스위치 MOSFET QP1∼QP4에 있어서 그의 게이트폭의 총계는 상술한 스위치 MOSFET의 온저항에 의한 서브전원선VCT의 허용전압 변동범위내로 되는 값으로 설정된다. 상기 스위치 MOSFET QP1∼QP4의 게이트에 공급되는 제어신호는 각 회로블럭1∼4에 순차로 전달되는 신호전파순서에 대응해서 인버터회로IV1∼IV7에 의해 순차로 지연된 신호가 전달된다.

이와 같이 서브전원선VCT를 여러개의 회로블럭1∼4에서 공유하는 경우, 예를 들면 상기의 다이나믹형 RAM의 예에서는 X계회로, 어레이블럭, Y계 및 라이트회로가 각각의 회로블럭에 대응된다. 이 실시예에서 회로블럭에는 스위치 MOSFET QP1에서 동작전압이 인가되고, 입력신호IN에 대응해서 논리동작을 실행한다. 이 때, 다른 회로2∼4와 같이 입력신호측으로부터 멀어지는 회로에서는 서브전원선 VCT의 분포저항에 의해 상기 스위치 MOSFET QP1에서 공급되는 전압VCC가 충분히 전달되지 않지만, 이들 회로는 전단의 회로의 출력신호를 받아 의미가 있는 회로동작을 실행하므로 실질적인 문제는 생기지 않는다. 즉, 입력신호IN에 대응한 의미가 있는 출력신호가 다음단의 화로블럭2에 전달될 때, 스위치 MOSFET QP2가 온상태로 되고 그것에 대응한 논리동작을 실행하기 위한 전압VCC가 인가된다. 이와 같이 해서 논리단에서의 신호지연과 상기 서브전원선VCT에 대한 전압공급이 거의 동기해서 실행되므로 실질적으로 동작속도가 지연되는 일은 없다.

상기 논리회로에서의 신호지연시간과 상기 스위치 MOSFET의 동작은 반드시 일치할 필요는 없다. 전원공급이 지연되면 그것에 대응해서 하이레벨의 출력동작이 지연되므로, 실제상으로는 스위치 MOSFET에 의해 공급되는 서브전원선VCT의 전압에 의존해서 실질적인 논리출력이 형성되기 때문이다. 따라서, 스위치 MOSFET의 스위치제어가 극단적으로 지연되어 버리면 논리회로의 동작속도가 지연되므로, 상기와 같은 피크전류가 허용값 이하로 되도록 각 스위치 MOSFET간의 시간차가 설정되어 단계적으로 전압공급이 실행되게 된다.

도 13에는 본 발명의 다른 1실시예를 설명하기 위한 블럭도가 도시되어 있다. 동일도면에 있어서는 서브전원선 및 서브접지선을 각 회로블럭마다 분할해서 복수화시키는 예가 도시되어 있다. 이 예에서는 도 12와 같이 공용화하는 경우에 비해 스위치 MOSFET의 온저항에 의한 각 서브전원선 및 서브접지선의 허용전압변동값에 의해 정해지는 각 스위치 MOSFET의 게이트폭을 작게 할 수 있다.

그 결과, 각 스위치 MOSFET QP10∼QP40 등의 게이트의 충방전전류가 저감되고, 거의 동일 타이밍에서 활성화되는 회로블럭마다 1조의 서브전원선 및 서브접지선을 사용해서 경시적으로 순번으로 스위치 MOSFET를 기동시키는 것에 의해 피크전류삭감이 가능하게 된다. 동시에 스위치 MOSFET의 게이트폭이 서브전원선을 분할하지 않는 경우에 비해 작으므로 스위치 MOSFET의 기동을 빠르게 할 수 있다. 또, 다이나믹형 RAM에 있어서의 리프레시동작시의 Y계 및 라이트회로와 같이 회로동작을 실행하지 않는 회로블럭이 존재하는 경우에는 그것에 대한 스위치 MOSFET를 오프상태인채로 할 수 있어 회로의 소비전류를 감소시킬 수 있다.

도 14에는 본 발명에 관한 다이나믹형 RAM에 있어서의 X계의 입력부분의 1실시예의 회로도가 도시되어 있다. 동일도면에는 상기의 실시예에서는 생략되어 있던 스위치 MOS 제어부와 그것에 관련된 X계의 입력부분이 함께 도시되어 있다.

스위치 MOS 제어부는 RASB의 입력신호를 받고 가장 빠른 기간에 발생하는 클럭신호를 받아 스위치 MOS의 기동신호SWC를 형성한다. 따라서, 스위치 MOSFET가 온상태로 되기 전에 활성화되는 RAS클럭발생회로의 초단부, X어드레스버퍼 및 스위치 MOS 제어부에는 서브전원선 및 서브접지선에 접속시키지 않는다. X프리디코더 및 RAS계 클럭발생회로의 후단부는 서브전원선VCT, 서브접지선VST에 접속하고, 비활성시의 출력신호가 로우레벨(L)인 게이트나 인버터회로는 상기와 같이 서브전원선VCT에 접속하고, 출력신호가 하이레벨(H)인 게이트나 인버터회로는 상기와 같이 서브접지선VST에 접속한다. 이것에 의해, 상기와 같이 비활성시에 스위치 MOSFET를 오프상태로 해서 이러한 게이트나 인버터회로에 있어서의 서브스레쉬홀드 리크전류를 저감시켜 대기시의 전류소비를 억제하고 있다.

스위치 MOSFET는 여러개가 병렬접속되고 각각의 게이트에 지연된 신호가 공급되는 것에 의해 도미노방식으로 순차 온상태로 되고,그 구동 및 온상태에 의한 피크전류를 억제하면서 서브전원선VCT와 서브접지선VST로 각각에 대응한 VCC와 VSS의 전압공급을 실행한다. 스위치 MOS 제어회로에 입력되는 신호SET는 초기화신호로서, 회로의 전원투입시에 스위치 MOS의 기동신호SWC를 발생시키고 스위치 MOSFET를 온상태로 해서 서브전원선VCT의 전압을 상승시키기 위한 것이다.

신호TEST는 테스트신호로서, 외부에서 기동신호를 발생해서 강제적으로 스위치 MOSFET를 온상태로 하기 위한 것이다. 이 입력노드의 저항을 거쳐서 접지로 풀다운시키고, 통상시에는 로우레벨로 고정된다.

신호RASB가 하이레벨로 되어도 스위치 MOSFET가 즉시 오프상태로 되지않도록 RAS리세트신호를 시간τ(∼5n초)만큼 지연시킨 신호τ에 의해 스위치 MOSFET가 오프상태로 되도록 하고 있다. 이것은 RASB가 하이레벨로 되고 나서 회로의 프리챠지가 실행되므로, 그 동안은 스위치 MOSFET를 온상태로 해 두기 위한 것이다.

다이나믹형 RAM이 셀프 리프레시모드(CBR리프레시)로 들어갔을 때, 도 15의 타이밍도에 도시한 바와 같이 CBR(CAS 비포(before) RAS)의 입력에 의해 타이밍A에서 셀프 리프레시신호SELF가 발생된다. 이 셀프 리프레시모드에 있어서 실제로 리프레시동작을 하고 있을 때 이외에는 스위치 MOSFET를 오프상태로 해서 서브스레쉬홀드 리크전류를 저감시키므로 내부신호IRASB로도 제어할 수 있도록 되어 있다.

리프레시동작은 모든 메모리셀이 1회 리프레시되는 1주기의 동작이 그 유지시간내에 대응해서 균등하게 분산되어 실행되는 분산 리프레시보다 리프레시를 집중적으로 실행하고 그 후 다음의 리프레시까지 비활성상태와 같이 하는 집중 리프레시로 하면, 상기 스위치 MOSFET의 제어회수를 줄일 수 있다. X어드레스버퍼에 마련된 멀티플렉서MPX는 리프레시 제어신호SELF에 대응해서 상기 외부단자에서 입력된 어드레스신호ADi와 리프레시 어드레스신호RADi를 전환해서 내부에 페치하는 것이다.

상기 SET신호는 회로의 전원투입시에 스위치 MOSFET의 기동신호SWC를 발생시키고, 스위치 MOSFET를 온상태로 해서 서브전원선VCT의 전압을 상승시키기 위한 것이다. 이와 같은 신호SET 대신에 전원선VCC와 서브전원선VCT 사이에 다이오드접속된 MOSFET에 의해 실행시키도록 해도 좋다. 이 경우에는 전원투입시에 스위치 MOSFET를 온상태로 할 필요는 없다. 상기 SET신호에 의해 전원투입시의 내부회로의 노드는 비활성시의 전위로 되도록 설정해 두면 전원투입시의 내부회로로의 전류공급은 모두 전원선VCC에 의해 실행되고, 서브전원선VCT로부터의 공급은 실행되지 않으므로, 서브전원선VCT의 전압을 상승시키는 것은 전류공급능력이 작은 다이오드에 의해서도 대응할 수 있다.

전원투입시에 스위치 MOSFET가 온상태로 되어 있으면, 내부회로가 활성상태에 있으므로 상기 서브스레쉬홀드 리크전류가 흘러 버린다. 상기 다이오드를 사용하는 경우에는 서브전원선VCT의 전위는 VCC까지 상승하지 않으므로 서브스레쉬홀드 리크전류의 발생을 방지할 수 있다. 이것은 기판 백바이어스전압발생회로를 사용해서 기판바이어스를 인가하는 MOSFET를 사용하고 있는 경우, 한층 더 효과가 있다. 기판바이어스를 인가하는 MOSFET에서는 전원투입시에는 기판 백바이어스 전압발생회로가 충분한 기판바이어스전압을 발생하고 있지 않으므로, 임계전압이 낮아져 큰 서브스레쉬홀드 리크전류가 흘러 버리기 때문이다.

상기의 어드레스버퍼 등의 서브전원선이나 서브접지선에 접속되지 않는 회로나 상기 스위치 MOSFET는 그것이 오프상태로 되었을 때의 서브스레쉬홀드 리크전류를 저감하기 위해 높은 임계전압의 MOSFET가 사용된다. 본원발명에서는 이러한 높은 임계전압의 MOSFET를 형성하는 방법으로서 MOSFET의 임계전압의 게이트길이 의존성을 이용해서 채널길이를 길게 한 MOSFET를 사용한다. 그리고, 원하는 임계전압의 게이트길이 의존성을 실현하기 위해 후술하는 바와 같은 카운터 도프(Counter-doping)를 사용한다.

MOSFET의 임계전압의 게이트길이 의존성을 이용해서 2종류 이상의 임계전압을 실현하는 것에 의해, 종래의 포토마스크를 사용한 이온주입의 분할에 의해 2종류 이상의 임계전압을 실현하는 방법에 비해 적어도 마스크 2장(P채널용과 N채널용)을 삭감할 수 있어 제조공정수의 삭감이 가능하게 된다.

도 16a, 도 16b에는 본 발명에 관한 반도체집적회로장치에 사용되는 MOSFET의 1실시예의 개략 구조 단면도가 도시되어 있다. 도 16a에는 통상의 MOSFET가 도시되고, 도 16b에는 카운터도프의 MOSFET가 도시되어 있다. 카운터도프는 도 16a와 같은 통상의 MOSFET와는 달리 기판표면부의 소오스, 드레인에 포함되는 불순물과 동일한 도전형의 불순물을 옅은 농도로 도입하는 것에 의해 단채널 특성이 우수한 낮은 임계전압의 MOSFET를 실현하는 수단이다.

도 17에는 N채널형 MOSFET의 게이트길이와 임계전압의 관계를 도시한 특성도가 도시되어 있다. 동일도면에 있어서는 상기 도 16a와 같은 종래구조 MOSFET,는 카운터도프한 트랜지스터의 전형적인 값을 나타내고, 이들 값은 프로세스 편차에 의해 예를 들면 상하의 점선 내지 실선 사이의 편차로 된다.

상기와 같이 서브전원선 및 서브접지선으로 된 내부회로를 구성하는 게이트 길이가 짧은 MOSFET의 임계전압의 허용최소값은 스위치 MOSFET가 온상태인 경우의 내부회로의 서브스레쉬홀드 리크전류에 의해 결정되고, 도 1과 도 2에 도시한 다이나믹형 RAM의 예에서는 MOSFET의 게이트폭의 합계가 약 700, 000㎛이므로, 실온에서 약 0V이다. 프로세스 편차에 의한 임계전압의 최악의 값을 0V로 한 경우, 종래구조의 MOSFET를 사용한 경우 예를 들면 게이트길이가 0. 45㎛이고 임계전압이 0. 29V(모두 전형적인 값), 카운터도프한 MOSFET를 사용한 경우 게이트길이가 0. 45㎛이고 임계전압이 0. 2V(모두 전형적인 값)로 된다.

이 때, 임계전압은 프로세스편차에 의해 종래구조의 MOSFET의 경우 도 17의 굵은선 테두리 B내에서 편차가 발생하고, 카운터도프한 MOSFET의 경우 굵은선테두리A내에서 편차가 발생한다. 카운터도프에 의해 단채널효과가 억제된 결과, 게이트길이의 편차에 의한 임계전압의 편차가 저감되었으므로 전형적인 임계전압의 저하가 가능하게 되어 보다 고속인 MOSFET를 사용해서 논리회로 등을 설계할 수 있다.

서브전원선VCT 및 서브접지선VST에 접속되지 않는 회로를 구성하는 게이트길이가 긴 MOSFET의 임계전압의 최소값도 그들 서브스레쉬홀드 리크전류에 의해 결정되고, 도 1과 도 2에 도시된 다이나믹형 RAM에서는 상온에서 약 0. 2V로 된다. 따라서, 상기와 마찬가지로 종래 구조의 MOSFET를 사용한 경우 게이트길이가 0. 53㎛이고 업계전압이 0. 42V(모두 전형적인 값), 카운터도프한 MOSFET를 사용한 경우 게이트길이가 0. 55㎛이고 임계전압이 0. 30V(모두 전형적인 값)로 된다. 상기와 같은 임계전압은 프로세스편차에 의해 도 17의 굵은선 테두리D내와 C에서 편차가발생하고, 이 MOSFET에 있어서도 카운터도프에 의해 임계전압이 낮은 고속의 MOSFET를 사용하는 것이 가능하게 된다.

상기 서브전원선과 전원선 및 서브접지선과 접지선을 각각 접속시키는 스위치 MOSFET는 그 임계전압에 편차가 발생하면 오프시의 서브스레쉬홀드 리크전류가 크게 변동한다. 따라서, 이들 스위치 MOSFET는 극력 프로세스편차에 의한 임계전압의 편차가 작은 게이트길이가 긴 MOSFET를 사용한다. 이것에는 임계전압의 게이트길이 의존성의 곡선이 거의 평탄하게 되어 있는 게이트길이, 도 17에서는 0. 7∼0. 8㎛이상으로 설정하는 것에 의해 대처할 수 있다.

여기서, 스위치 MOSFET의 게이트길이를 길게 하면, 그 온저항값을 내리기위해 게이트폭을 길게 할 필요가 생긴다. 이 결과, 스위치 MOSFET를 온상태로 할 때의 피크전류도 증가하는 것에 주의하지 않으면 안 된다. 즉, 임계전압의 게이트길이 의존성이 작으면, 스위치 MOSFET의 게이트길이는 짧을수록 좋다. 따라서, 본 실시예에서는 종래구조의 MOSFET를 사용한 경우에서는 게이트길이가 0. 8㎛이고 임계전압이 0. 5V(모두 전형적인 값), 카운터도프한 MOSFET를 사용한 경우 게이트길이가 0. 7㎛이고 임계전압이 0. 35V(모두 전형적인 값)으로 되고 각각 굵은선 테두리F, E의 범위에서 편차가 발생한다.

리크전류의 저감이라는 점에서는 종래구조의 MOSFET를 사용한 쪽이 임계전압이 높으므로 효과가 있지만, 스위치 MOSFET의 리크전류는 상술한 서브전원선 및 서브접지선에 접속하지 않는 회로의 리크전류에 비해 충분히 작으므로, 이 효과는 무시할 수 있다. 오히려 카운터도프에 의해서 단채널효과가 억제된 결과, 단채널이고또한 낮은 임계전압의 구동능력이 높은 MOSFET를 스위치 MOSFET로 사용할 수 있도록 되므로 게이트폭을 종래구조의 MOSFET를 사용한 경우보다 작게 할 수 있어 피크전류를 저감시키는 것이 가능하게 된다.

도 18에는 본 발명을 설명하기 위한 특성도가 도시되어 있다. 동일도면에 있어서 종축에는 피크전류와 RAS 액세스시간 tRAS의 증가분, 횡축은 스위치 MOSFET의 제어신호의 1단당의 시간차가 표시되어 있다. 실제의 다이나믹형 RAM의 회로를 사용해서 컴퓨터 시뮬레이션의 결과가 나타나 있다. 스위치 MOSFET의 제어신호의 1단당의 시간차가 0인 곳은 모든 스위치 MOSFET를 동시에 온상태로 한 것을 나타내고 있다.

스위치 MOSFET는 5분할되고, 그 게이트폭은 도시한 바와 같이 P채널형 MOSFET가 3000㎛이고, N채널형 MOSFET가 900㎛이다. 동일도면에서 예를 들면 피크전류를 300mA이하로 억제하기 위해서는 스위치 MOSFET를 여러개로 분할하고, 그 제어신호에 250psec의 시간차를 마련하면 좋은 것을 알 수 있다. 이 때의 회로동작의 지연(즉 tRAS의 증가)은 200psec로 억제되는 것을 알 수 있다. 상기 tRAS는 40∼50ns이므로 스위치 MOSFET의 복수화와 시간차 상승에 의한 회로동작의 지연은 그의 0. 5% 밖에 지나지 않는다. 따라서, 본원발명에 의해 회로동작의 고속화를 유지하면서 피크전류를 억제할 수 있다는 것을 이해하기 바란다.

도 19에는 본 발명의 다른 1실시예를 도시한 회로도가 도시되어 있다. 동일도면에 있어서 내부회로는 인버터회로가 종렬접속되는 경우가 예로서 도시되어 있다 그리고, 초단의 인버터회로에는 비활성시에 로우레벨의 입력신호가 공급되고,인버터회로의 출력은 하이레벨(H)로 되고, 이후 각 인버터회로의 출력은 차례로 로우레벨(L), 하이레벨, 로우레벨과 같이 된다. 그 때문에 출력의 하이레벨에 대응한 인버터회로는 서브접지선VST에 접속되고, 출력의 로우레벨에 대응한 인버터회로는 서브전원선VCT에 접속된다.

상기 서브전원선VCT와 전원선VCC 사이에는 P채널형 스위치 MOSFET MC가 마련되고, 제어신호B에 의해 스위칭제어된다. 상기 서브접지선VST와 접지선VSS 사이에는 N채널형 스위치 MOSFET가 마련되고, 제어신호T에 의해 스위칭제어된다. 그리고, 이 실시예에서는 상기 서브전원선VCT와 서브접지선VST 사이에 단락용의 N채널형 MOSFET MT가 마련된다. 이 MOSFET MT는 제어신호PT에 의해 스위칭제어된다.

도 20에는 상기 실시예의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

상기 내부회로가 활성상태에서 비활성상태로 될 때 신호B가 로우레벨에서 하이레벨로, 신호T가 하이레벨에서 로우레벨로 변화하고, 스위치 MOSFET MC와 MS를 온상태에서 오프상태로 한다. 이것과 동기해서 제어신호PT가 일시적으로 하이레벨로 되어 스위치 MOSFET MT가 온상태로 되고, 서브전원선VCT와 서브접지선VST가 단락되고 중간전위로 되어 소비저력의 저감이 가능하게 된다.

상기와 같은 단락 MOSFET MT가 없을 때에는 서브전원선VCT와 서브접지선VST가 활성시의 전압에서 비활성의 전압으로 천이할 때에 서브전원선VCT의 기생용량에 충전되어 있던 전하는 비활성시 출력이 로우레벨인 인버터회로의 온상태로 되어 있는 N채널형 MOSFET를 통해서 방전된다. 반대로, 서브접지선VST의 기생용량에는 비활성시 출력이 하이레벨인 인버터회로의 온상태로 되어 있는 P채널형 MOSFET를 거쳐서 충전된다. 이들 방전전류와 충전전류는 소비전류로 된다. 이것에 대해서 상기와 같이 단락 MOSFET를 마련한 경우에는 각각의 기생용량간의 챠지셰어에 의해, 바꿔 말하면 특별한 전류소비를 실행하지 않고 서브전원선VCT와 서브접지선VST를 상기 서브스레쉬흘드 리크전류를 저감시키기 위해 필요한 소정전위까지 변화시킬 수 있다.

상기와 같은 단락 MOSFET MT의 스위칭제어를 실행하는 제어신호PT의 펄스폭은 서브전원선VCT 및 서브접지선VST의 전압이 정확하게 비활성시의 전압으로 되도록 설정된다. 구체적으로는 상기 기생용량이 200pF인 경우, 펄스폭은 100n초이고 스위치 MOSFET의 게이트폭은 10㎛로 좋다.

상기와 같은 단락 MOSFET가 없을 때에는 서브전원선VCT와 서브접지선VST의 전압천이는 서브스레쉬홀드 리크전류에 의한 충방전이 발생하므로 100μ초의 시간이 소요된다. 이에 대해 상기 단락 MOSFET MT를 사용하면 100n초에서 전압천이를 완료시킬 수 있다.

이상의 실시예에 있어서는 낮은 임계전압화에 의한 서브스레쉬홀드는 리크전류의 저감을 도모하기 위해, 비활성시의 출력이 하이레벨의 논리게이트나 인버터회로는 전원선VCC에 접속하고, 접지측을 서브접지선VST에 접속하고 이러한 서브접지선VST에 마련된 스위치 MOSFET를 오프상태로 하고, 비활성시의 출력이 로우레벨인 논리게이트나 인버터회로는 접지선VSS에 접속하고, 전원측을 서브전원선VCT에 접속하고 이러한 서브전원선VCT에 마련된 스위치 MOSFET를 오프상태로 한다.

상기와 같은 스위치를 온상태나 오프상태로 할 때 상기의 실시예에서는 원하는 온저항을 얻기 위해 비교적 큰 게이트용량을 갖는 스위치 MOSFET의 구동전류 및 그 온상태에 따라 전원전류의 피크전류를 저감시키기 위해 여러개고 분할하고 또한 각각에 지연신호를 공급해서 도미노방식으로 동작시키는 것에 큰 특징이 있다.

이것은 상기와 같은 서브전원선와 서브접지선에 의한 서브스레쉬홀드 리크전류의 저감 이외에 일반적인 전원스위치로서 이용가능성을 갖고 있다. 즉, 반도체기술의 진전에 따라 1개의 반도체기판에서는 다수의 기능블럭을 탑재할 수 있게 되고, 그 자체로 1개의 디지탈 정보처리시스템을 실현할 수 있어 가까운 장래에는 그 경향이 농후해질 것이라고 예측된다.

이 경우, 다수의 기능블럭은 항상 동작상태일 필요는 없다. 이 때, 소정의 데이타처리를 실행하고 있는 동안, 동작하는 것이 불필요한 기능블럭이 존재하는 경우, 그곳에서의 소비전류를 상기 서브스레쉬홀드 리크전류와 같은 리크전류를 포함해서 모두 차단해 버리는 것에는 충분한 의의가 생긴다. 이와 같은 경우, 전원스위치의 온상태나 오프상태시에 동작상태에 있는 기능블럭에서 되면, 전원선에 큰 노이즈가 실리는 것은 허용되지 않는 것이다. 이와 같은 관점에서 보면, 1개의 반도체집적회로장치에 탑재되는 특정의 기능블럭이 동작시에 동작하지 않는 타기능블럭의 전원을 차단하거나 투입하는 것에는 큰 문제가 발생한다.

그러나, 상기 실시예의 스위치 MOSFET는 그와 같은 피크전류를 발생시키지 않고 온상태와 오프상태로 할 수 있다. 즉, 본 발병에 관한 스위치 MOSFET는 반도체집적회로장치에 형성되는 회로블럭에 대한 선택적인 전원공급을 실행하는 스위치MOSFET로서 사용할 수 있는 것을 의미한다.

도 21에는 본 발명이 적용되는 1칩의 마이크로컴퓨터의 1실시예의 시스템구성도가 도시되어 있다. 이 실시예의 마이크로컴퓨터MCU는 연산기ALU를 포함하는 저장프로그램방식의 중앙처리유닛CPU를 그 중심적인 구성요소로 한다. 이 중앙처리유닛CPU에는 시스템버스S-BUS를 거쳐서 승산기MULT, 메모리관리유닛MMU 및 캐시메모리CACHE가 결합되고, 메모리관리유닛MMU에는 어드레스 변환 테이블TLB가 결합된다. 메모리관리유닛MMU 및 캐시메모리CACHE는 또 그 다른쪽에 있어서 캐쉬버스C-BUS에 결합되고, 이 캐시버스C-BUS에는 버스컨트롤러BSC가 결합된다.

버스컨트롤러BSC는 그 다른쪽에 있어서 주변버스P-BUS 및 외부버스E-BUS에 결합된다. 그 중, 주변버스P-BUS에는 리프레시 컨트롤러REFC, 다이렉트 메모리 액세스 컨트롤러DMAC, 타이머회로TIM, 직렬 통신 인터페이스SCI, 디지탈/아날로그 변환회로D/A 및 아날로그/디지탈 변환회로A/D 등의 주변장치 컨트롤러와 클럭 컨트롤러CKC가 결합되고, 외부버스E-BUS에는 외부인터페이스EXIF가 결합된다.

리프레시 컨트롤러REFC, 다이렉트 메모리 액세스 컨트롤러DMAC, 타이머회로TIM, 직렬통신 인터페이스SCI, 디지탈/아날로그 변환회로D/A 및 아날로그/디지탈변환회로A/D는 그 다른쪽에 있어서 인터럽트 컨트롤러INTC에 결합되고, 이 인터럽트 컨트롤러INTC는 인터럽트 요구신호IRQ를 거쳐서 중앙처리유닛CPU에 결합된다. 클럭 컨트롤러CKC에는 클럭펄스 발생회로CPG와 후술하는 여러개의 클럭스위치가 결합되고, 외부 인터페이스EXIF에는 휴대정보단말PDA나 외부메모리 등이 결합된다.

인터럽트 컨트롤러INTC에는 또 리얼타임 클럭회로RTC가 결합된다. 이 리얼타임 클럭회로RTC에는 그 주파수가 변화되지 않는 안정된 주파수의 클럭신호가 공급된다. 이것에 의해 리얼타임 클럭회로RTC는 정확한 시간관리를 실행한다.

리얼타임 클럭회로RTC는 소정의 시간간격으로 인터럽트신호RTCI를 인터럽트 컨트롤러INTC로 출력하고, 중앙처리유닛CPU에 대해서 소정의 시간간격으로 인터럽트요구를 발생한다. 인터럽트 컨트롤러INTC에는 또 소정의 외부단자를 거쳐서 외부인터럽트신호OINT도 공급된다. 이것에 의해 외부장치는 인터럽트 컨트롤러INTC를 거쳐서 중앙처리유닛CPU와 논리적으로 결합된다.

이 실시예에 있어서 클럭 컨트롤러CKC는 여러개의 제어레지스터를 포함한다. 이들 제어레지스터에는 중앙처리유닛CPU에서 주변버스P-BUS를 거쳐서 소정의 제어데이타의 라이트 또는 리드가 실행된다. 클럭 컨트롤러CKC는 각 제어레지스터에 설정된 제어데이타에 따라서 상기 제어신호PLLON, PLLSB, COSEL1, COSEL2 또는 CKEN 등을 선택적으로 형성함과 동시에 여러개의 모듈 인에이블신호ADEN 등을 선택적으로 형성한다. 또한 도면이 번잡하게 되는 것을 피하기 위해 이들 제어신호나 모듈인에이블신호를 1개의 배선으로 표시하였다. 물론, 클럭컨트롤러CKC는 주변버스P-BUS 대신에 시스템버스S-BUS에 결합해도 좋다.

여기서, 중앙처리유닛CPU는 클럭펄스 발생회로CPG에서 공급되는 시스템클럭신호CK1과 동기해서 동작하고, 예를 들면 캐시메모리CACHE에서 리드되는 제어프로그램에 따라서 소정의 연산처리를 실행함과 동시에 마이크로프로세서MPU의 각부를 제어/통괄한다. 이 때, 연산기ALU는 필요에 따라서 산술논리연산을 실행하고, 승산기MULT는 승산처리를 실행한다. 또, 메모리관리유닛MMU는 메모리액세스시에 중앙처리유닛CPU에서 출력되는 논리어드레스를 어드레스변환 테이블TLB를 사용해서 물리 어드레스로 변환한다.

캐시메모리CACHE는 고속액세스 가능한 메모리로 이루어지고, 마이크로프로세서MPU의 외부에 마련된 외부메모리에 저장되는 프로그램 또는 데이타 등을 소정의 블럭단위로 리드유지하고, 중앙처리유닛CPU의 고속동작에 기여한다. 중앙처리유닛CPU, 승산기MULT, 메모리관리유닛MMU 및 캐시메모리CACHE는 비교적 높은 주파수의 시스템클럭신호CK1에 따라서 동작한다.

버스 컨트롤러BSC는 주변버스P-BUS에 결합되는 각 주변장치 컨트롤러의 버스액세스를 관리함과 동시에 이들 주변장치 컨트롤러의 동작을 제어한다. 한편, 주변장치 컨트롤러중의 1개인 리프레시 컨트롤러REFC는 외부메모리로서 마련된 다이나믹형 RAM의 리프레시동작을 제어하고, 다이렉트 메모리 액세스 컨트롤러DMAC는 예를 들면 외부메모리와 캐시메모리CACHE 등 사이의 고속데이타전송을 서포트한다.

타이머회로TIM은 중앙처리유닛CPU에서 필요한 시간관리를 서포트하고, 직렬통신 인터페이스SCI는 외부의 통신제어장치 등과의 사이의 직렬데이타전송을 서포트한다. 또, 아날로그/디지탈 변환회로A/D는 외부의 센서 등에서 입력되는 아날로그신호를 소정 비트의 디지탈신호로 변환하고, 디지탈/아날로그 변환회로D/A는 반대로 중앙처리유닛CPU에서 출력되는 디지탈신호를 소정의 아날로그신호로 변환해서 외부출력 한다.

인터럽트 컨트롤러INTC는 각 주변장치 컨트롤러의 인터럽트요구를 소정의 우선순위로 택일적으로 수리하고, 인터럽트 요구신호IRQ로서 중앙처리유닛CPU로 전달한다. 또, 외부 인터페이스EXW는 마이크로컴퓨터MCU의 각 부와 외부에 결합된 휴대정보단말PDA 및 외부메모리 등과의 사이의 데이타수수를 제어/관리하고, 이들 외부장치와 마이크로컴퓨터MCU 사이의 인터페이스 정합을 실행한다. 버스컨트롤러BSC 및 각종 주변장치 컨트롤러는 비교적 낮은 주파수의 시스템클럭신호cks와 동기해서 동작한다.

이 실시예에 있어서 마이크로컴퓨터MCU를 구성하는 각 부는 소정의 레이아웃조건하에 1개의 반도체집적회로장치LSI에 형성되지만, 이들 각 부는 소위 모듈화되고 사용자사양에 따라서 선택적으로 형성된다. 이 실시예의 마이크로컴퓨터MCU는 상기 여러개의 모듈의 각각에 대응해서 마련되고 또한 대응하는 모듈인에이블신호의 유효레벨을 받아 선택적으로 온상태로 되는 여러개의 전원 스위치 MOSFET를 구비하고, 그것이 비활성으로 될 때에 이러한 스위치 MOSFET가 오프상태로 되어 그곳에서의 전류소비를 실질적으로 0으로 한다.

디지탈/아날로그 변환기D/A나 아날로그/디지탈 변환기A/D는 리니어회로부분을 갖고 있고, 그것이 비동작상태에서도 비교적 큰 전류소비를 실행한다. 또, 그것이 항상 동작할 필요는 없는 경우가 많다. 따라서, 상기와 같은 전원 스위치 MOSFET에 의해 동작전류를 차단시키는 것에 의해서 비활성시의 소비전류를 0으로 할 수 있다. 또, 다른 디지탈회로에서도 서브스레쉬홀드 리크전류 등의 리크전류가 발생하는 것에서는 전원을 차단시키는 것의 의의는 크다.

낮은 임계전압화된 MOSFET를 사용해서 고집적화와 고속화 및 저전압화된 시스템에서는 상기 다이나믹형 RAM과 같이 서브스레쉬홀드 리크전류가 문제로 된다. 그래서, 각 기능블럭에 있어서 비활성시의 레벨이 고정되는 부분에는 상기 서브전원선이나 서브접지선에 접속하고 그곳에 마련된 스위치 MOSFET를 오프상태로 해서 이러한 리크전류의 발생을 방지하도록 해도 좋은 것은 물론이다.

상기의 실시예에서 얻어지는 작용효과는 다음과 같다. 즉

[1] 기능마다 분할되고 또한 각각이 동작제어신호에 의해 회로동작을 실행하도록 된 여러개의 회로불럭의 내부전원선과 외부단자에서 공급되는 동작전압을 전달하는 전원선 사이에 병렬형태로 여러개의 스위치 MOSFET를 마련하고, 이들 스위치 MOSFET를 상기 동작제어신호를 순차 지연된 제어신호에 의해 단계적으로 온상태로 해서 동작전압을 공급하는 것에 의해 온상태/오프상태에서의 피크전류의 발생을 방지하면서 이러한 기능블럭 또는 모듈이 비활성(비동작)상태일 때의 소비전류를 0으로 할 수 있다는 효과가 얻어진다.

[2] 동작기동신호를 포함하는 외부단자에서 공급되는 입력신호에 응답하는 입력회로블럭, 이러한 입력회로블럭을 통해서 입력된 입력신호를 받아 동작하는 내부회로블럭 및 이러한 내부회로블럭의 출력신호를 외부단자로 송출시키는 출력회로블럭으로 분할하고, 외부단자에서 공급되는 동작전압을 전달하는 전원선과 상기 내부회로블럭 중 비동작상태시에 기억동작을 필요로 하지 않는 제1 회로부분의 내부 전원선 사이에 병렬형태로 여러개의 스위치 MOSFET를 마련하고, 또한 상기 입력회로블럭을 통해서 공급된 기동신호를 순차로 지연시킨 제어신호에 의해 단계적으로 온상태로 해서 동작전압을 공급하는 것에 의해 동작속도를 희생하지 않고, 온상태/오프상태에서의 피크전류의 발생을 방지하고 또한 이러한 기능블럭에 있어서의 비활성(비동작)상태에서의 소비전류를 0으로 할 수 있다는 효과가 얻어진다.

[3] 상기 입력회로블럭과 내부회로블럭 중 기억동작을 필요로 하는 제2 회로부분 및 출력회로블럭은 상기 전원선에서 정상적으로 동작전압을 인가하도록 하는 것에 의해 동작속도를 희생하지 않고 원하는 회로기능을 유지할 수 있다는 효과가 얻어진다.

[4] 상기 내부회로블럭은 CMOS회로로 구성되고, 이러한 CMOS회로의 제1 회로부분은 비동작상태시에 출력신호레벨이 하이레벨인 회로에는 접지전압에 대응한 제1 내부전원선에 접속되고, 출력신호가 로우레벨인 회로에는 전원전위에 대응한 제2 내부전원선에 접속되고, 상기 제1 내부전원선과 전원선 사이 및 상기 제2 내부 전원선과 접지선 사이에는 상기 기동신호가 순차로 지연된 제어신호에 의해 단계적으로 온상태로 되는 여러개의 스위치 MOSFET로 이루어지는 내부전원스위치회로를 마련하는 것에 의해, 동작속도를 유지하고 피크전류를 억제하면서 서브스레쉬홀드 리크전류를 저감할 수 있다는 효과와 얻어진다.

[5] 상기 CMOS회로를 구성하는 P채널형 MOSFET와 N채널형 MOSFET는 낮은 임계전압화하는 것에 의해 저전압화와 고속화를 유지하면서 서브스레쉬홀드 리크전류를 저감시킬 수 있다는 효과가 얻어진다.

[6] 상기 입력회로블럭과 출력회로블럭은 CMOS회로로 구성되고, 이러한 CMOS회로를 구성하는 P채널형 MOSFET와 N채널형 MOSFET 및 상기 내부전원스위치회로를 구성하는 MOSFET는 상기 내부회로를 구성하는 CMOS회로의 P채널형 MOSFET와 N채널형 MOSFET의 임계전압에 비해 상대적으로 크게 설정하는 것에 의해 서브스레쉬홀드 리크전류를 억제하면서 고속동작을 유지할 수 있다는 효과가 얻어진다.

[7] 상기 임계전압의 설정은 MOSFET 채널길이 의존성에 의해 각각이 설정되고, 또한 채널영역의 표면에 소오스, 드레인과 동일 도전형이고 낮은 불순물농도로 이루어지는 카운터도프층이 형성되는 것에 의해 고속화와 피크전류를 저감시킬 수 있다는 효과가 얻어진다.

[8] 상기 내부회로블럭은 동작시퀀스에 대응해서 여러개의 블럭으로 분할되고, 상기 기동신호는 이러한 동작시퀀스와 동기해서 지연되어 상기 내부전원 스위치회로로 공급되도록 하는 것에 의해 전원스위치의 온/오프전환시의 전류가 한층 분산되어 피크전류를 저감시킬 수 있다는 효과가 얻어진다.

[9] 상기 입력회로블럭은 어드레스 멀티플렉스방식으로 어드레스신호와 제어신호가 공급되는 입력회로이고, 상기 내부회로블럭은 다이나믹형 메모리셀을 사용한 메모리어레이와 그 X계 어드레스 선택회로 및 Y계 어드레스 선택회로로 이루어지고, 상기 출력회로는 데이타입출력회로와 같이 분할하는 것에 의해 이러한 다이나믹형 RAM의 동작시퀀스에 맞추어 회로가 분산되고, 순차로 전원스위치 MOSFET의 제어를 실행하는 것에 의해 동작속도를 유지하면서 피크전류를 합리적으로 저감시킬 수 있다는 효과가 얻어진다.

[10] 상기 Y계 어드레스 선택회로에 마련되는 내부전원 스위치회로는 이러한 회로의 동작에 필요한 동작전류를 흐르게 하도록 된 하나∼여러개로 이루어지는 MOSFET로 구성되고, 동작까지의 시간이 긴 것을 이용해서 이러한 MOSFET의 게이트로 공급되는 제어신호의 변화를 완만하게 하는 것에 의해 간단한 구성으로 피크전류를 저감시킬 수 있다는 효과가 얻어진다.

[11] 상기 제1 내부전원선과 제2 내부전원선 사이에는 각각에 대응하는 내부전원 스위치 MOSFET가 오프상태로 되었을 때에 일시적으로 온상태로 되는 단락스위치 MOSFET를 마련하는 것에 의해 제1 내부전원선과 제2 내부전원선 사이의 챠지셰어에 의해 각각의 비활성시의 전압을 고속으로 결정할 수 있으므로, 서브스레쉬홀드 리크전류를 한층 저감시킬 수 있다는 효과가 얻어진다.

도 22는 도 14에 도시한 회로의 일부를 MOSFET로 나타낸 회로도이다. 도 22의 CMOS 인버터회로INV1, INV2, INV3, INV4, INV5, P채널형 MOSFET QP60, N채널형 MOSFET QN60, SWC, INT1은 각각 도 14의 CMOS 인버터회로 INV1, INV2, INV3, INV4, INV5, P채널형 MOSFET QP60, N채널형 MOSFET QN60, SWC, INT1에 대응하고 있다.

도 22의 서브전원선VCT와 전원선VCC사이에 마련된 내부전원 스위치회로를 구성하는 MOSFET QP60의 임계값을 INV4를 구성하는 P채널형 MOSFET QP62와 N채널형 MOSFET QN62의 임계값에 비해 임계전압의 게이트길이 의존성을 이용해서 채널길이를 길게 하고, 임계값을 상대적으로 높게 실정하는 것에 의해 서브스레쉬홀드 리크전류를 저감할 수 있다.

도 22의 CMOS 인버터회로INV2는 내부전원 스위치회로QP60을 제어하는 회로로서 서브전원선VCT나 서브접지선VST에 접속할 수 없다.

그래서, CMOS 인버터회로INV2의 임계전압을 게이트길이 의존성을 이용해서 채널길이를 길게 하고, INV4를 구성하는 P채널형 MOSFET QP62와 N채널형 MOSFETQN62의 임계값에 비해 임계값을 상대적으로 높게 설정하는 것에 의해 서브스레쉬홀드 리크전류를 저감할 수 있다.

도 16b에서 설명한 카운터도프는 예를 들면 CMOS 인버터회로INV1, INV2, INV3, INV4, INV5를 구성하는 MOSFET에 사용한다. 예를 들면 CMOS 인버터회로INV2를 구성하는 N채널형 MOSFET QN61은 임계전압의 게이트길이 의존성을 이용해서 채널길이를 길게 하여 서브스레쉬홀드 리크전류를 저감하고 있지만, N채널형 MOSFET QN61의 임계전압은 프로세스 편차를 발생한다.

그래서, 도 16b에서 설명한 카운터도프를 사용하는 것에 의해 N채널형 MOSFET QN61의 프로세스편차에 의한 임계전압의 편차가 저감되므로, 임계전압을 낮게 하여 INV2를 구성하는 N채널형 MOSFET QN61을 고속으로 동작시킬 수 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 상기 입력부나 출력회로 및 전원 스위치 MOSFET와 같이 서브스레쉬홀드 리크전류가 실질적으로 문제로 되지 않는 임계전압의 MOSFET를 형성하는 방법은 상기와 같이 채널길이 의존성을 이용하는 것 이외에 채널부분의 불순물농도를 높게 하거나 게이트절연막을 제어하거나 또는 이들이 형성되는 기판에 깊은 백바이어스를 공급하는 등 여러가지의 실시형태를 취할 수 있다.

다이나믹형 RAM에 있어서의 내부회로는 상기와 같은 외부단자로부터의 제어신호에 의해 동작모드가 설정되는 것 이외에 동기 다이나믹형 RAM과 같이 커맨드에의해 동작모드가 결정되는 것이라도 좋다. 이 경우에는 커맨드 데이타의 출력을 받는 제어타이밍회로에 의해 상기 스위치 MOSFET의 제어를 실행하도록 하면 좋다. 또, 스테이틱형 RAM에서는 칩인에이블신호에 의해 스위치 MOSFET를 제어하면 좋다. 단, 캐시메모리용의 스테이틱형 RAM에서는 외부입력신호가 변화하지 않아도 회로가 동작하는 모드가 있기 때문에, 스위치 MOS 제어회로도 그것에 따른 모드판정신호 등에 의해 스위칭제어하도록 하면 좋다. 본 발명은 상기와 같은 메모리회로나 1칩 마이크로컴퓨터 이외에 MOSFET에 의해 구성되는 각종 반도체집적회로장치에 적용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 기능마다 분할되고 또한 각각이 동작제어신호에 의해 회로동작을 실행하도록 된 여러개의 회로블럭의 내부전원선과 외부단자에서 공급되는 동작전압을 전달하는 전원선 사이에 병렬형태로 여러개의 스위치 MOSFET를 마련하고, 이들 스위치 MOSFET를 상기 동작제어신호를 순차로 지연된 제어신호에 의해 단계적으로 온상태로 해서 동작전압을 공급하는 것에 의해서 온상태/오프상태에서의 피크전류의 발생을 방지하면서 이러한 기능블럭 또는 모듈이 비활성(비동작)상태일 때의 소비전류를 0으로 할 수 있다.

동작기동신호를 포함한 외부단자에서 공급되는 입력신호에 응답하는 입력회로블럭, 이러한 입력회로블럭을 통해서 입력된 입력신호를 받아 동작하는 내부회로블럭 및 이러한 내부회로블럭의 출력신호를 외부단자로 송출시키는 출력회로블럭으로 분할하고, 외부단자에서 공급되는 동작전압을 전달하는 전원선과 상기 내부회로블럭 중 비동작상태시에 기억동작을 필요로 하지 않는 제1 회로부분의 내부전원선사이에 병렬형태로 여러개의 스위치 MOSFET를 마련하고 또한 상기 입력회로를 통해서 공급된 기동신호를 순차로 지연시킨 제어신호에 의해 도미노방식으로 온상태로 해서 동작전압을 공급하는 것에 의해 동작속도를 희생하지 않고, 온상태/오프상태에서의 피크전류의 발생을 방지하고 또한 이러한 기능블럭에 있어서의 비활성(비동작)상태에서의 소비전류를 0으로 할 수 있다.

Claims

기능마다 분할되고 또한 각각이 동작제어신호에 의해 회로동작을 실행하도록 설정된 여러개의 회로블럭 및

외부단자에서 공급되는 동작전압을 전달하는 전원선과 상기 각각의 회로불럭의 내부전원선 사이에 병렬형태로 마련되고, 또한 상기 동작제어신호가 순차로 지연되는 것에 의해 생성된 제어신호에 의해 단계적으로 온상태로 되는 여러개의 스위치 MOSFET로 이루어지는 전원스위치회로를 갖는 반도체집적회로장치.
제1 외부단자에서 공급되는 입력신호에 응답하는 입력회로블럭,

상기 입력회로블럭을 통해서 입력된 상기 입력신호에 응답해서 동작하는 내부회로블럭,

상기 내부회로블럭에서 출력된 신호를 외부단자로 송출시키는 출력회로블럭 및

제2 외부단자에서 공급되는 동작전압을 인가하는 전원선과 상기 내부회로블럭 중 비동작상태시에 기억동작을 필요로 하지 않는 상기 내부회로블럭의 제1 회로부분의 제1 내부전원선 사이에 병렬형태로 마련되고, 또한 상기 입력회로블럭을 통해서 공급된 기동신호를 순차로 지연시키는 것에 의해 생성된 제어신호에 의해 단계적으로 온상태로 되는 여러개의 스위치 MOSFET로 각각 이루어지는 내부전원 스위치회로를 포함하고,

상기 입력신호는 동작기동신호를 구비하는 반도체집적회로장치.
제2항에 있어서,

상기 입력회로블럭, 상기 내부회로블럭 중 기억동작을 필요로 하는 제2 회로부분 및 상기 출력회로블럭에는 각각 상기 전원선에서 정상적으로 상기 동작전압이 공급되는 반도체집적회로장치.
제3항에 있어서,

상기 내부회로블럭은 CMOS회로로 구성되고,

상기 각각의 CMOS회로는 비동작상태시에 출력신호가 로우레벨인 회로에는 전원전압을 마련하는 상기 제1 내부전원선에 전기적으로 접속되는 회로 및 상기 출력신호가 하이레벨인 회로에는 접지전위에 대응하는 상기 제2 내부전원선에 전기적으로 접속되는 회로를 구비하는 제1 회로부분을 갖고,

상기 기동신호가 순차로 지연되는 것에 의해 형성된 상기 제어신호에 의해 단계적으로 온상태로 되는 여러개의 스위치 MOSFET로 각각 이루어지는 상기 내부전원 스위치회로는 상기 제1 내부전원선과 상기 전원선 사이 및 상기 제2 내부전원선과 접지선 사이매 각각 마련되는 반도체집적회로장치.
제4항에 있어서,

상기 각각의 CMOS회로를 구성하는 각각의 P채널형 MOSFET와 N채녈형 MOSFET는 낮은 임계전압을 갖는 반도체집적회로장치.
제5항에 있어서,

상기 입력회로블럭과 상기 출력회로블럭은 각각 CMOS회로로 구성되고, 상기 각각의 CMOS회로를 구성하는 P채널형 MOSFET와 N채널형 MOSFET의 임계전압 및 상기 각각의 내부 전원 스위치회로를 구성하는 MOSFET의 임계전압은 상기 내부회로블럭의 상기 각각의 CMOS회로의 상기 P채널형 MOSFET와 상기 N채널형 MOSFET의 임계전압보다 높게 되도록 설정되는 반도체집적회로장치.
제6항에 있어서,

상기 임계전압은 MOSFET의 채널길이 의존성을 이용해서 각각 설정되고, 또한 각각의 MOSFET의 소오스, 드레인과 동일한 도전형이고 저농도의 불순물을 함유하는 카운터도프층이 채널영역의 표면에 각각 형성되는 반도체집적회로장치.
제3항 또는 제4항에 있어서,

상기 내부회로블럭은 그의 동작시퀀스에 대응해서 여러개의 블럭으로 분할되고, 상기 기동신호는 상기 동작시퀀스와 동기해서 지연되어 상기 내부전원 스위치회로로 공급되는 반도체집적회로장치.
제2항에 있어서,

상기 입력회로블럭에는 어드레스 멀티플렉스방식으로 어드레스신호와 제어신호가 공급되고,

상기 내부회로블럭은 다이나믹형 메모리셀을 사용한 메모리어레이, 그의 X계 어드레스 선택회로 및 Y계 어드레스 선택회로를 구비하고,

상기 출력회로블럭은 데이타입출력회로로서 사용되는 반도체집적회로장치.
제9항에 있어서,

상기 Y계 어드레스 선택회로에 마련되는 각각의 내부전원 스위치회로는 상기 내부전원 스위치회로의 동작에 필요한 동작전류를 흐르게 하도록 설정된 1개 또는 여러개의 MOSFET로 이루어지고.

상기 각각의 MOSFET의 게이트에 공급되는 제어신호는 그의 변화가 완만하도록 설정되는 반도체집적회로장치.
제4항에 있어서,

상기 각각의 제1 내부전원선과 상기 각각의 제2 내부전원선에 따른 상기 내부전원 스위치 MOSFET가 오프상태로 되었을 때에 일시적으로 온상태로 되는 단락스위치 MOSFET는 상기 제1 내부전원선과 상기 제2 내부전원선 사이에 마련되는 반도체집적회로장치.
제1 전압이 공급되는 제1 전압배선,

상기 제1 전압보다 큰 제2 전압이 공급되는 제2 전압배선,

제3 전압배선,

상기 제1 전압배선과 상기 제3 전압배선에 결합되고, 상기 제1 전압배선상의 전압과 상기 제3 전압배선상의 전압에 따라 동작하는 적어도 하나의 내부회로,

상기 제2 전압배선과 상기 제3 전압배선 사이에 각각 결합된 소오스-드레인 경로를 갖는 제1 MOSFET,

상기 제2 전압배선과 상기 제3 전압배선 사이에 각각 결합된 소오스-드레인 경로를 갖는 제2 MOSFET 및

상기 제1 MOSFET와 상기 제2 MOSFET가 다른 타이밍에서 오프상태에서 온상태로 각각 변화하도록 상기 제1 MOSFET와 상기 제2 MOSFET를 제어하는 제어회로를 구비하고,

상기 제어회로는 상기 다른 타이밍을 제어하는 지연회로를 포함하는 반도체집적회로장치.
제12항에 있어서,

상기 제1 MOSFET와 상기 제2 MOSFET는 P채녈형 MOSFET인 반도체집적회로장치.
제12항에 있어서,

상기 반도체집적회로장치는 여러개의 메모리셀을 갖는 메모리어레이를 더 포함하고,

상기 내부회로는 상기 메모리어레이에 대응하도록 마련되는 어드레스 디코더를 포함하는 반도체집적회로장치.
제12항에 있어서,

상기 제1 전압은 접지전압이고,

상기 제2 전압은 전원전압이고,

상기 제1 전압배선은 접지전압배선이고,

상기 제2 전압배선은 전원전압배선이고,

상기 제3 전압배선은 전원전압에 대응하는 배선인 반도체집적회로장치.
제1 전압이 공급되는 제1 메인 전압배선,

상기 제1 전압과 다른 제2 전압이 공급되는 제2 메인 전압배선,

상기 제1 전압에 대응하는 전압이 공급되는 제1 서브 전압배선,

상기 제1 전압에 대응하는 전압이 공급되는 제2 서브 전압배선,

상기 제1 서브 전압배선에 결합되고 상기 제1 전압과 상기 제2 전압에 따라서 동작하는 제1 회로,

상기 제2 서브 전압배선에 결합되고 상기 제1 전압과 제2 전압에 따라서 동작하는 제2 회로,

상기 제1 메인 전압배선과 상기 제1 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제1 MOSFET,

상기 제1 메인 전압배선과 상기 제1 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제2 MOSFET,

상기 제1 메인 전압배선과 상기 제2 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제3 MOSFET,

상기 제1 메인 전압배선과 상기 제2 서브 전압배선 사이매 각각 결합된 소오스-드레인경로를 갖는 제4 MOSFET,

각각의 상기 제1 MOSFET가 오프상태에서 온상태로 변화한 후에 각각의 상기 제2 MOSFET가 오프상태에서 온상태로 변화하도록 상기 제1 MOSFET와 상기 제2 MOSFET를 제어하는 제1 제어회로 및

각각의 상기 제1 MOSFET가 오프상태에서 온상태로 변화한 후에 각각의 상기 제3 MOSFET가 오프상태에서 온상태로 변화하고, 또한 각각의 상기 제3 MOSFET가 오프상태에서 온상태로 변화한 후에 각각의 상기 제4 MOSFET가 오프상태에서 온상태로 변화하도록 상기 제3 MOSFET와 상기 제4 MOSFET를 제어하는 제2 제어회로를 포함하는 반도체집적회로장치.
제16항에 있어서,

상기 제2 전압에 대응하는 전압이 공급되고 또한 상기 제1 회로에 결합되는 제3 서브 전압배선,

상기 제2 전압에 대응하는 전압이 공급되고 또한 상기 제2 회로에 결합되는제4 서브 전압배선,

상기 제2 메인 전압배선과 상기 제3 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제5 MOSFET,

상기 제2 메인 전압배선과 상기 제3 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제6 MOSFET,

상기 제2 메인 전압배선과 상기 제4 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제7 MOSFET,

상기 제2 메인 전압배선과 상기 제4 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제8 MOSFET,

각각의 상기 제5 MOSFET가 오프상태에서 온상태로 변화한 후에 각각의 상기 제6 MOSFET가 오프상태에서 온상태로 변화하도록 상기 제5 MOSFET와 상기 제6 MOSFET를 제어하는 제3 제어회로 및

각각의 상기 제5 MOSFET가 오프상태에서 온상태로 변화한 후에 각각의 상기 제7 MOSFET가 오프상태에서 온상태로 변화하고, 또한 각각외 상기 제7 MOSFET가 오프상태에서 온상태로 변화한 후에 각각의 상기 제8 MOSFET가 오프상태에서 온상태로 변화하도록 상기 제7 MOSFET와 상기 제8 MOSFET를 제어하는 제4 제어회로를 더 갖는 반도체집적회로장치.
제17항에 있어서,

상기 제1 전압은 접지전압이고,

상기 제2 전압은 전원전압이고,

상기 제1 메인 전압배선은 접지전압배선이고,

상기 제2 메인 전압배선은 전원전압배선이고,

상기 제1 서브 전압배선은 상기 제1 전압에 대응하는 전압배선이고,

상기 제2 서브 전압배선은 상기 제1 전압에 대응하는 전압배선이고,

상기 제3 서브 전압배선은 상기 제2 전압에 대응하는 전압배선이고,

상기 제4 서브 전압배선은 상기 제2 전압에 대응하는 전압배선인 반도체집적회로장치.
제1 전압이 공급되는 제1 전압배선,

상기 제1 전압보다 큰 제2 전압이 공급되는 제2 전압배선,

상기 제1 전압과 상기 제2 전압에 따라서 동작하는 회로,

상기 제1 전압배선과 상기 회로 사이에 배치되는 제1 스위치 MOSFET 및

상기 제2 전압배선과 상기 회로 사이에 배치되는 제2 스위치 MOSFET을 갖는 반도체집적회로장치의 동작방법으로서,

상기 동작방법은

상기 제1 스위치 MOSFET를 거쳐서 상기 제1 전압배선상의 상기 제1 전압을 상기 회로로 전달하는 제1 스텝 및

상기 제1 스텝의 실행후에 상기 제2 스위치 MOSFET를 거쳐서 상기 제1 전압배선상의 상기 제1 전압을 상기 회로로 전달하는 제2 스텝을 갖는 반도체집적회로장치의 동작방법.
제19항에 있어서,

상기 제2 전압배선과 상기 회로 사이에 배치되는 제3 스위치 MOSFET 및

상기 제2 전압배선과 상기 회로 사이에 배치되는 제4 스위치 MOSFET를 더 갖는 반도체집적회로장치의 동작방법으로서,

상기 동작방법은

상기 제3 스위치 MOSFET를 거쳐서 상기 제2 전압배선상의 상기 제2 전압을 상기 회로로 전달하는 제3 스텝 및

상기 제3 스텝의 실행후에 상기 제4 스위치 MOSFET를 거쳐서 상기 제2 전압배선상의 상기 제2 전압을 상기 회로로 전달하는 제4 스텝을 더 갖는 반도체집적회로장치의 동작방법.
제1 전압이 공급되는 제1 전압배선,

상기 제1 전압보다 큰 제2 전압이 공급되는 제2 전압배선,

제3 전압배선,

상기 제1 전압배선과 상기 제3 전압배선에 결합되고 상기 제1 전압배선상의 전압과 상기 제3 전압배선상의 전압에 의해 동작하는 적어도 하나의 내부회로,

상기 제2 전압배선과 상기 제3 전압배선 사이에 결합된 소오스-드레인경로를 갖는 제1 MOSFET,

상기 제2 전압배선과 상기 제3 전압배선 사이에 결합된 소오스-드레인경로를 갖는 제2 MOSFET 및

상기 제1 MOSFET와 상기 제2 MOSFET를 제어하는 제어회로를 포함하고,

상기 제2 MOSFET가 오프상태에서 온상태로 변화하는 타이밍은 상기 제1 MOSFET가 오프상태에서 온상태로 변화하는 타이밍 후이고 또한 상기 제어회로는 상기 제2 MOSFET가 오프상태에서 온상태로 변화할 때 온상태를 유지하도록 상기 제1 MOSFET를 제어하는 반도체집적회로장치.
제21항에 있어서,

상기 내부회로가 비동작상태일 때, 상기 제3 전압배선상의 전압은 상기 제1 전압보다 높고 상기 제2 전압보다 낮은 전압인 반도체집적회로장치.
제22항에 있어서,

상기 제1 MOSFET와 상기 제2 MOSFET는 P채널형 MOSFET인 반도체집적회로장치.
제23항에 있어서,

상기 제1 전압은 접지전압이고, 상기 제2 전압은 전원전압인 반도체집적회로.장치.
제24항에 있어서,

상기 내부회로는 CMOS로 구성되어 있는 반도체집적회로장치.
제1 전압이 공급되는 제1 메인 전압배선,

상기 제1 전압과는 다른 제2 전압이 공급되는 제2 메인 전압배선,

상기 제1 전압에 대응하는 전압이 공급되는 제1 서브 전압배선,

상기 제1 전압에 대응하는 전압이 공급되는 제2 서브 전압배선,

상기 제1 서브 전압배선에 결합되고 상기 제1 전압과 상기 제2 전압에 따라서 동작하는 제1 회로.

상기 제2 서브 전압배선에 결합되고 상기 제1 전압과 상기 제2 전압에 따라서 동작하는 제2 회로,

상기 제1 메인 전압배선과 상기 제1 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제1 MOSFET,

상기 제1 메인 전압배선과 상기 제1 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제2 MOSFET,

상기 제1 메인 전압배선과 상기 제2 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제3 MOSFET,

상기 제1 메인 전압배선과 상기 제2 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제4 MOSFET,

상기 제1 MOSFET와 상기 제2 MOSFET를 재어하는 제1 제어회로 및

상기 제3 MOSFET와 상기 제4 MOSFET를 제어하는 제2 제어회로를 포함하고,

상기 제2 MOSFET가 오프상태에서 온상태로 변화하는 타이밍은 상기 제1 MOSFET가 오프상태에서 온상태로 변화하는 타이밍 후이고 또한 상기 제1 제어회로는 상기 제2 MOSFET가 오프상태에서 온상태로 변화할 때 온상태를 유지하도록 상기 제1 MOSFET를 제어하고,

상기 제3 MOSFET가 오프상태에서 온상태로 변화하는 타이밍은 상기 제1 MOSFET가 오프상태에서 온상태로 변화하는 타이밍 후이고 또한 상기 제3 MOSFET가 오프상태에서 온상태로 변화할 때 상기 제1 MOSFET는 온상태를 유지하고, 또한 상기 제4 MOSFET가 오프상태에서 온상태로 변화하는 타이밍은 상기 제9 MOSFET가 오프상태에서 온상태로 변화하는 타이밍 후이고 또한 상기 제2 제어회로는 상기 제4 MOSFET가 오프상태에서 온상태로 변화할 때 온상태를 유지하도록 상기 제3 MOSFET를 제어하는 반도체집적회로장치.
제26항에 있어서,

상기 제1 회로에 결합되는 제3 서브 전압배선,

상기 제2 회로에 결합되는 제4 서브 전압배선,

상기 제2 메인 전압배선과 상기 제3 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제5 MOSFET,

상기 제2 메인 전압배선과 상기 제3 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제6 MOSFET,

상기 제2 메인 전압배선과 상기 제4 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제7 MOSFET,

상기 제2 메인 전압배선과 상기 제4 서브 전압배선 사이에 각각 결합된 소오스-드레인경로를 갖는 제8 MOSFET,

상기 제5 MOSFET와 상기 제6 MOSFET를 제어하는 제3 제어회로 및

상기 제7 MOSFET와 상기 제8 MOSFET를 제어하는 제4 제어회로를 더 포함하고,

상기 제6 MOSFET가 오프상태에서 온상태로 변화하는 타이밍은 상기 제5 MOSFET가 오프상태에서 온상태로 변화하는 타이밍 후이고 또한 상기 제3 제어회로는 상기 제6 MOSFET가 오프상태에서 온상태로 변화할 6 온상태를 유지하도록 상기 제5 MOSFET를 제어하고,

상기 제7 MOSFET가 오프상태에서 온상태로 변화하는 타이밍은 상기 제5 MOSFET가 오프상태에서 온상태로 변화하는 타이밍 후이고 또한 상기 제7 MOSFET가 오프상태에서 온상태로 변화할 때 상기 제5 MOSFET는 온상태를 유지하고,

상기 제8 MOSFET가 오프상태에서 온상태로 변화하는 타이밍은 상기 제7 MOSFET가 오프상태에서 온상태로 변화하는 타이밍 후이고 또한 상기 제4 제어회로는 상기 제8 MOSFET가 오프상태에서 온상태로 변화할 때 온상태를 유지하도록 상기 제7 MOSFET를 제어하는 반도체집적회로장치.
제27항에 있어서,

상기 제3 서브 전압배선상의 전압은 상기 제1 회로가 비동작상태일 때, 상기 제1 전압보다 높고 상기 제2 전압보다 낮은 전압인 반도체집적회로장치.
제27항에 있어서,

상기 제4 서브 전압배선상의 전압은 상기 제2 회로가 비동작상태일 때, 상기 제1 전압보다 높고 상기 제2 전압보다 낮은 전압인 반도체집적회로장치.
제29항에 있어서,

상기 제1 MOSFET, 상기 제2 MOSFET, 상기 제3 MOSFET 및 상기 제4 MOSFET는 N채널형 MOSFET인 반도체집적회로장치.
제30항에 있어서,

상기 제5 MOSFET, 상기 제6 MOSFET, 상기 제7 MOSFET 및 상기 제8 MOSFET는 P채널형 MOSFET인 반도체집적회로장치.
제31항에 있어서,

상기 제1 전압은 접지전압이고, 상기 제2 전압은 전원전압인 반도체집적회로장치.
제33항에 있어서,

상기 제1 제어회로, 상기 제2 제어회로, 제3 제어회로 및 제4 제어회로는 각각 CMOS로 구성되는 반도체집적회로장치.