JP2011035209A - 半導体装置 - Google Patents

Abstract

【課題】大規模な容量素子を搭載した半導体装置において、容量素子内部に短絡故障が生じた場合でも、装置としての機能を維持して信頼性を確保する半導体装置を提供する。
【解決手段】半導体装置は、第１電圧と第２電圧との間に並列に接続される複数の容量ユニットを備える。複数の容量ユニットの各々は、容量素子と、容量遮断回路とを含む。容量素子の一方のノードは第１電圧に接続される。容量遮断回路は、第２電圧と容量素子の他方のノードとの間に接続される。容量遮断回路は、容量素子から流入するリーク電流によって閾値電圧が変動する不揮発性メモリセルを有し、容量素子から流入するリーク電流が所定値を超える場合に、不揮発性メモリセルの閾値電圧の上昇によって容量素子から第２電圧へ流出するリーク電流を遮断する。
【選択図】図３

Description

本発明は、大規模な容量素子を搭載する半導体装置に関する。

近年のプロセス微細化に伴い、フラッシュなどの不揮発性メモリ製造に必要な工程数は増加の一途をたどっている。製造工程における成膜やエッチング、露光の回数の増大は半導体基板上により多くの欠陥を生じる原因となり、半導体上のゲート酸化膜を含む容量素子の信頼性を確保することが困難になってきている。

例えば、特開平２−７６２５１号公報には、チャージポンプ回路等の大規模な容量を含む装置において、絶縁破壊による動作不良を自動的に防ぐ技術が開示されている。半導体基板面上には、複数に分割されたポリシリコン電極ＰＳｉと、これと半導体基板との間に酸化膜が存在し、ポリシリコン電極ＰＳｉと半導体基板間に容量が構成している。ポリシリコン相互間は、細いアルミ配線Ａｌで結線されている。

通常の状態においては、ポリシリコン電極は全て同じ配線で結線されているため、複数の電極が一体の容量素子として動作することができる。ここで、基板と電極との間に電位差が設けられ動作している際に、特定のポリシリコン電極にて容量を構成する酸化膜が破壊された場合、破壊した電極部に集中してリーク電流が流れる。このとき、電極相互間を接続している配線が細くしてあるので、破壊した電極部に接続している配線は絶縁破壊による異常なリーク電流によって溶断し、破壊したポリシリコン電極は装置から切り離される。

この技術においては、不良デバイスを除くためのヒューズ機能を配線が受け持っている。しかし、近年の微細化したプロセスにおいては、ヒューズとなるようなプロセスノードとして細い配線を安定して作成することは加工法上困難となっている。微細化したプロセスノードにおいては、配線幅に対するばらつきの影響が大きく、ヒューズが接続を切断する電流値を任意の値に揃えることは難しい。

また、特開２００３−３３８５５３号公報には、破壊された静電保護素子へのリーク電流を遮断する不揮発性メモリを備えた半導体装置に関する技術が開示されている。

特開平２−７６２５１号公報 特開２００３−３３８５５３号公報

本発明は、大規模な容量素子を搭載した半導体装置において、容量素子内部に短絡故障が生じた場合でも、装置としての機能を維持して信頼性を確保する半導体装置を提供する。

以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体装置は、第１電圧（Ｖｃａｐ）と第２電圧（ＧＮＤ）との間に並列に接続される複数の容量ユニット（４０）を備える。複数の容量ユニット（４０）の各々は、容量素子（４１）と、容量遮断回路（４３）とを含む。容量素子（４１）の一方のノードは第１電圧に接続される。容量遮断回路（４３）は、第２電圧（ＧＮＤ）と容量素子（４１）の他方のノードとの間に接続される。容量遮断回路（４３）は、容量素子（４１）から流入するリーク電流によって閾値電圧が変動する不揮発性メモリセル（５０、５１／５２）を有し、容量素子（４１）から流入するリーク電流が所定値を超える場合に、不揮発性メモリセル（５０、５１／５２）の閾値電圧の上昇によって容量素子（４１）から第２電圧（ＧＮＤ）へ流出するリーク電流を遮断する。

本発明の他の観点では、チャージポンプ回路は、第１電圧（Ｖｃａｐ）と第２電圧（ＧＮＤ）との間に並列に接続される複数の容量ユニット（４０）と、第３電圧（ＶＤＤ）に基づいて、所定の電圧まで昇圧して出力する昇圧回路（１１）とを具備する。複数の容量ユニット（４０）の各々は、一方のノードを第１電圧に接続される容量素子（４１）と、第２電圧と容量素子の他方のノードとの間に接続される容量遮断回路（４３）とを備える。容量遮断回路（４３）は、容量素子（４１）から流入するリーク電流によって閾値電圧が変動する不揮発性メモリセル（５０、５１／５２）を有し、容量素子（４１）から流入するリーク電流が所定値を超える場合に、不揮発性メモリセル（５０、５１／５２）の閾値電圧の上昇によって容量素子（４１）から第２電圧（ＧＮＤ）へ流出するリーク電流を遮断する。複数の容量ユニット（４０）は、昇圧回路（１１）の出力電圧を平滑化する。

本発明の他の観点では、半導体装置の機能維持方法は、第１電圧と第２電圧との間に並列に接続される複数の容量素子を備える半導体装置の機能維持方法であり、充放電ステップと、切り離すステップと、初期化ステップとを具備する。充放電ステップでは、複数の容量素子は充放電される。切り離すステップでは、複数の容量素子のうちの不良容量素子に所定の値を超えたリーク電流が流れたことを検知して、リーク電流を遮断するスイッチが開放され、不良容量素子は切り離される。初期化ステップでは、半導体装置を使用する前に、スイッチは、回路を閉成するように初期化される。

本発明によれば、容量素子内部に短絡故障が生じた場合でも、装置としての機能を維持して信頼性を確保する容量素子を搭載する半導体装置を提供することができる。

本発明の第１の実施の形態に係るチャージポンプ回路の構成を示す図である。 押上容量ユニットの構成を示す図である。 安定化容量ブロックの構成を示す図である。 本発明の第１の実施の形態に係る容量ユニットの構成を示す回路図である。 本発明の第２の実施の形態に係るチャージポンプ回路の構成を示す図である。 本発明の第２の実施の形態に係る容量ユニットの構成を示す回路図である。 本発明の第２の実施の形態に係る容量遮断回路のセル構成例を示す平面図である。 本発明の第２の実施の形態に係る容量遮断回路のセル構成例を示す断面図Ａである。 本発明の第２の実施の形態に係る容量遮断回路のセル構成例を示す断面図Ｂである。 本発明の第２の実施の形態に係る容量ユニットの構成の変形例を示す回路図である。 本発明の第２の実施の形態に係る容量ユニットの構成の変形例を示す回路図である。 本発明の第３の実施の形態に係る安定化部の構成を示す図である。 本発明の第３の実施の形態に係る容量ユニットの構成を示す回路図である。 本発明の第３の実施の形態に係る容量ユニットの構成を示す回路図である。 本発明の第３の実施の形態に係るリフレッシュ動作を説明するフローチャートである。

（第１の実施の形態）
図を参照して、第１の実施の形態を説明する。大規模な容量素子を搭載する半導体装置として、チャージポンプ回路を有する半導体装置を例として説明する。図１に、半導体装置に搭載されるチャージポンプ回路の構成が示される。チャージポンプ回路は、電源電圧から所望の電圧に昇圧する昇圧部１１と、昇圧された電圧を安定化する安定化部２１とを具備する。

昇圧部１１は、種々の構成が知られているが、ここでは、押上容量ユニット３１〜３ｎ、抵抗素子１４〜１５、比較器１６、発振器１７、クロックドライバ１８、トランジスタ１９を備える。押上容量ユニット３１〜３ｎは、図２に示されるような押上容量ユニット３ｋがｎ段縦続接続されている。

押上容量ユニット３ｋは、容量素子１３０と、クロック信号ＣＬＫおよびその反転信号であるクロック信号ＣＬＫＮによって駆動されるトランジスタ１３１〜１３４とを備える。クロック信号ＣＬＫは、トランジスタ１３１およびトランジスタ１３２のゲートに接続される。クロック信号ＣＬＫＮは、トランジスタ１３３および１３４のゲートに接続される。１段分の押上電圧となる電源電圧ＶＤＤと出力電圧Ｖｃａｐｏとの間にトランジスタ１３１および１３４が直列に接続される。前段の押上容量ユニットから出力された入力電圧Ｖｃａｐｉと接地電圧ＧＮＤとの間にトランジスタ１３３および１３２が直列に接続される。トランジスタ１３１とトランジスタ１３４との接続ノードと、トランジスタ１３３とトランジスタ１３２との接続ノードとの間に容量素子１３０が接続されている。

クロック信号ＣＬＫによりトランジスタ１３１および１３２がオン状態になり、クロック信号ＣＬＫＮによりトランジスタ１３３および１３４がオフ状態になると、電源電圧ＶＤＤ−トランジスタ１３１−容量素子１３０−トランジスタ１３２−接地電圧ＧＮＤの経路が形成される。このとき、容量素子１３０は電圧Ｖｄｄになるように充電される。クロック信号ＣＬＫによってトランジスタ１３１および１３２がオフ状態になり、クロック信号ＣＬＫＮによってトランジスタ１３３および１３４がオン状態になると、入力電圧Ｖｃａｐｉ−トランジスタ１３３−容量素子１３０−トランジスタ１３４−出力電圧Ｖｃａｐｏの経路が形成される。したがって、押上容量ユニット３ｋは、入力電圧Ｖｃａｐｉに容量素子１３０の電圧Ｖｄｄを加えた電圧を出力電圧Ｖｃａｐｏとして出力する。

ここで、押上容量ユニット３１〜３ｎ中の容量素子１３０が絶縁破壊を起こしていた場合の動作を考える。クロック信号ＣＬＫによってトランジスタ１３１、１３２がオン状態のとき、容量素子１３０は電源電圧ＶＤＤと接地電圧ＧＮＤとに接続される。このとき、容量素子１３０にてリーク電流が流れるが、前段の押上容量ユニットから出力された入力電圧Ｖｃａｐｉ、および後段の押上容量ユニットに出力する出力電圧Ｖｃａｐｏに対しては、トランジスタ１３３、１３４によって遮断されているため、リーク電流の影響はない。クロック信号ＣＬＫＮによってトランジスタ１３３、１３４がオン状態になるとき、容量素子１３０は導通状態であるため、電圧Ｖｃａｐｉと電圧Ｖｃａｐｏとが同電圧となり、期待される昇圧は無いことになる。しかし、電源電圧ＶＤＤ、接地電圧ＧＮＤに接続する経路はトランジスタ１３１、１３２によって遮断されているため、昇圧電圧の低下はあるものの装置動作に対しての致命的な故障は発現しない。

このように、押上容量ユニット３ｋは、入力電圧Ｖｃａｐｉに容量素子１３０に充電される電圧を加えて出力する。昇圧部１１はこれを必要数だけ縦続接続して所望の電圧を生成する。なお、本実施の形態では、初段の押上容量ユニット３１の入力電圧Ｖｃａｐｉは、電源電圧ＶＤＤである。また、最終段の押上容量ユニット３ｎの出力電圧Ｖｃａｐｏは、間欠的に出力されることになり、これを平滑化する大容量の安定化容量素子が必要である。安定化容量素子は、平滑化する電圧が高いために高耐圧である必要があり、大容量とするために大面積となる。この安定化容量素子は安定化部２１により実現される。昇圧部１１の押上容量ユニット３ｎの出力電圧Ｖｃａｐｏは、安定化部２１により平滑化されてチャージポンプ回路の出力電圧ＣＰＯになる。

チャージポンプ回路の出力電圧ＣＰＯは、抵抗素子１４、１５によって分圧され、比較器１６に入力される。比較器１６は、その分圧された電圧と基準電圧Ｖｒｅｆとを比較し、比較結果を発振器１７に出力する。発振器１７は、分圧された電圧が基準電圧Ｖｒｅｆを超えると発振を止め、分圧された電圧が基準電圧Ｖｒｅｆを下回ると発振を開始する。クロックドライバ１８は、発振器１７の出力に基づいて、クロック信号ＣＬＫおよびＣＬＫＮを生成して押上容量ユニット３１〜３ｎに供給する。したがって、出力電圧ＣＰＯが所定の電圧より低くなると、クロック信号ＣＬＫ／ＣＬＫＮが供給されて押上容量ユニット３１〜３ｎが動作し、出力電圧ＣＰＯは上昇する。出力電圧ＣＰＯが所定の電圧を超えると、クロック信号ＣＬＫ／ＣＬＫＮは停止し、出力電圧ＣＰＯは放電によって徐々に低下する。このようにして、昇圧部１１は、出力電圧ＣＰＯを一定に保つように動作する。なお、トランジスタ１９は、信号ＣＰＰに応答して昇圧部１１の昇圧動作を制御するスイッチとして機能する。昇圧部１１は、トランジスタ１９がオン状態で昇圧動作を行い、オフ状態で動作を停止する。

安定化部２１は、安定化容量ブロック２４、レギュレータ２６、トランジスタ２７〜２８を備える。安定化容量ブロック２４は、図３に示されるように、電圧Ｖｃａｐと接地電圧ＧＮＤとの間に、複数の容量ユニット４０が並列に接続されている。容量ユニット４０は、直列に接続される容量素子４１と容量遮断回路４３とを含む。並列に接続された容量ユニット４０は、一つの容量素子のごとく働く。並列に接続された複数の容量ユニット４０のうちの１つの容量ユニット４０に含まれる容量素子４１が絶縁破壊により電圧Ｖｃａｐと接地電圧ＧＮＤとの間を短絡しても、容量遮断回路４３によりその不良容量素子４１を接地電圧ＧＮＤから遮断することにより、安定化容量ブロック２４の機能は維持される。

容量遮断回路４３は、図４に示されるように、フラッシュメモリセル５０を備える。フラッシュメモリセル５０は、ＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）書き込み可能なフラッシュメモリセルであり、容量素子４１のヒューズとして使用される。したがって、動作時には、フラッシュメモリセル５０のコントロールゲートに電圧Ｖｃｇが印加される。このフラッシュメモリセル５０は、チャージポンプ回路が出力を供給するフラッシュメモリセルと同一の工程、あるいは少ない追加工程にて製造することができる。フラッシュメモリセル５０は、そのソース／ドレイン／ウェルプロファイル、ゲート長、拡散層幅を、動作が好適に行われるように適宜調整して製造される。

レギュレータ２６は、この容量遮断回路４３を動作させる電圧Ｖｃｇを供給する。トランジスタ２９、２７は、信号ＣＰＰに応答して安定化容量ブロック２４の動作を制御するスイッチとして機能する。トランジスタ２９は、オン状態でレギュレータ２６に電圧ＶＤＤを供給する。レギュレータ２６は、電圧ＶＤＤから電圧Ｖｃｇを生成し、トランジスタ２７を介して安定化容量ブロック２４に供給する。トランジスタ２８は、安定化容量ブロック２４の初期化時等に容量遮断回路４３の初期化（消去）電圧Ｖｅｒｓを電圧Ｖｃｇとして印加するためのスイッチとして機能する。外部から直接一時的に電圧Ｖｅｒｓを印加する場合、トランジスタ２８を省略することは可能である。トランジスタ２７は、レギュレータ２６に電圧ＶＤＤが供給されていないときに、消去用の電圧Ｖｅｒｓがレギュレータ２６に印加されないように保護する。

安定化容量ブロック２４を実使用に供する際に、容量ユニット４０を初期化する。製造直後、容量ユニット４０内のフラッシュメモリセル５０は、どのような状態であるか不定であり、初期化としてフラッシュメモリセル５０の消去処理が行われる。消去処理によって、フラッシュメモリセル５０は、閾値電圧Ｖｔが下がって低抵抗の状態になる。この初期化は、ウェルテストやチップ選別の際に、外部から所要電圧を供給することで行われても良い。

消去処理を行う時、信号ＣＰＰは不活性を示し、昇圧部１１のトランジスタ１９、安定化部２１のトランジスタ２７、２９はオフ状態になる。昇圧部１１は動作せず、電圧Ｖｃａｐは０となっている。消去動作を指示する信号ＥＲＳおよび消去用の電圧Ｖｅｒｓを外部から供給する。信号ＥＲＳが活性化すると、電圧Ｖｅｒｓが、レギュレータ２６から出力される電圧の代わりに安定化容量ブロック２４に供給される。なお、トランジスタ２８を設けずに、消去用の電圧Ｖｅｒｓを安定化容量ブロック２４に直接供給してもよい。

フラッシュメモリセル５０の昇圧部１１側のノードは、昇圧部１１が動作していないためオープン状態になっており（以降ドレイン側ノードと呼ぶ）、反対側のノードは接地電圧ＧＮＤに接続されている（以降ソース側ノードと呼ぶ）。この状態において、外部から電圧Ｖｅｒｓ（例えば−２０ボルトほどの負の電圧）がコントロールゲート電圧Ｖｃｇとしてコントロールゲートに印加されると、浮遊ゲートの中に存在している電子がＦＮトンネリングによってソース側ノードに引き抜かれる。このようにしてフラッシュメモリセル５０の初期化（消去）が行われる。

安定化部２１の動作時には、フラッシュメモリセル５０のコントロールゲートに電圧Ｖｃｇが印加される。この状態でソース・ドレイン間に大きな電流が流れると、ホットエレクトロンが発生し、ゲート電界に吸引されて浮遊ゲートに入る（ＣＨＥ書き込み）。浮遊ゲートに十分電子が入るとその電圧は下がり、フラッシュメモリセル５０の閾値電圧Ｖｔが上がることになる。しかし、通常の動作時においては、容量素子４１を通過するリーク電流値は十分小さいため、フラッシュメモリセル５０の閾値電圧Ｖｔはほとんど変動しない。フラッシュメモリセル５０のチャネル部は低抵抗を保ち、安定化部２１は通常の容量素子として動作する。

ここで、動作中に容量素子４１の絶縁（例えば、ＭＯＳプロセスにおけるゲート酸化膜で作成されるもの）が何らかの原因で破壊されたとする。このとき、破壊された容量素子４１に直列に接続されるフラッシュメモリセル５０のソース・ドレイン間に、大電流（異常リーク電流）が流れる。適切なコントロールゲート電圧（Ｖｃｇ）が与えられていると、この異常リーク電流によるＣＨＥ書き込みが起きる。ＣＨＥ書き込みによってフラッシュメモリセル５０の閾値電圧Ｖｔが上昇し、メモリセルのチャネル部が高抵抗化する。フラッシュメモリセル５０において、容量素子４１に印加される電圧に対して適切なソース・ドレイン耐圧を持つようなウェルプロファイルが形成されていれば、このＣＨＥ書き込みによって異常リーク電流を外部の検出回路無しに自律的に止めることができる。そして絶縁破壊された容量素子４１は、安定化容量ブロック２４から半永久的に切り離される。安定化部２１全体の動作は、複数用意された他の正常な容量素子４１により、継続することができる。

このように、容量素子の絶縁破壊に対するヒューズとしてフラッシュメモリセルを用いることにより、通常のプロセスと同程度の微細加工によって、耐欠陥性を持つ高信頼性の容量素子を含む半導体装置を提供することができる。

（第２の実施の形態）
図５を参照して、第２の実施の形態が説明される。半導体装置に内蔵されるチャージポンプ回路は、図５に示されるように、昇圧部１１と安定化部２２とを具備する。昇圧部１１は、第１の実施の形態で説明された昇圧部１１と同じであるため、説明を省略する。

安定化部２２は、安定化容量ブロック２４０と、レギュレータ２６１〜２６２と、トランジスタ２５１、２７１〜２７２、２８１〜２８２、２９１〜２９２とを備える。安定化容量ブロック２４０は、昇圧部１１の押上容量ユニット３ｎから出力される電圧Ｖｃａｐを平滑化するため、電圧Ｖｍｉｄ、電圧Ｖｃｇ１、電圧Ｖｃｇ２が印加される。安定化容量ブロック２４０の詳細は後述される。

トランジスタ２５１は、通常動作時に、安定化容量ブロック２４０に電圧Ｖｍｉｄを供給するスイッチである。本実施の形態では、電圧Ｖｍｉｄとして電源電圧ＶＤＤが供給される。トランジスタ２９１〜２９２は、通常動作時に信号ＣＰＰに応答してそれぞれレギュレータ２６１〜２６２に電源電圧ＶＤＤを供給するスイッチである。レギュレータ２６１は、電源電圧ＶＤＤから電圧Ｖｃｇ１を生成し、レギュレータ２６２は電源電圧ＶＤＤから電圧Ｖｃｇ２を生成して安定化容量ブロック２４０に供給する。トランジスタ２８１〜２８２は、消去動作時に消去信号ＥＲＳに応答して電圧Ｖｅｒｓを電圧Ｖｃｇ１〜Ｖｃｇ２として安定化容量ブロック２４０に供給するスイッチである。トランジスタ２７１〜２７２は、消去動作時に逆流を防止してレギュレータ２６１〜２６２を保護する。

安定化容量ブロック２４０は、図３に示されるように、電圧Ｖｃａｐと接地電圧ＧＮＤとの間に複数の容量ユニット４０が並列に接続されている。容量ユニット４０の各々は、容量の容量素子４１と容量遮断回路４３とが直列に接続されている。並列に接続されている複数の容量ユニット４０は、一つの容量素子のごとく働く。本実施の形態の容量遮断回路４３は、第１の実施の形態で説明された容量遮断回路４３と異なり、浮遊ゲートを共有するフラッシュメモリセル５１〜５２を含むため、電圧Ｖｃｇ１、電圧Ｖｃｇ２、電圧Ｖｍｉｄが供給される。

各容量ユニットは、図６に示されるように、容量素子４１、浮遊ゲートを共有するフラッシュメモリセル５１〜５２、ＭＯＳトランジスタ５４、抵抗素子５８を含む。電圧Ｖｃａｐと接地電圧ＧＮＤとの間に、容量素子４１−フラッシュメモリセル５１−ＭＯＳトランジスタ５４が直列に接続され、電圧Ｖｍｉｄと接地電圧ＧＮＤとの間に、フラッシュメモリセル５２−抵抗素子５８が直列に接続される。フラッシュメモリセル５２と抵抗素子５８との接続ノードがＭＯＳトランジスタ５４のゲートに接続され、ＭＯＳトランジスタ５４のバイアス電圧を与える。ＭＯＳトランジスタ５４は、容量素子４１に印加される電圧以上のソース・ドレイン耐圧を持つ。電圧Ｖｃｇ１はフラッシュメモリセル５１のコントロールゲートに、電圧Ｖｃｇ２はフラッシュメモリセル５２のコントロールゲートに、電圧Ｖｍｉｄはフラッシュメモリセル５２のドレインにそれぞれ印加される。

図７は、容量遮断回路４３のセル構成例を示す平面図である。図７の右側に抵抗素子５８（抵抗ポリシリコンゲート２ｄ）、図７中央にＭＯＳトランジスタ５４、図７左下側にフラッシュメモリセル５１、図７左上側にフラッシュメモリセル５２が配置されている。図７左中央に共有される浮遊ゲートとなるポリシリコンゲート２ｄが配置されている。

フラッシュメモリセル５１からＭＯＳトランジスタ５４、抵抗素子５８に至る部分の断面Ａが、図８Ａに示される。フラッシュメモリセル５１は、フラッシュメモリのウェル６上に、ゲート絶縁膜８、浮遊ゲート２ａとなるポリシリコン層２、ゲート絶縁膜８、コントロールゲート２ｂとなるポリシリコン層２が積層され、その両側のウェル６には拡散層３が形成されている。一方の拡散層３は、コンタクト５により第１メタル配線４により容量素子４１に接続される。他方の拡散層３は、ＭＯＳトランジスタ５４の拡散層３に接続している。ＭＯＳトランジスタ５４は、ロジックトランジスタのウェル７上にゲート絶縁膜８、ＭＯＳトランジスタのゲート２ｃとなるポリシリコン層２が積層され、両側のウェル７には拡散層３が形成されている。フラッシュメモリセル５４に接続される拡散層３の反対側の拡散層３は、コンタクト５により第１メタル配線４に接続され、さらにコンタクト５を介して抵抗素子５８となる抵抗ポリシリコンゲート２ｄに接続される。

図８Ｂには、フラッシュメモリセル５１、５２の共有浮遊ゲートを含む断面Ｂが示される。フラッシュメモリセル５１、５２は、フラッシュメモリのウェル６上に、ゲート絶縁膜８、共有浮遊ゲート２ａとなるポリシリコン層２、ゲート絶縁膜８、コントロールゲート２ｂとなるポリシリコン層２が積層され、素子分離層１により他の素子と分離されている。図８Ｂ中央に示されるように、コントロールゲート２ｂがフラッシュメモリ５１、５２間で分離されているが、同電圧で制御可能であれば分離する必要はなく、製造プロセスも簡単になる。

通常の動作状態では、フラッシュメモリセル５１〜５２の共有浮遊ゲートは消去状態にあり、コントロールゲートに適切な電圧Ｖｃｇ１〜Ｖｃｇ２が印加されていれば、フラッシュメモリセル５１〜５２は低抵抗になっている。電圧Ｖｍｉｄが供給されているフラッシュメモリセル５２は電流を流し、抵抗素子５８に発生する電圧降下によってＭＯＳトランジスタ５４はオン状態になる。したがって、容量ユニット４０、その集合体である安定化容量ブロック２４０は、通常の容量素子として動作する。

容量素子４１の絶縁が破壊された場合、フラッシュメモリセル５１が低抵抗であるため、そのドレイン・ソース間に大きな電流が流れ、フラッシュメモリセル５１においてＣＨＥ書き込みが起きる。浮遊ゲートに電荷が蓄積されると、浮遊ゲートが共有されているため、フラッシュメモリセル５２の閾値電圧Ｖｔも上昇して高抵抗化が起こる。これによりＭＯＳトランジスタ５４にバイアスを与えていた抵抗素子５８の電圧降下が減少し、ＭＯＳトランジスタ５４がオフ状態になる。したがって、不良となった容量素子４１が安定化容量ブロック２４０から切り離されることになる。

このように、本実施の形態の容量ユニット４０は、容量素子４１の絶縁不良を自律的に検知するフラッシュメモリセル５１と、リーク電流を遮断するＭＯＳトランジスタ５４とを備える。そのため、フラッシュメモリセル５１のドレイン・ソース間耐圧が容量素子４１に印加される電圧に対して不足する場合においても、不良容量素子４１の切り離し動作が可能になる。フラッシュメモリセル５１と高耐圧ＭＯＳトランジスタ５４とを直列に配置することにより、半導体装置の入出力レベルを超えるような高電圧（例えば、１３ボルト）で定常動作するチャージポンプ回路においても、外部の検出回路無しに不良デバイスの自律的な切り離し、異常リーク電流の遮断を確実に行うことができる。不良デバイスを切り離した安定化容量ブロック２４０は、他の正常な容量素子４１により、動作を継続することができる。

上記では、浮遊ゲートを共有するフラッシュメモリセル５１〜５２は、それぞれのコントロールゲートに別の電圧が供給されるように説明された。ソース／ドレイン／ウェルプロファイル、ゲート長、拡散層幅を調整することにより、同じ電圧を印加できるようにすることは可能である。その場合、コントロールゲートを結合することができ、本半導体装置を製造するプロセスにとってより好適である。

このように、容量素子の絶縁破壊に対するヒューズとしてフラッシュメモリセルを用いることにより、難易度の高い微細加工を必要とせず、不良素子の遮断を安定して行うことができる。不良容量素子を遮断したフラッシュメモリセルは、消去動作を行わない限り、半永久的にオフ状態を保持することができる。このようなヒューズを用いて、対欠陥性を持つ高信頼性の容量を含む半導体装置を提供することができる。特に、フラッシュメモリおよびそれを含む半導体装置の場合、チャージポンプ回路等のモジュールとして使用されるこのような大容量の容量素子は、記憶素子として使用されるフラッシュメモリセルが製造されるのと同時に形成され、容易である。

ここで、安定化容量ブロック２４０の初期化（消去動作）について説明する。製造工程を終えたとき、フラッシュメモリセルの状態は不定であり、半導体装置の運用前に消去状態（閾値電圧Ｖｔが低い状態）にしておく必要がある。フラッシュメモリセルを初期化するためには、高い電圧をフラッシュメモリセルに印加しなければならないが、上記において説明されたチャージポンプ回路の出力電圧は、安定化容量ブロック２４０の初期化を終わらせなければ使用できない。したがって、初期化に必要な電圧は、半導体装置の外部から供給することになる。

初期化は、ウェルテストやチップ選別の際に行われることが好ましい。初期化時、信号ＣＰＰは不活性を示し、昇圧部１１のトランジスタ１９、安定化部２２のトランジスタ２５１、２７１〜２７２、２９１〜２９２はオフ状態になる。昇圧部１１は動作せず、電圧Ｖｃａｐは０となっている。消去動作を指示する信号ＥＲＳおよび消去用の電圧Ｖｅｒｓは外部から供給される。信号ＥＲＳが活性化すると、電圧Ｖｅｒｓが、レギュレータ２６１〜２６２から出力される電圧の代わりに安定化容量ブロック２４０に供給される。なお、トランジスタ２８１、２８２を設けずに、消去用の電圧Ｖｅｒｓが安定化容量ブロック２４０に直接供給されてもよい。

図６から分かるように、フラッシュメモリセル５１の昇圧部１１側のノードはオープン状態になるが（以降ドレイン側ノードと呼ぶ）、反対側のノードはＭＯＳトランジスタ５４に接続されている（以降ソース側ノードと呼ぶ）。ＭＯＳトランジスタ５４の動作は、フラッシュメモリセル５２によって制御され、フラッシュメモリセル５２の状態が不定であるため、ソース側ノードの状態も不定となる。したがって、第１の実施の形態で説明された容量ユニットの初期化とは異なる方法によって初期化する必要がある。ここでは以下に二つの方法を示す。

図９に示されるように、フラッシュメモリセル５１のドレイン側ノードと接地電圧ＧＮＤとの間に信号ＥＲＳにより制御されるトランジスタ５５が設けられる。トランジスタ５５は、信号ＥＲＳが活性化している間、フラッシュメモリセル５１のドレイン側ノードと接地電圧ＧＮＤとを接続する。初期化動作のとき、信号ＣＰＰは不活性であるため、電圧Ｖｍｉｄは供給されずフラッシュメモリセル５２のドレイン側ノードもオープン状態になっている。さらに信号ＥＲＳが活性化し、電圧Ｖｅｒｓ（−２０ボルト程度の負の電圧）がトランジスタ２８１〜２８２を介してフラッシュメモリセル５１〜５２のコントロールゲートに印加される。これによって、浮遊ゲート中の電子がＦＮトンネリングによって、ソース側ノードへ引き抜かれる。このようにしてフラッシュメモリセル５１、５２の初期化（消去）が行われる。

また、通常動作時と同じようにフラッシュメモリセル５２に電圧Ｖｍｉｄを印加した状態で、フラッシュメモリセル５２側において初期化することもできる。この場合、フラッシュメモリセル５２には電圧Ｖｍｉｄを印加するため、トランジスタ２５１は不要となる。すなわち、消去時、フラッシュメモリセル５２に電圧Ｖｍｉｄ（５ボルト程度の電圧）を印加している状態で、電圧Ｖｃｇ２として消去用の電圧Ｖｅｒｓ（−７ボルト程度の負の電圧）がコントロールゲートに印加される。電圧Ｖｍｉｄと電圧Ｖｅｒｓの電圧差が充分大きいため、電圧Ｖｍｉｄ側のノードをソースとして浮遊ゲートの中の電子がＦＮトンネリングにより引き抜かれる。このようにしてフラッシュメモリセル５１、５２の初期化（消去）を行うこともできる。このとき、フラッシュメモリセル５２のソース・ドレイン間電流による発熱や、ディスターブ的な書き込み等の対策が必要となる場合がある。その場合、図１０に示されるように、トランジスタ５６をフラッシュメモリセル５２と抵抗素子５８との間に挿入してもよい。トランジスタ５６は、信号ＣＰＰに応答してオン状態になるため、消去時はオフ状態となってフラッシュメモリセル５２との接続ノードをオープン状態にする。

上述したように、安定化容量ブロック２４、２４０は初期化されるが、初期化の方法は上記に限定されない。例えば、電圧の正負を入れ替え、浮遊ゲート中の電子をコントロールゲート側に引き出すようにしてもよい。

（第３の実施の形態）
上述のように、チャージポンプ回路が動作すると、安定化容量ブロック２４、２４０内に複数ある容量素子４１には、微少ながらも電流が流れる。この電流は、容量素子４１の絶縁破壊時のリーク電流に比べれば、１０^−５倍程度と極めて少ない。そのため、フラッシュメモリセル５０、５１に対する急激な書き込み作用はないものの、半導体装置を長期間にわたって使用した場合には、ある程度の書き込みがなされる。それによって、安定化容量ブロック２４０の寄生抵抗が増加して性能低下を引き起こす可能性がある。

第３の実施の形態では、図１１に示されるように、この対策としてリフレッシュ機能を備える安定化部２２０が説明される。この安定化部２２０は、第２の実施の形態において説明された安定化部２２を、それぞれ独立に安定化動作可能とするように分割し、消去動作（回復動作）も出来るように回路が追加されている。したがって、通常の動作においては、安定化部２２と全く同様に動作する。リフレッシュ動作では、容量絶縁破壊等により所定のレベルを超えて書き込みがなされた遮断フラッシュメモリセルと、通常動作電流によって弱い書き込みを受けた通常フラッシュメモリセルとを判別し、通常フラッシュメモリセルに対して消去を行う。この消去動作を適宜行い、通常フラッシュメモリセルの弱い書き込み状態は初期状態に回復される。

リフレッシュ機能を備える安定化部２２０は、いくつかの安定化容量ブロック２４０を具備するが、ここでは、図１１に示されるように、安定化容量ブロック２４０Ａ、２４０Ｂを例示する。安定化部２２０は、安定化容量ブロック２４０Ａ〜２４０Ｂ、消去コントローラ２２２、レギュレータ２６１〜２６２と、トランジスタ２２４Ａ〜２２４Ｂ、２２６Ａ〜２２６Ｂ、２５１、２７１Ａ〜２７１Ｂ、２７２Ａ〜２７２Ｂ、２８１Ａ〜２８１Ｂ、２８２Ａ〜２８２Ｂ、２９１〜２９２を具備する。

トランジスタ２５１は、通常動作時に、安定化容量ブロック２４０Ａ〜２４０Ｂに電圧Ｖｍｉｄを供給するスイッチである。ここでは、電圧Ｖｍｉｄとして電源電圧ＶＤＤが供給される。トランジスタ２９１〜２９２は、通常動作時に信号ＣＰＰに応答してそれぞれレギュレータ２６１〜２６２に電源電圧ＶＤＤを供給するスイッチである。レギュレータ２６１は、電源電圧ＶＤＤから電圧Ｖｃｇ１を生成する。電圧Ｖｃｇ１は、安定化容量ブロック２４０Ａにトランジスタ２７１Ａを介して電圧Ｖｃｇ１Ａとして供給され、安定化容量ブロック２４０Ｂにトランジスタ２７１Ｂを介して電圧Ｖｃｇ１Ｂとして供給される。レギュレータ２６２は、電源電圧ＶＤＤから電圧Ｖｃｇ２を生成する。電圧Ｖｃｇ２は、安定化容量ブロック２４０Ａにトランジスタ２７２Ａを介して電圧Ｖｃｇ２Ａとして供給され、安定化容量ブロック２４０Ｂにトランジスタ２７２Ｂを介して電圧Ｖｃｇ２Ｂとして供給される。

トランジスタ２８１Ａ〜２８２Ａは、消去動作時に消去信号ＥＲＳＡに応答して、電圧Ｖｅｒｓを安定化容量ブロック２４０Ａに電圧Ｖｃｇ１Ａ〜Ｖｃｇ２Ａとして供給する。トランジスタ２８１Ｂ〜２８２Ｂは、消去動作時に消去信号ＥＲＳＢに応答して、電圧Ｖｅｒｓを安定化容量ブロック２４０Ｂに電圧Ｖｃｇ１Ｂ〜Ｖｃｇ２Ｂとして供給する。トランジスタ２２６Ａは、信号ＳＬＡに応答してトランジスタ２７１Ａ〜２７２Ａのオン／オフを制御する。トランジスタ２２６Ｂは、信号ＳＬＢに応答してトランジスタ２７１Ｂ〜２７２Ｂのオン／オフを制御する。トランジスタ２７１Ａ〜２７２Ａは、トランジスタ２２６Ａにより駆動され、安定化容量ブロック２４０Ａに電圧Ｖｃｇ１Ａ〜Ｖｃｇ２Ａを供給し、消去動作時に逆流を防止してレギュレータ２６１〜２６２を保護する。トランジスタ２７１Ｂ〜２７２Ｂは、トランジスタ２２６Ｂにより駆動され、安定化容量ブロック２４０Ｂに電圧Ｖｃｇ１Ｂ〜Ｖｃｇ２Ｂを供給し、消去動作時に逆流を防止してレギュレータ２６１〜２６２を保護する。トランジスタ２２４Ａは、信号ＳＬＡに応答して、安定化ブロック２４０Ａと昇圧部１１の出力とを接続する。トランジスタ２２４Ｂは、信号ＳＬＢに応答して安定化ブロック２４０Ｂと昇圧部１１の出力とを接続する。

消去コントローラ２２２は、外部からの指示或いは自律的に、上記各トランジスタを制御して、安定化容量ブロック２４０Ａ〜２４０Ｂに含まれるフラッシュメモリセルをリフレッシュする。本実施の形態の容量遮断回路４３は、図１２に示されるように、第２の実施の形態において説明された容量遮断回路にリーク電流判定回路５９が追加される。したがって、本実施の形態の容量ユニット４０は、容量素子４１と、浮遊ゲートを共有するフラッシュメモリセル５１、５２、リーク電流を遮断するＭＯＳトランジスタ５４と、バイアスを与える抵抗素子５８と、リーク電流判定回路５９とを備える。

ＭＯＳトランジスタ５４と接地電圧ＧＮＤとの間にリーク電流判定回路５９が接続され、リーク電流判定回路５９は、ＭＯＳトランジスタ５４を流れるリーク電流を基準電流と比べ、フラッシュメモリセル５１、５２にどの程度の書き込みがされているかを判定する。このテストモードのとき、フラッシュメモリセル５２には、通常動作時の電圧Ｖｍｉｄの代わりに、試験用の電圧Ｖｍｉｄ＊が印加される。また、容量素子４１に通常動作時に印加される電圧Ｖｃａｐはトランジスタ２２４Ａ、２２４Ｂにより遮断され、フラッシュメモリセル５１にはリーク電流テスト用の電圧ＴＭが印加される。リーク電流判定回路５９は、容量素子４１を切り離すように一定のレベル以上に書き込みがなされたフラッシュメモリセルと、通常動作において弱い書き込みを受けたフラッシュメモリセルとを識別し、その結果を判定結果信号として消去コントローラ２２２に出力する。

図１４を参照して、リフレッシュ動作を説明する。リフレッシュ動作は、安定化容量ブロック２４０Ａ、２４０Ｂが搭載されている半導体装置が通常動作をしていないときに適宜行われることが好ましい。

まず、安定化部２２０は、テストモードに設定される。信号ＣＰＰが不活性になり、通常動作が停止される。消去コントローラ２２２は、信号ＳＬＡおよびＳＬＢを不活性にして安定化容量ブロック２４０Ａ／Ｂへの電圧Ｖｃａｐ、電圧Ｖｃｇ１Ａ／Ｂ、Ｖｃｇ２Ａ／Ｂの供給を停止する。消去コントローラ２２２は、信号ＴＭ、信号Ｖｍｉｄ＊を書き込みレベル判定用の電圧としてフラッシュメモリセル５１、５２に印加する。図１２から分かるように、これらの電圧は、容量素子４１に影響されずにフラッシュメモリセル５１、５２に印加される（ステップＳ１１０）。

このときのＭＯＳトランジスタ５４を流れる電流がリーク電流判定回路５９によって測定される。リーク電流判定回路５９は、そのリーク電流が所定の基準電流より少ないか否かを判定する（ステップＳ１１２）。書き込みレベル判定用の電圧ＴＭ、Ｖｍｉｄ＊は、浮遊ゲートを共有するフラッシュメモリセル５１〜５２に印加される。そのため、フラッシュメモリセルの書き込みレベルが低ければ、ＭＯＳトランジスタ５４のドレインおよびゲートに電圧ＴＭ、Ｖｍｉｄ＊に近い電圧が印加されることになる。したがって、ＭＯＳトランジスタ５４はオン状態になり、所定の基準電流以上の電流が流れることになる。フラッシュメモリセル５１、５２が充分に書き込まれている場合、ＭＯＳトランジスタ５４のドレインおよびゲートに低い電圧しか印加されず、ＭＯＳトランジスタ５４はオン状態にならず、リーク電流判定回路５９に基準電流よりも少ない電流しか流れないことになる。したがって、基準電流より少ない電流しか流れないときに、リーク電流判定回路５９は、フラッシュメモリセル５１〜５２が充分な書き込みがなされた不良容量ユニットであると判定し、判定結果信号として消去コントローラ２２２に出力する。

リーク電流が基準電流より少ないとき（ステップＳ１１４−Ｙｅｓ）、上記のように、その容量ユニット４０は、フラッシュメモリセル５１〜５２が充分な書き込みがなされた（静電破壊された）不良容量ユニットとして判定される（ステップＳ１１７）。また、リーク電流が基準電流より多いとき（ステップＳ１１４−Ｎｏ）、その容量ユニットは、通常の動作による弱い書き込みしかなされていない良好な容量ユニットとして判定される（ステップＳ１１６）。消去コントローラ２２２は、この判定結果をメモリに記憶する（ステップＳ１１８）。記憶するメモリは、消去コントローラ２２２中に設けられても良いし、消去コントローラ２２２外の半導体装置内に設けられても良い。

この容量ユニット４０の書き込みレベルの判定を安定化容量ブロック２４０Ａ／Ｂ内の全ての容量ユニットに対して行う（ステップＳ１２０−Ｎｏ）。判定を終えると（ステップＳ１２０−Ｙｅｓ）、書き込みレベル判定用の電圧の印加を停止する。

次に、消去コントローラ２２２は、消去モードに移行する。消去モードでは、昇圧部１１は、通常の動作を行って、フラッシュメモリセル５１、５２の消去に必要な電圧を生成する（ステップＳ１２２）。

消去コントローラ２２２は、書き込みレベル判定の結果を読み出し（ステップＳ１２４）、安定化容量ブロック２４０Ａに不良容量ユニットが含まれているか確認する（ステップＳ１２６）。不良容量ユニットが含まれる場合（ステップＳ１２６−Ｎｏ）、書き込みの消去は必要ないので、消去動作はスキップされる（ステップＳ１３０）。安定化容量ブロック２４０Ａが良好容量ユニットの場合（ステップＳ１２６−Ｙｅｓ）、安定化容量ブロック２４０Ａのフラッシュメモリセルの書き込み状態を消去する。

このとき、安定化容量ブロック２４０Ｂ（２４０Ａ以外のブロック）は、昇圧部１１の出力を受けて通常の動作を行い、その安定化された電圧によって、安定化容量ブロック２４０Ａのフラッシュメモリセルの初期化を行う。すなわち、信号ＣＰＰがアクティブになって、昇圧部１１は通常の昇圧動作を開始する。消去コントローラ２２２は、信号ＳＬＢを活性化して安定化容量ブロック２４０Ｂに電圧Ｖｃａｐ、電圧Ｖｍｉｄ、電圧Ｖｃｇ１Ｂ、電圧Ｖｃｇ２Ｂを供給する。電圧Ｖｃｇ１Ｂ、電圧Ｖｃｇ２Ｂは、レギュレータ２６１〜２６２により生成された通常動作時の電圧であるから、消去コントローラ２２２は、電圧ＶｅｒｓＢが印加されないように信号ＥＲＳＢを不活性にする。

一方、消去コントローラ２２２は、信号ＳＬＡを不活性に、信号ＥＲＳＡを活性化して、安定化容量ブロック２４０Ａに消去用の電圧を印加する。安定化容量ブロック２４０Ａには、消去コントローラ２２２から消去用のコントロールゲート電圧ＶｅｒｓＡが、通常動作時の電圧Ｖｃｇ１Ａ、Ｖｃｇ２Ａの代わりに供給され、安定化容量ブロック２４０Ａ内のフラッシュメモリセルは書き込み状態が消去される（ステップＳ１２８）。書き込み状態の消去については、前述の通りであるので詳細は省略する。

ここでは、浮遊ゲートを共有するフラッシュメモリセル５１〜５２は、弱い書き込みしか受けていないので、ＭＯＳトランジスタ５４はオン状態になる。そのため、図９、図１０に記載されている消去用のトランジスタ５５、トランジスタ５６を制御しなくても消去は可能であり、図１２では省略されている。なお、トランジスタ５５が搭載される場合、トランジスタ５５は信号ＥＲＳ（ここでは信号ＥＲＳＡ）により制御されてオン状態になるため、消去処理はより確実に行われる。

以上のステップを全ての安定化容量ブロック２４０について繰り返す（ステップＳ１３０−Ｎｏ）。ここでは、次に判定結果が読み出され（ステップＳ１２４）、安定化容量ブロック２４０Ｂが良好な容量ユニット４０の集合であると確認される（ステップＳ１２６−Ｙｅｓ）。

安定化容量ブロック２４０Ａは、昇圧部１１の出力を受けて通常の動作を行い、その安定化された電圧によって安定化容量ブロック２４０Ａと同じように、安定化容量ブロック２４０Ｂのフラッシュメモリセルの消去動作（リフレッシュ）が行われる（ステップＳ１２８）。順次フラッシュメモリセルの消去動作（リフレッシュ）が行われ、良好容量ユニットに対する消去動作（リフレッシュ）が完了すると（ステップＳ１３０−Ｙｅｓ）、信号ＣＰＰおよび信号ＳＬＡ／Ｂは活性化し、信号ＥＲＳＡ／Ｂは不活性になり、安定化部２２０は通常動作モードになって安定化動作を行う（ステップＳ１３２）。

このように、動作させたチャージポンプ回路で生成した電圧を使用し、良好判定の安定化容量ブロック２４０Ａ／Ｂの書き込み状態の消去が行われる。平滑化を行っている安定化容量ブロックは、書き込み状態の消去処理をできない。そのため、安定化容量ブロックの一部を平滑化動作から分離し、その分離された安定化容量ブロックのフラッシュメモリセルの消去動作は、他の安定化容量ブロックにより平滑化された電圧を使って行われる。上述のように複数の容量ユニット毎（安定化容量ブロック２４０Ａ／Ｂ毎）に行うようにしてもよいし、分離する安定化容量ブロックをさらに細分化して容量ユニット４０単位で行うこともできる。また、書き込みレベル判定用電圧ＴＭおよび電圧Ｖｍｉｄ＊は、上記では別の電圧のように説明されているが、同じ電圧であってもよい。

また、第１の実施の形態で説明された容量ユニットの場合、このようなリフレッシュ動作は、図１３に示されるように、リーク電流判定回路５９を設けることにより行うことが可能である。

このように、本発明によれば、フラッシュメモリを製造するプロセスに親和性の高い手段により、故障の発生した容量素子を高精度かつ自律的に切り離すことができ、装置としての信頼性を確保する半導体装置を提供することができる。特に大容量の容量素子を必要とする半導体装置に好適である。

１ 素子分離層
２ ポリシリコンゲート層
２ａ フラッシュ浮遊ゲート
２ｂ フラッシュコントロールゲート
２ｃ ロジックトランジスタゲート
２ｄ 抵抗ポリシリコンゲート
３ ＭＯＳトランジスタ拡散層
４ 第１メタル配線
５ コンタクト
６ フラッシュメモリセルウェル
７ ロジックウェル
８ ゲート絶縁膜
１１、１２ 昇圧部
１４、１５ 抵抗素子
１６ 比較器
１７ 発振器
１８ クロックドライバ
１９ トランジスタ
２１、２２ 安定化部
２４ 安定化容量ブロック
２６ レギュレータ
２７〜２９ トランジスタ
３１〜３ｋ〜３ｎ 押上容量ユニット
４０ 容量ユニット
４１ 容量素子
４３ 容量遮断回路
５０ フラッシュメモリセル
５１、５２ 共有フローティングゲートを備えるフラッシュメモリセル
５４、５５、５６ トランジスタ
５８ 抵抗素子
５９ リーク電流判定回路
１３０ 容量素子
１３１〜１３４ トランジスタ
２２０ 安定化部
２２２ 消去コントローラ
２２４Ａ、２２４Ｂ トランジスタ
２４０、２４０Ａ、２４０Ｂ 安定化容量ブロック
２５１、２７１、２７２、２８１、２８２、２９１、２９２ トランジスタ
２６１、２６２ レギュレータ
２７１Ａ、２７１Ｂ、２７２Ａ、２７２Ｂ トランジスタ
２８１Ａ、２８１Ｂ、２８２Ａ、２８２Ｂ トランジスタ

Claims (18)

1. 第１電圧と第２電圧との間に並列に接続される複数の容量ユニットを備え、
   前記複数の容量ユニットの各々は、
   一方のノードが前記第１電圧に接続される容量素子と、
   前記第２電圧と前記容量素子の他方のノードとの間に接続される容量遮断回路と
   を含み、
   前記容量遮断回路は、前記容量素子から流入するリーク電流によって閾値電圧が変動する不揮発性メモリセルを有し、前記容量素子から流入するリーク電流が所定値を超える場合に、前記不揮発性メモリセルの閾値電圧の上昇によって前記容量素子から前記第２電圧へ流出するリーク電流を遮断する
   半導体装置。
2. 前記容量遮断回路は、さらに遮断トランジスタを備え、
   前記不揮発性メモリセルは、浮遊ゲートを供給する第１メモリセルと第２メモリセルとを含み、
   前記第１メモリセルは、前記容量素子と前記遮断トランジスタとの間に直列に接続され、前記容量素子に前記リーク電流が流れたときに前記書き込み状態になり、
   前記第２メモリセルは、前記遮断トランジスタのゲートに接続され、前記第１メモリセルが書き込み状態になったとき、前記遮断トランジスタを制御して前記リーク電流を遮断する
   請求項１に記載の半導体装置。
3. 前記容量遮断回路は、前記遮断トランジスタのゲートと前記第２電圧との間に接続されて前記遮断トランジスタにバイアス電圧を与えるバイアス抵抗素子をさらに備える
   請求項２に記載の半導体装置。
4. 前記容量遮断回路は、前記遮断トランジスタに並列に接続される消去用トランジスタをさらに備え、
   前記容量遮断回路を初期化するとき、前記消去用トランジスタは前記第１メモリセルと前記遮断トランジスタとの接続ノードを前記第２電圧にする
   請求項２または請求項３に記載の半導体装置。
5. 前記容量遮断回路は、前記遮断トランジスタのゲートと前記バイアス抵抗素子との間に直列に挿入される追加トランジスタをさらに備え、
   前記容量遮断回路を初期化するとき、前記追加トランジスタは前記第２メモリセルと前記遮断トランジスタとの接続ノードを開放状態にする
   請求項３に記載の半導体装置。
6. 前記第１メモリセルおよび第２メモリセルは浮遊ゲートを供給するフラッシュメモリである
   請求項２から請求項５のいずれかに記載の半導体装置。
7. 前記容量遮断回路は、前記容量遮断回路に測定用電圧が印加されたときに前記不揮発性メモリセルを流れる判定リーク電流が所定の基準電流を超えるか否かを判定するリーク電流判定回路をさらに備え、
   前記リーク電流判定回路によって、前記判定リーク電流が前記基準電流を超えたと判定された前記不揮発性メモリセルを初期化する
   請求項１から請求項６のいずれかに記載の半導体装置。
8. 第１電圧と第２電圧との間に並列に接続される複数の容量ユニットと、
   第３電圧に基づいて、所定の電圧まで昇圧して出力する昇圧回路と
   を具備し、
   前記複数の容量ユニットの各々は、
   一方のノードを前記第１電圧に接続される容量素子と、
   前記第２電圧と前記容量素子の他方のノードとの間に接続される容量遮断回路とを備え、
   前記容量遮断回路は、前記容量素子から流入するリーク電流によって閾値電圧が変動する不揮発性メモリセルを有し、前記容量素子から流入するリーク電流が所定値を超える場合に、前記不揮発性メモリセルの閾値電圧の上昇によって前記容量素子から前記第２電圧へ流出するリーク電流を遮断し、
   前記複数の容量ユニットは、前記昇圧回路の出力電圧を平滑化する
   チャージポンプ回路。
9. 前記容量遮断回路は、さらに遮断トランジスタを備え、
   前記不揮発性メモリセルは、浮遊ゲートを供給する第１メモリセルと第２メモリセルとを含み、
   前記第１メモリセルは、前記容量素子と前記遮断トランジスタとの間に直列に接続され、前記容量素子に前記リーク電流が流れたときに前記書き込み状態になり、
   前記第２メモリセルは、前記遮断トランジスタのゲートに接続され、前記第１メモリセルが書き込み状態になったとき、前記遮断トランジスタを制御して前記リーク電流を遮断する
   請求項８に記載のチャージポンプ回路。
10. 前記容量遮断回路は、前記遮断トランジスタのゲートと前記第２電圧との間に接続されて前記遮断トランジスタにバイアス電圧を与えるバイアス抵抗素子をさらに備える
    請求項９に記載のチャージポンプ回路。
11. 前記容量遮断回路は、前記遮断トランジスタに並列に接続される消去用トランジスタをさらに備え、
    前記容量遮断回路を初期化するとき、前記消去用トランジスタは前記第１フラッシュメモリセルと前記遮断トランジスタとの接続ノードを前記第２電圧にする
    請求項９または請求項１０に記載のチャージポンプ回路。
12. 前記容量遮断回路は、前記遮断トランジスタのゲートと前記バイアス抵抗素子との間に直列に挿入される追加トランジスタをさらに備え、
    前記容量遮断回路を初期化するとき、前記追加トランジスタは前記第２メモリセルと前記遮断トランジスタとの接続ノードを開放状態にする
    請求項１０に記載のチャージポンプ回路。
13. 前記第１メモリセルおよび第２メモリセルは浮遊ゲートを供給するフラッシュメモリである
    請求項９から請求項１２のいずれかに記載のチャージポンプ回路。
14. 前記容量遮断回路は、前記容量遮断回路に測定用電圧が印加されたときに前記不揮発性メモリセルを流れる判定リーク電流が所定の基準電流を超えるか否かを判定するリーク電流判定回路をさらに備え、
    前記リーク電流判定回路によって、前記判定リーク電流が前記基準電流を超えたと判定された前記不揮発性メモリセルを初期化する
    請求項８から請求項１３のいずれかに記載のチャージポンプ回路。
15. 前記昇圧回路は、第１クロック信号と第２クロック信号とに基づいて動作する複数の昇圧ユニットを備え、
    前記昇圧ユニットの各々は、
    昇圧する電圧を保持する昇圧容量素子と、
    前記昇圧ユニットの入力電圧と前記第２電圧との間に直列に接続される第１および第２トランジスタと、
    前記第３電圧と前記昇圧ユニットの出力電圧との間に直列に接続される第３および第４トランジスタと
    を含み、
    前記第１トランジスタと前記第２トランジスタとの接続ノードと、前記第３トランジスタと前記第４トランジスタとの接続ノードとの間に前記昇圧容量素子が接続され、前記第１トランジスタと前記第４トランジスタとは前記第１クロック信号によって駆動され、前記第３トランジスタと前記第２トランジスタとは前記第２クロック信号によって駆動される
    請求項８から請求項１４のいずれかに記載のチャージポンプ回路。
16. 前記平滑化された出力電圧に基づいて、前記容量遮断回路を初期化する電圧を生成する初期化電圧供給部を具備し、
    前記複数の容量ユニットのうちの前記書き込み状態になっていない容量ユニットを選択して初期化する
    請求項８から請求項１５のいずれかに記載のチャージポンプ回路。
17. 第１電圧と第２電圧との間に並列に接続される複数の容量素子を備える半導体装置の機能維持方法であって、
    前記複数の容量素子に充放電するステップと、
    前記複数の容量素子のうちの不良容量素子に所定の値を超えたリーク電流が流れたことを検知するステップと、
    前記リーク電流が流れたことを検知したときに、前記リーク電流を遮断するスイッチを開放して前記不良容量素子を切り離すステップと、
    前記半導体装置を使用する前に前記スイッチを閉成するように初期化するステップと
    を具備する
    半導体装置の機能維持方法。
18. 前記スイッチは、フラッシュメモリセルを備える
    請求項１７に記載の半導体装置の機能維持方法。

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