KR101287447B1 - 이이피롬 셀, 이이피롬 셀 제조 방법 및 이이피롬 셀에서의데이터 읽기 방법 - Google Patents

이이피롬 셀, 이이피롬 셀 제조 방법 및 이이피롬 셀에서의데이터 읽기 방법 Download PDF

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Abstract

이이피롬 셀, 이이피롬 셀 제조 방법 및 이이피롬 셀에서의 데이터 읽기 방법에서, 메모리 트랜지스터 및 선택 트랜지스터를 포함하는 이이피롬 셀의 읽기 방법으로, 상기 이이피롬 셀의 비트 라인에 읽기용 비트 라인 전압을 인가한다. 상기 셀에 포함된 메모리 트랜지스터의 센스 라인에 제1 전압을 인가한다. 상기 셀에 포함된 선택 트랜지스터의 워드 라인에 상기 제1 전압보다 높은 제2 전압을 인가한다. 다음에, 상기 셀을 통해 흐르는 전류를 기준 전류와 비교함으로써 상기 셀에 저장된 데이터를 판별한다. 상기 읽기 방법에 의하면, 상기 셀이 소거 상태일 때 셀의 온 전류가 증가하게 되어 데이터 판별이 용이하다.

Description

이이피롬 셀, 이이피롬 셀 제조 방법 및 이이피롬 셀에서의 데이터 읽기 방법{EEPROM cell, method of forming a EEPROM Cell, and method of data reading in a EEPROM cell}
본 발명은 이이피롬 셀 및 이이피롬 셀의 읽기 방법에 관한 것이다. 보다 상세하게는, 단위 셀 내에 2개의 트랜지스터가 포함되는 이이피롬 셀 및 이이피롬 셀의 읽기 방법에 관한 것이다.
일반적으로, 이이피롬(EEPROM) 소자는 전기적으로 소거 및 프로그래밍이 가능하고, 전원이 공급되지 않더라도 데이터가 변하지 않는 메모리 소자이다.
상기 이이피롬에는 하나의 트랜지스터로 메모리 셀을 구성하는 1T형 플래시 메모리 소자와 2개의 트랜지스터 즉, 선택 트랜지스터 및 메모리 트랜지스터로 하나의 메모리 셀을 구성하는 2T형 플래시 메모리 소자가 있다. 또한, 이와는 다른 형태로, 스프릿 게이트형 메모리 소자 및 FLOTOX(Floating gate tunnel oxide)형 메모리 소자 등도 상기 이이피롬 소자에 포함될 수 있다.
상기 1T형 플래시 메모리 소자는 하나의 트랜지스터로 메모리 셀을 구성하므로, 단위 메모리 셀의 크기가 작아 고도로 집적화시킬 수 있는 장점이 있다. 그러 나, 상기 1T형 플래시 메모리 소자는 2T형 플래시 메모리 소자에 비해 신뢰성이 매우 떨어진다. 때문에, 고도의 신뢰성이 요구되는 로직 소자 내에는 상기 2T형 플래시 메모리 소자가 주로 사용되고 있다.
최근에는 메모리 용량이 매우 큰 이이피롬 소자가 요구되고 있으며, 이에 따라 상기 이이피롬 소자를 이루는 단위 메모리 셀의 사이즈가 계속적으로 축소되고 있다. 때문에, 상기 단위 메모리 셀을 형성하기 위한 액티브 영역의 폭,(즉, 트랜지스터의 게이트 폭)이 감소되고 있으며, 이로인해, 상기 단위 메모리 셀에서의 커패시턴스 값이 작아지고 있다. 상기와 같이 단위 메모리 셀의 커패시턴스 값이 감소됨에 따라 프로그래밍과 소거 효율이 감소되고, 이로인해 온 상태, 즉 데이터 "1"의 상태에서의 셀의 문턱 전압 값이 증가됨으로써 온 셀 전류가 매우 감소되고 있다.
특히, 단위 메모리 셀 내에 데이터를 프로그래밍하고 소거하는 작업을 반복적으로 수행하여 데이터의 갱신 횟수(write cycle)가 증가하면, 상기 메모리 셀의 문턱 전압값이 상승될 수 있으며, 이로인해 온 셀 전류가 감소될 수 있다. 상기와 같이, 온 셀 전류가 감소하게 되면, 상기 온 셀 전류의 정도에 따라 상기 메모리 셀의 데이터를 판정하는 센스 엠프에서 온 상태(On state)를 구별하지 못하게 됨으로써 동작 불량이 발생될 수 있다.
상기와 같은 문제를 개선하기 위하여, 단위 메모리 셀에서 전하들이 터널링되는 터널 산화막의 특성을 향상시키기 위한 연구가 계속되고 있다. 즉, 상기 터널 산화막의 특성을 향상시킴으로써 상기 이이피롬 소자의 단위 셀 내에 데이터를 프 로그래밍하고 소거하는 작업을 반복적으로 수행하더라도 상기 셀의 문턱 전압이 상승하지 않도록 하는 것이다. 그러나, 상기와 같이 터널 산화막의 특성이 향상되면, 온 셀 전류가 최초의 온 셀 전류보다 낮아지는 것을 방지할 수는 있으나 최초의 온 셀 전류를 증가시키는 역할은 할 수 없다.
한편, 상기 2T형 플래시 메모리 소자의 메모리 셀에 있어서, 상기 메모리 셀에 저장되어 있는 데이터에서 읽기 동작을 수행할 때 상기 온 셀 전류가 증가되도록 하기 위해서는 상기 선택 트랜지스터의 성능이 우수하여야 한다. 이는, 온 상태에서 상기 메모리 셀의 메모리 트랜지스터의 문턱 전압이 충분히 낮게 유지되는 경우, 상기 선택 트랜지스터의 특성에 따라 온 셀 전류가 결정되기 때문이다.
그런데, 최근의 선택 트랜지스터들은 게이트 길이 및 폭이 매우 협소할 뿐 아니라 동작 전압 또한 매우 낮으므로, 상기 선택 트랜지스터를 통해 흐르는 전류가 매우 작을 수밖에 없다. 때문에, 상기 온 셀 전류가 센스 엠프에 의해 데이터를 구분할 수 있을 정도로 충분하게 높아지도록 하여, 읽기 불량이 발생되지 않도록 하는 것이 용이하지 않다.
본 발명의 목적은 선택된 셀에 저장된 데이터를 정확하게 읽어낼 수 있는 이이피롬 셀의 읽기 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기한 읽기 방법을 사용하기에 적합한 이이피롬 셀을 제공하는데 있다.
본 발명의 다른 목적은 상기 이이피롬 셀을 형성하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 이이피롬 셀의 데이터 읽기 방법으로, 메모리 트랜지스터 및 선택 트랜지스터를 포함하는 이이피롬 셀에서, 상기 셀의 비트 라인에 읽기용 비트 라인 전압을 인가한다. 상기 셀에 포함된 메모리 트랜지스터의 센스 라인에 제1 전압을 인가한다. 상기 셀에 포함된 선택 트랜지스터의 워드 라인에 상기 제1 전압보다 높은 제2 전압을 인가한다. 다음에, 상기 셀을 통해 흐르는 전류를 기준 전류와 비교함으로써 상기 셀에 저장된 데이터를 판별한다.
상기 제1 전압은 상기 셀이 프로그래밍 상태일 때의 메모리 트랜지스터에서의 문턱 전압과, 상기 셀이 소거 상태일 때의 메모리 트랜지스터의 문턱 전압 사이 레벨의 전압일 수 있다.
상기 제2 전압은 셀이 프로그래밍 상태일 때의 문턱 전압 이상의 전압일 수 있다.
상기 제2 전압은 상기 제1 전압에 비하여 10 내지 100% 높은 전압일 수 있다.
상기 제2 전압은 외부에서 입력되는 전압을 전하 펌핑 회로를 통해 승압시켜 조성할 수 있다.
상기 제2 전압을 조성하기 위한 전하 펌핑 회로는 트랜지스터 및 커패시터를 포함하고, 클럭 신호가 상기 커패시터 및 트랜지스터에 각각 인가되어 상기 외부에서 입력되는 전압을 펌핑하는 구조를 가질 수 있다.
상기 전하 펌핑 회로에 포함되는 상기 커패시터는 상기 메모리 트랜지스터의 터널 산화막과 동일한 물질로 이루어지고 동일한 두께를 갖는 유전막 패턴을 포함할 수 있다.
상기 제1 전압은 상기 전하 펌핑회로에 의해 승압된 전압을 감압시켜 조성할 수 있다.
상기 승압된 전압을 감압시키는 것은 저항 분배를 통해서 수행될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 이이피롬 셀은, 터널 산화막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 콘트롤 게이트 전극이 적층된 제1 게이트 구조물 및 소오스/드레인 영역을 포함하는 메모리 트랜지스터, 상기 메모리 트랜지스터와 직렬 연결되고, 게이트 산화막 패턴 및 게이트 전극이 적층된 제2 게이트 구조물 및 소오스/드레인 영역을 포함하는 선택 트랜지스터, 상기 선택 트랜지스터의 게이트 전극에 승압된 전압을 인가하기 위하여, 출력단이 상기 제2 게이트 구조물의 게이트 전극과 연결되는 전하 펌핑 회로 및 상기 전하 펌핑 회로의 출력단 및 상기 콘트롤 게이트 전극 사이를 연결시키고, 상기 전하 펌핑 회로에 의해 승압된 전압을 감압시키기 위한 저항체를 포함하는 전압 감압용 저항 라인으로 이루어진다.
상기 전하 펌핑 회로는, 트랜지스터 및 커패시터를 포함하고, 클럭 신호가 상기 커패시터 및 트랜지스터에 각각 인가되어 외부에서 입력되는 전압을 펌핑하는 구조를 가질 수 있다.
상기 전하 펌핑회로는, 드레인 영역이 입력단과 연결되는 제1 트랜지스터, 상기 제1 트랜지스터의 소오스 영역과 출력단 사이에 직렬로 연결되는 제2 트랜지스터, 상기 제1 트랜지스터의 드레인 영역 및 게이트 전극과, 제1 클록 신호를 전달하는 신호선 사이에 연결되는 제1 커패시터 및 상기 제2 트랜지스터의 드레인 영역 및 게이트 전극과, 제2 클록 신호를 전달하는 신호선 사이에 연결되는 제2 커패시터를 포함할 수 있다.
상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전된 신호이다.
또한, 상기 전하 펌핑회로는, 상기 제2 트랜지스터와 출력단 사이에 직렬로 연결되는 제3 내지 N 트랜지스터들 및 상기 제3 내지 제N 트랜지스터들의 소오스 영역들 및 각각의 게이트 전극들과, 제3 내지 제4 클록 신호를 전달하는 신호선 사이에 연결되는 제3 내지 제N 커패시터를 더 포함할 수 있다.
상기 클럭 신호들 중에서 짝수 클럭 신호는 홀수 클럭 신호의 반전된 신호이다.
상기 커패시터들은 상기 메모리 트랜지스터의 터널 산화막과 동일한 두께의 유전막 패턴을 포함한다.
상기 전하 펌핑 회로와 상기 게이트 전극 사이에 제1 스위칭 트랜지스터가 더 포함될 수 있다.
상기 전압 감압용 저항 라인은 저항체들이 직렬 연결된 형상을 갖고, 타단부가 접지될 수 있다.
상기 전압 감압용 저항 라인과 상기 콘트롤 게이트 사이에 제2 스위칭 트랜지스터를 더 포함될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 이이피롬 셀의 제조 방법으로, 제1 및 제2 영역이 구분된 기판 상에 산화막, 제1 도전막, 예비 유전막 패턴 및 제2 도전막을 형성한다. 상기 제1 영역의 기판에 형성된 상기 제2 도전막, 예비 유전막 패턴, 제1 도전막 및 산화막을 순차적으로 식각함으로써, 터널 산화막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 콘트롤 게이트 전극이 적층된 제1 게이트 구조물 및 게이트 산화막 패턴 및 게이트 전극이 적층된 제2 게이트 구조물을 각각 형성한다. 상기 제2 영역의 기판에 형성된 상기 제2 도전막, 예비 유전막 패턴, 제1 도전막 및 산화막을 순차적으로 식각함으로써, 산화막 패턴 및 게이트 전극이 적층된 제3 게이트 구조물 및 산화막 패턴 및 도전막 패턴이 적층된 커패시터를 형성한다. 상기 제1 내지 제3 게이트 구조물 사이의 기판에 불순물을 주입시켜 각각의 소오스/드레인 영역들을 형성한다. 상기 제1 내지 제3 게이트 구조물 및 커패시터들을 덮는 층간 절연막을 형성한다. 다음에, 상기 층간 절연막 내부 및 상 부면에 상기 소오스/드레인 영역들 및 제1 내지 제3 게이트 구조물들의 일부 영역과 접속하는 배선들을 형성한다.
상기 제2 영역의 기판에 저항체를 형성하는 공정을 더 수행할 수 있다.
상기 제1 및 제2 도전막은 폴리실리콘을 증착시켜 형성할 수 있다.
설명한 것과 같이, 하나의 메모리 셀에 2개의 트랜지스터를 포함하는 이이피롬의 읽기 동작에서, 상기 센스 라인에 인가되는 전압보다 높은 전압을 워드 라인에 인가함으로써 상기 메모리 셀의 온 셀 전류를 증가시킬 수 있다. 이로인해, 상기 메모리 셀에 저장되어 있는 데이터를 용이하게 구분할 수 있어서, 읽기 동작 오류(fail)를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
도 1은 이이피롬의 단위 메모리 셀의 회로도이다. 도 2는 기판 상에 형성된 이이피롬의 단위 메모리 셀의 단면도이다.
도 1을 참조하면, 상기 이이피롬의 메모리 셀은 기판 상에 형성되어 있는 메모리 트랜지스터(10) 및 선택 트랜지스터(12)를 포함한다. 상기 메모리 트랜지스터(10)는 F-N 터널링에 의해 프로그래밍 및 소거 동작이 이루어진다.
상기 메모리 트랜지스터(10)와 선택 트랜지스터(12)는 서로 직렬로 연결된다. 상기 메모리 트랜지스터(10)의 드레인 영역(도 2, 40a)은 비트 라인(B/L)과 연결되고, 상기 선택 트랜지스터(12)의 드레인 영역(도 2, 40c)은 접지된다. 또한, 상기 메모리 트랜지스터의 콘트롤 게이트 전극은 센스 라인(S/L)으로 사용되고, 상기 선택 트랜지스터의 게이트 전극은 워드 라인(W/L)으로 사용된다.
도 2를 참조하면, 상기 메모리 트랜지스터(10)는 터널 산화막 패턴(20), 플로팅 게이트 전극(22), 유전막 패턴(24) 및 콘트롤 게이트 전극(26)이 적층된 제1 게이트 구조물을 포함한다. 상기 콘트롤 게이트 전극(26)은 라인 형상을 가짐으로써 센스 라인(26)으로 사용된다.
또한, 상기 선택 트랜지스터(12)는 게이트 산화막 패턴(30) 및 게이트 전극(32)이 적층된 제2 게이트 구조물을 포함한다. 여기서 상기 게이트 전극(32)은 상기 콘트롤 게이트 전극(26)과 동일한 방향으로 연장되는 라인 형상을 가짐으로써 워드 라인(32)으로 사용된다.
상기 제1 및 제2 게이트 구조물 양측의 기판에는 불순물 영역(40)들이 구비된다. 즉, 상기 불순물 영역(40)들은 상기 메모리 트랜지스터(10) 및 선택 트랜지스터(12)의 소오스 및 드레인 영역으로 제공된다. 여기서, 상기 메모리 트랜지스터(10) 및 선택 트랜지스터(12)의 소오스 영역(40b)은 공통으로 사용된다.
이하에서는, 도 1 및 도 2에 도시된 이이피롬 셀에 데이터를 프로그래밍하거나 소거하는 방법에 대해 간단하게 설명한다.
상기 이이피롬의 셀에 데이터를 소거하기 위하여, 상기 워드 라인(32, W/L)에 전원 전압(Vcc) 또는 0V를 인가하고, 상기 센스 라인(26, S/L)에 음전압(예를들어, -5V)을 인가한다. 또한, 벌크 기판 부위에 양전압(예를들어, 10V)을 인가한다. 그리고, 상기 비트 라인(B/L)과 상기 공통 소오스 영역(40b)은 플로팅 상태가 되도록 한다. 이 경우, 상기 플로팅 게이트 전극(22) 내에 저장되어 있는 전하들이 방출되고, 이로인해 상기 셀의 메모리 트랜지스터(10)의 문턱 전압이 0V 이하로 매우 낮아지게 된다. 또한, 상기 소거 동작 시에는 상기 선택 트랜지스터(12)는 턴 오프 상태가 된다. 상기 셀에 데이터가 소거된 상태는 "1" 상태 또는 온 상태(on state)로도 표현될 수 있다.
한편, 상기 이이피롬 셀에 데이터를 프로그래밍하기 위하여, 상기 센스 라 인(26, S/L)에 프로그래밍 전압(예를들어, 10V)과 상기 비트 라인(B/L)에 음전압(예를들어, -5V) 및 워드 라인(W/L)에 음전압(예를들어, -5V)을 인가한다. 또한, 벌크 기판 부위에 양전압(예를들어, 10V)을 인가한다. 그리고, 상기 공통 소오스 영역(40b)은 플로팅 상태가 되도록 한다. 이 경우, 상기 비트 라인(B/L)으로부터 상기 플로팅 게이트 전극(22)으로 전자들이 주입되고, 이로인해 상기 셀의 메모리 트랜지스터(10)의 문턱 전압은 양의 값(예를들어, 3V 정도)을 갖게된다. 또한, 상기 프로그래밍 동작 시에 상기 선택 트랜지스터(12)는 턴 오프 상태가 된다. 상기 셀에 데이터가 프로그래밍된 상태는 "0" 상태 또는 오프 상태(off state)로도 표현될 수 있다.
설명한 것과 같은 방법으로, 상기 이이피롬 셀에 데이터를 프로그래밍 또는 소거할 수 있다.
도 3은 본 발명의 일실시예에 따른 이이피롬 셀의 데이터를 읽는 방법을 설명하기 위한 전압들을 나타내는 것이다.
도 3에서는, 각 이이피롬 셀의 메모리 트랜지스터에서 "0" 상태 및 "1" 상태에서의 문턱 전압 분포가 나타나 있다. 도시된 것과 같이, 상기 메모리 트랜지스터는 셀의 상태에 따라 문턱 전압이 달라진다. 때문에, 상기 메모리 트랜지스터의 센스 라인에 동일한 센스 전압을 인가하더라도 상기 셀의 상태에 따라 상기 셀을 통해 흐르는 전류가 달라지게 되며, 이를 이용하여 상기 셀에 저장되어 있는 데이터를 읽어낼 수 있다.
이하에서는, 본 발명의 일실시예에 따른 이이피롬 셀의 데이터를 읽기 방법 을 보다 구체적으로 설명한다.
먼저, 상기 이이피롬 셀의 비트 라인(B/L)에 읽기용 비트 라인 전압을 인가한다. 상기 읽기용 비트 라인 전압은 전원 전압(Vcc)이거나 또는 이보다 더 낮은 전압일 수 있다. 본 실시예에서는 상기 전원 전압(Vcc)이 1.8V인 것으로 설명한다.
상기 셀의 메모리 트랜지스터(10)의 센스 라인(26, S/L)에 제1 전압을 인가한다. 상기 제1 전압은 상기 메모리 트랜지스터(10)에 저장되어 있는 데이터를 센싱하기 위한 전압이다. 그러므로, 도 3에서 도시된 것과 같이, 상기 제1 전압은 상기 셀이 프로그래밍 상태일 때의 문턱 전압과 소거 상태일 때 문턱 전압의 사이의 값으로 정할 수 있다. 구체적으로, 상기 셀이 프로그래밍 상태일 때 문턱 전압이 3V 내지 3.3V 정도이고, 상기 셀이 소거 상태일 때 문턱 전압이 약-3V인 경우, 상기 제1 전압은 2 내지 2.5V 정도에서 결정할 수 있다. 또한, 상기 제1 전압은 전원 전압(Vcc)보다 높은 전압이 된다.
도 3에서 도시된 것과 같이, 상기 셀의 선택 트랜지스터(12)의 워드 라인(32, W/L)에 상기 제1 전압보다 높은 제2 전압을 인가한다. 이 때, 상기 선택 트랜지스터가 턴 온되어야 하기 때문에, 상기 제2 전압은 상기 선택 트랜지스터(12)의 문턱 전압보다 높은 전압이어야 한다.
구체적으로, 상기 제2 전압은 상기 제1 전압에 비해 10 내지 100% 높은 전압일 수 있다. 또한, 상기 제2 전압은 상기 셀이 프로그래밍된 상태의 문턱 전압 이상으로 상승할 수도 있다. 예를들어, 상기 제2 전압은 2.8 내지 3.3V 정도로 상승될 수 있다.
여기서, 상기 제2 전압은 전하 펌핑 회로를 통해 외부로부터 인가되는 전압을 승압시켜 조성할 수 있다. 상기 전하 펌핑 회로는 트랜지스터 및 커패시터를 포함하고, 클럭 신호가 상기 커패시터의 일단에 인가되어 입력 전압을 펌핑하는 구조를 가질 수 있다. 여기서, 상기 커패시터는 상기 제2 전압으로 승압시킬 수 있는 두께의 유전막 패턴이 포함되어야 한다. 구체적으로, 상기 제2 전압을 2.8 내지 3.3V 정도로 상승시키기 위해서는 상기 커패시터의 상기 유전막 패턴이 60 내지 80Å정도의 두께를 가져야 한다. 따라서, 상기 커패시터는 상기 메모리 트랜지스터의 터널 산화막과 동일한 두께의 유전막 패턴을 포함하는 것이 바람직하다.
또한, 상기 제1 전압은 상기 전하 펌핑회로에 의해 승압된 전압을 감압시켜 조성할 수 있다. 상기 승압된 전압을 감압시키기 위하여, 상기 전하 펌핑회로의 출력단과 직렬 연결되는 저항 라인이 더 포함하고, 상기 저항 라인이 상기 콘트롤 게이트 전극(26)과 연결시킬 수 있다. 즉, 상기 저항 라인에 의한 저항 분배에 의해 상기 콘트롤 게이트 전극(26)에 상기 제2 전압보다 낮은 제1 전압을 인가할 수 있다.
상기 설명한 것과 같이, 상기 비트 라인(B/L), 센스 라인(26, S/L) 및 워드 라인(32, W/L)에 각각 전압을 인가한 경우에는 상기 셀에 저장된 데이터(즉, 셀의 상태)에 따라서 상기 셀을 통해 흐르는 전류가 달라지게 된다. 예를들어, 상기 셀이 프로그래밍된 상태인 경우에는 상기 메모리 트랜지스터(10)의 콘트롤 게이트 전극(26)으로 인가되는 제1 전압이 문턱 전압에 비해 낮아서 상기 메모리 트랜지스터(10)가 턴 온되지 않는다. 때문에, 비록 상기 선택 트랜지스터(12)가 턴 온되어 있더라도 상기 셀을 통해 전류가 거의 흐르지 않게된다. 이와는 달리, 상기 셀이 소거 상태인 경우에는 상기 메모리 트랜지스터(10)의 콘트롤 게이트 전극(26)으로 인가되는 제1 전압이 문턱 전압에 비해 높아서 상기 메모리 트랜지스터(10)가 턴 온된다. 또한, 상기 선택 트랜지스터(12)도 턴 온되어 있으므로 상기 셀을 통해 전류가 흐르게 된다.
이 후, 상기 셀을 통해 흐르는 전류를 기준 전류와 비교함으로써 상기 선택 셀의 데이터를 판별한다. 상기 기준 전류는 상기 프로그래밍 및 소거 상태인 경우에 흐르는 전류의 사이의 값으로 결정할 수 있다.
종래에는, 상기 셀의 읽기 동작 시에 상기 센스 라인 및 워드 라인에 동일한 전압이 인가되었다. 그런데, 상기 센스 라인에는 프로그래밍된 상태의 메모리 트랜지스터의 문턱 전압보다는 낮은 전압이 인가되어야 하기 때문에, 상기 센스 라인 및 워드 라인에 인가되는 전압을 상기 문턱 전압 이상으로 상승시키는 것이 어려웠다. 즉, 상기 워드 라인으로 인가되는 전압이 낮기 때문에, 상기 셀이 소거 상태일 경우 상기 메모리 트랜지스터 및 상기 선택 트랜지스터를 통해 흐르는 전류가 매우 작았다.
그러나, 본 실시예의 방법에 의하면, 상기 센스 라인(26) 및 워드 라인(32)에 동일한 전압이 인가되지 않고 서로 다른 레벨의 전압이 인가된다. 즉, 상기 워드 라인(32)에는 상기 센스 라인(26)에 비해 상대적으로 높은 전압이 인가된다. 때문에, 상기 셀이 소거 상태인 경우에 상기 메모리 트랜지스터(10) 및 선택 트랜지스터(12)를 통해 흐르는 전류가 더욱 증가될 수 있다. 따라서, 상기 셀을 통해 흐 르는 전류에 의해 데이터를 더욱 용이하게 판별할 수 있으며, 상기 데이터를 잘못 판별하는 읽기 불량을 감소시킬 수 있다.
이하에서는, 셀이 소거 상태인 경우 본 발명의 일실시예에 따른 데이터 읽기 방법을 사용하였을 때 온 셀 전류가 실질적으로 상승하는지를 알아보고자 한다.
도 4는 셀이 소거 상태인 경우 센스 라인 및 워드 라인으로 인가되는 전압에 따른 온 셀 전류를 측정한 그래프도이다.
먼저, 본 실시예의 방법과 같이, 센스 라인(즉, 콘트롤 게이트 전극)에는 -2V에서 2.2V까지 변화시키면서 인가하고, 워드 라인(즉, 게이트 전극)에는 2.8V의 높은 전압을 인가한 후 셀을 통해 흐르는 전류를 측정하였다. (도면부호 150)
또한, 이와 비교하기 위하여, 상기 센스 라인에는 -2V에서 2.2V까지 변화시키면서 인가하고, 워드 라인에는 2.2V의 전압을 인가한 후 셀을 통해 흐르는 전류를 측정하였다.(도면부호 152)
그 결과, 도시된 것과 같이, 상기 센스 라인에 0V 이상의 전압이 인가되는 경우, 워드 라인에 2.2V를 인가하는 경우보다 워드 라인에 2.8V를 인가하는 경우 더 많은 온 셀 전류가 흐름을 알 수 있었다. 상기 결과를 통해, 상기 워드 라인에 인가되는 전압은 셀이 프로그래밍 상태일 때 메모리 트랜지스터의 문턱 전압 수준까지 상승하였을 때 더 많은 온 셀 전류가 흐르는 것을 알 수 있었다. 또한, 다른 조건이 모두 동일한 경우, 상기 선택 트랜지스터의 워드 라인에 인가되는 전압을 높혀줌으로써 더 많은 온 셀 전류가 흐르도록 할 수 있음을 알 수 있었다.
이하에서는, 상기한 데이터 읽기 방법을 사용하기에 적합한 구조의 이이피롬 셀을 설명하고자 한다.
도 5는 본 발명의 일실시예에 따른 이이피롬 셀 및 상기 이이피롬 셀과 연결되는 주변 회로를 나타내는 회로도이다.
도 5를 참조하면, 이이피롬 셀(100)은 터널 산화막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 콘트롤 게이트 전극이 적층된 제1 게이트 구조물 및 소오스/드레인 영역으로 이루어지는 메모리 트랜지스터(102)를 포함한다.
상기 메모리 트랜지스터(102)는 단결정 실리콘으로 이루어지는 기판에 형성될 수 있다. 구체적으로, 상기 터널 산화막 패턴은 60 내지 80Å의 두께를 가진 실리콘 산화물로 이루어질 수 있다. 상기 플로팅 게이트 전극 및 콘트롤 게이트 전극은 폴리실리콘으로 이루어질 수 있다. 또한, 상기 유전막 패턴은 고유전율을 갖는 금속 산화물 또는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 ONO물질로 이루어질 수 있다.
상기 메모리 트랜지스터(102)의 드레인 영역은 비트 라인과 연결된다. 또한, 상기 메모리 트랜지스터(102)의 콘트롤 게이트 전극은 제1 방향으로 연장됨으로써 이웃하는 메모리 트랜지스터의 콘트롤 게이트 전극으로도 사용된다. 또한, 상기 콘트롤 게이트 전극은 상기 메모리 트랜지스터(102)의 센스 라인으로도 제공된다.
상기 메모리 트랜지스터(102)와 직렬 연결되고, 게이트 산화막 패턴 및 게이트 전극이 적층된 선택 트랜지스터(104)가 구비된다. 구체적으로, 상기 선택 트랜지스터(104)의 소오스 영역 및 메모리 트랜지스터(102)의 소오스 영역이 전기적으 로 연결되며, 공통으로 사용된다. 또한, 상기 선택 트랜지스터(104)의 드레인 영역은 접지된다. 상기 선택 트랜지스터(104)의 게이트 전극은 제1 방향으로 연장됨으로써 이웃하는 선택 트랜지스터(104)들의 공통 게이트 전극으로 사용될 수 있으며, 워드 라인으로 제공된다.
상기 선택 트랜지스터(104)의 게이트 전극(즉, 워드 라인)에는 전하 펌핑 회로(110)가 연결된다. 즉, 상기 전하 펌핑 회로(110)의 출력단과 상기 선택 트랜지스터의 게이트 전극이 서로 연결됨으로써, 상기 전하 펌핑 회로(110)로부터 출력되는 전압이 상기 게이트 전극으로 인가된다. 여기서, 상기 전하 펌핑 회로(110)는 외부에서 인가되는 입력 전압을 승압시키는 역할을 한다.
상기 전하 펌핑 회로(110)는 트랜지스터(112)들 및 커패시터(114)들을 포함하고, 클럭 신호들이 상기 커패시터(114)의 일단에 각각 인가되어 입력 전압을 순차적으로 승압시키는 구조를 갖는다. 특히, 상기 전하 펌핑 회로(110)에 포함되는 커패시터(114)는 상기 메모리 트랜지스터(102)의 터널 산화막과 동일한 공정을 통해 형성되는 유전막을 포함하고 있다. 때문에, 상기 전하 펌핑 회로(110)에 포함되는 커패시터를 형성하기 위한 별도의 유전막 증착 공정이 요구되지 않으며, 상기 터널 산화막의 특성에 의해 상기 커패시터의 전기적 특성이 결정된다.
이하에서는, 상기 전하 펌핑 회로(110)의 일 예를 보다 구체적으로 설명한다. 그러나, 상기 전하 펌핑 회로(110)는 반드시 아래의 구성을 갖지 않아도 되며, 입력 전압을 승압시킬 수 있는 구성이면 어떠한 구성도 가능하다.
도시된 것과 같이, 상기 전하 펌핑 회로(110)는 입력 단자와 연결되는 제1 NMOS트랜지스터(112a)가 구비된다. 상기 제1 NMOS 트랜지스터(112a)의 드레인 영역과 상기 입력 단자가 전기적으로 연결되어 있다.
상기 제1 NMOS트랜지스터(112a)의 소오스 영역과 출력 단자 사이에 직렬로 연결되는 제2 내지 제4 NMOS 트랜지스터(112b, 112c, 112d)가 구비된다. 본 실시예에서는 NMOS 트랜지스터가 4개 구비되는 것으로 설명하였지만, 상기 NMOS 트랜지스터는 이보다 적게 구비되거나 또는 더 많이 구비될 수도 있다.
상기 제1 NMOS트랜지스터(112a)의 드레인 영역 및 게이트 전극과, 제1 클록 신호를 전달하는 신호선 사이에는 제1 커패시터(114a)가 구비된다. 즉, 상기 제1 커패시터(114a)의 제1 전극에는 상기 제1 NMOS 트랜지스터(112a)의 드레인 영역 및 게이트 전극이 연결되고, 상기 제1 커패시터(114a)의 제2 전극에는 제1 클록 신호선이 연결된다.
상기 제2 NMOS트랜지스터(112b)의 드레인 영역 및 게이트 전극과, 제2 클록 신호를 전달하는 신호선 사이에는 제2 커패시터(114b)가 구비된다. 즉, 상기 제2 커패시터(114b)의 제1 전극에는 상기 제2 NMOS 트랜지스터(112b)의 드레인 영역 및 게이트 전극이 연결되고, 상기 제2 커패시터(114b)의 제2 전극에는 제2 클록 신호선이 연결된다. 여기서, 상기 제2 클록 신호선으로 인가되는 제2 클록 신호는 상기 제1 클록 신호선으로 인가되는 제1 클록 신호의 반전된 신호이다.
상기 제3 NMOS트랜지스터(112c)의 드레인 영역 및 게이트 전극과, 제3 클록 신호를 전달하는 신호선 사이에는 제3 커패시터(114c)가 구비된다. 즉, 상기 제3 커패시터(114c)의 제1 전극에는 상기 제3 NMOS트랜지스터(112c)의 드레인 영역 및 게이트 전극이 연결되고, 상기 제3 커패시터(114c)의 제2 전극에는 제3 클록 신호선이 연결된다. 여기서, 상기 제3 클록 신호선으로 인가되는 제3 클록 신호는 상기 제1 클록 신호선으로 인가되는 제1 클록 신호와 동일한 신호이다.
상기 제4 NMOS트랜지스터(112d)의 드레인 영역 및 게이트 전극과, 제4 클록 신호를 전달하는 신호선 사이에는 제4 커패시터(114d)가 구비된다. 즉, 상기 제4 커패시터(114d)의 제1 전극에는 드레인 영역 및 게이트 전극이 연결되고, 상기 제4 커패시터(114d)의 제2 전극에는 제4 클록 신호선이 연결된다. 여기서, 상기 제4 클록 신호선으로 인가되는 제4 클록 신호는 상기 제1 클록 신호선으로 인가되는 제1 클록 신호의 반전된 신호이다. 즉, 홀수번째 클록 신호는 제1 클록 신호와 동일하고, 짝수번째 클록 신호는 제1 클록 신호의 반전된 신호가 된다.
본 실시예와는 다르게, 상기 NMOS트랜지스터들 및 커패시터의 수가 증가될 수 있으며, 이 경우에도 상기 설명한 것과 동일하게 NMOS트랜지스터 및 커패시터가 연결된다. 상기 커패시터의 수가 증가되면 상기 입력 전압을 더 높은 전압으로 승압시킬 수 있으며, 상기 커패시터의 수는 워드 라인으로 인가되어야 하는 전압 레벨 등을 고려하여 조절할 수 있다.
이하에서, 상기 설명한 전하 펌핑 회로의 동작에 대해 간단하게 설명한다.
도 6은 전하 펌핑 회로의 입력 단자 및 제1 내지 제4 클록 신호선으로 각각 인가되는 전압 레벨의 타이밍도이다.
먼저, 상기 전하 펌핑 회로의 입력 단자를 통해 외부로부터 입력 전압이 인가된다.
도 6에서 도시된 것과 같이, T1의 시간동안 제1 및 제3 클록 신호가 하이 레벨을 유지하고, 제2 및 제4 클록 신호가 로우 레벨을 유지하면, 제1 노드 전위는 스윙되어 입력 전압보다 높은 제1 스윙 전압이 된다. 또한, 제1 노드 전위(도 4, A)는 다이오드 커넥팅되어 있는 제1 NMOS 트랜지스터에 의해 제2 노드 전위(B)에 전달됨으로써, 상기 제2 노드 전위(B)도 제1 스윙 전압 수준으로 높아지게 된다.
다음에, T2의 시간동안 제1 및 제3 클록 신호가 로우 레벨을 유지하고, 상기 제2 및 제4 클록 신호가 하이 레벨을 유지하면, 상기 제2 노드 전위(B)는 스윙되어 상기 제1 스윙 전압 이상인 제2 스윙 전압이 된다. 또한, 제2 노드 전위(B)는 다이오드 커넥팅되어 있는 제2 NMOS 트랜지스터에 의해 제3 노드 전위(C)에 전달됨으로써, 상기 제3 노드 전위(C)도 제2 스윙 전압 수준으로 높아지게 된다.
계속하여, T3 및 T4 시간동안 도시된 것과 같이 클록 신호들을 인가하면 각 노드들의 전압이 점진적으로 상승하게 되어 출력 단자에서는 제4 스윙 전압, 즉 제2 전압이 출력된다.
보다 구체적으로, 상기 전하 펌핑 회로(110)의 입력 전압(즉, 전원 전압)이 약 1.8V 인 경우에는 출력 전압이 3 내지 3.3V가 되도록 하는 것이 바람직하다. 구체적으로, 상기 전하 펌핑 회로(110)에 포함되는 커패시터들이 약 60 내지 80Å 정도의 유전막을 갖도록 함으로써, 출력 전압을 3 내지 3.3V 수준으로 상승시킬 수 있다. 또한, 상기 유전막은 셀의 메모리 트랜지스터에 포함되는 터널 산화막과 동일한 두께 및 동일한 물질로써 형성될 수 있다.
상기 전하 펌핑 회로(110)의 출력단과 상기 게이트 전극 사이에 제1 스위칭 트랜지스터(142)가 더 구비될 수 있다. 상기 스위칭 트랜지스터(142)는 동작 모드에 따라, 상기 전하 펌핑 회로(110)를 통해 상기 게이트 전극에 전압을 인가하지 않고, 다른 입력 라인을 통해 상기 게이트 전극에 전압이 인가될 수 있도록 하기 위하여 구비된다.
상기 전하 펌핑 회로(110)의 출력단과 일단부가 연결되고, 상기 전하 펌핑 회로(110)에 의해 승압된 전압을 감압시키기 위한 저항체를 포함하는 전압 감압용 저항 라인(140)이 구비된다. 구체적으로, 상기 전압 감압용 저항 라인(140)은 저항체들이 직렬 연결된 형상을 가지며, 타단부가 접지되어 있다.
상기 전압 감압용 저항 라인(140)은 상기 메모리 트랜지스터(102)의 콘트롤 게이트 전극(즉, 센스 라인)과 연결되어 있다. 따라서, 상기 전압 감압용 저항 라인(140)의 저항체들에 의해 상기 전하 펌핑 회로(110)에서 출력되는 전압의 레벨이 낮아지고, 상기 낮아진 전압이 상기 콘트롤 게이트 전극으로 인가될 수 있다.
상기 전하 감압용 저항 라인(140)과 상기 콘트롤 게이트 전극 사이에 제2 스위칭 트랜지스터(144)가 더 구비될 수 있다. 상기 제2 스위칭 트랜지스터(144)는 상기 전하 펌핑 회로(110) 및 전하 감압용 저항 라인(140)을 통해 상기 콘트롤 게이트 전극에 전압을 인가하지 않고, 다른 입력 라인을 통해 전압이 인가될 수 있도록 하기 위하여 구비되는 것이다.
이하에서는, 도 5에 도시된 이이피롬 셀의 형성 방법을 설명하고자 한다.
도 7 내지 도 11은 도 5에 도시된 이이피롬 셀을 기판 상에 형성하는 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판(200)을 마련한다. 상기 기판(200)은 메모리 셀 들이 형성되기 위한 제1 영역과 각 메모리 셀들을 구동하기 위한 주변 회로들이 형성되기 위한 제2 영역으로 구분되어 있다.
상기 기판(200)에 셸로우 트렌치 소자 분리 공정을 수행함으로써 소자 분리막 패턴(202)을 형성한다. 이로써, 상기 기판(200)은 소자 분리 영역 및 액티브 영역으로 구분된다. 이 후, 상기 기판(200)에서 메모리 셀에 포함되는 트랜지스터의 채널 부위 및 커패시터 전극 부위에 불순물을 주입하는 공정을 수행한다.
상기 기판(200)을 열산화시켜 제1 산화막(204)을 형성한다. 상기 제1 산화막(204)은 메모리 트랜지스터의 터널 산화막, 선택 트랜지스터의 게이트 산화막 및 커패시터의 유전막등으로 사용되며, 상기 메모리 트랜지스터, 선택 트랜지스터 및 커패시터의 전기적 특성에 따라 두께가 달라진다. 구체적으로, 상기 제1 산화막(204)은 50 내지 100Å의 두께로 형성할 수 있다. 보다 구체적으로, 최근의 110㎚ 이하의 디자인 룰을 갖고, 1.5 내지 2V의 전압에서 동작되는 소자에서는 상기 제1 산화막(204)이 약 60 내지 80Å 정도의 두께로 형성된다.
또한, 상기 제2 영역의 기판(200) 일부분에는 고전압 트랜지스터가 형성되어야 한다. 때문에, 상기 고전압 트랜지스터가 형성될 부위에는 상대적으로 두꺼운 제2 산화막(206)을 형성한다. 예를들어, 상기 고전압 트랜지스터가 형성될 부위의 제2 산화막(206)은 100 내지 300Å의 두께를 가질 수 있다. 예를들어, 전하 펌핑 회로 내에 포함되는 N형 트랜지스터의 경우에도 상대적으로 고전압이 인가되기 때 문에, 상대적으로 두꺼운 제2 산화막(206)으로 형성된다.
상기 제1 및 제2 산화막(204, 206) 상에 플로팅 게이트 전극으로 사용되기 위한 제1 도전막(208)을 형성한다. 상기 제1 도전막(208)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 제1 도전막(208)은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 제1 도전막(208)은 상기 소자 분리막 패턴(202)을 몰드 패턴으로 사용하는 다마신 공정을 통해 형성될 수 있다.
상기 제1 도전막(208) 상에 유전막(도시안됨)을 형성한다. 상기 유전막은 고유전율을 갖는 금속 산화물로 형성될 수 있다. 또는, 상기 유전막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물을 적층시켜 형성할 수도 있다.
다음에, 상기 유전막의 일부분을 식각함으로써 예비 유전막 패턴(210)을 형성한다. 즉, 상기 기판(200)에서 선택 트랜지스터, 커패시터 및 고전압 트랜지스터들이 형성될 부위에 위치하는 유전막을 식각한다. 따라서, 상기 유전막이 제거된 부위에는 제1 도전막(208) 및 후속 공정에서 형성되는 제2 도전막(212)이 서로 접촉하게 된다.
이 후, 상기 예비 유전막 패턴(210) 상에 콘트롤 게이트 전극으로 사용되기 위한 제2 도전막(212)을 형성한다. 상기 제2 도전막(212)은 불순물이 도핑된 폴리실리콘 패턴으로 형성될 수 있다.
도 8을 참조하면, 상기 제2 도전막(212) 상에 마스크 패턴(도시안됨)을 형성한다. 이 후, 상기 마스크 패턴을 식각 마스크로 사용하여, 상기 제2 도전막(212), 예비 유전막 패턴(210)), 제1 도전막(208) 및 제1 산화막(204)을 순차적으로 식각 한다.
상기 식각 공정을 수행함으로써, 상기 제1 영역의 기판 상에 터널 산화막 패턴(204a), 플로팅 게이트 전극(208a), 유전막 패턴(210a) 및 콘트롤 게이트 전극(212a)이 적층된 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조물은 셀 내에 포함되는 메모리 트랜지스터의 게이트로써 기능한다.
또한, 상기 식각 공정을 수행함으로써, 상기 제1 게이트 구조물과 인접한 제1 영역의 기판 상에 게이트 산화막 패턴(204b) 및 게이트 전극(214)이 적층된 제2 게이트 구조물을 형성한다. 즉, 상기 예비 유전막 패턴이 형성되어 있지 않은 부위가 패터닝됨으로써, 상기 제2 게이트 구조물에는 상기 유전막 패턴이 구비되지 않는다. 따라서, 상기 제2 게이트 구조물은 셀 내에 포함되는 선택 트랜지스터의 게이트로써 기능한다. 한편, 상기 제2 게이트 구조물은 상기 제1 게이트 구조물과 나란하게 배치된다.
또한, 상기 식각 공정을 수행함으로써, 상기 제2 영역의 기판 상에 게이트 산화막 패턴(206a) 및 게이트 전극(218)이 적층된 제3 게이트 구조물을 형성한다. 상기 제2 영역에 형성되는 게이트 산화막 패턴(206a)은 상기 셀 영역에 형성되는 선택 트랜지스터의 게이트 산화막 패턴(204b)보다 두껍게 형성된다.
그리고, 상기 제2 영역의 기판 상에 유전막 패턴(204c) 및 도전막 패턴(216)이 적층된 커패시터를 형성한다. 즉, 상기 제2 영역의 기판 표면 아래에 불순물 영역(도시안됨)이 하부 전극으로 제공되고, 상기 도전막 패턴(216)이 상부 전극으로 제공됨으로써 커패시터 구조를 갖는 것이다.
상기 제3 게이트 구조물 및 커패시터는 각각 전하 펌핑 회로를 구성하기 위한 단위 소자들로 제공된다. 이 때, 상기 커패시터에 포함되는 유전막 패턴(204c)은 상기 메모리 트랜지스터의 터널 산화막 패턴(204a)과 동일한 물질로 이루어질 뿐 아니라 동일한 두께로 형성된다.
또한, 상기 식각 공정을 수행함으로써, 상기 제2 영역의 기판 상에 저항 패턴(도시안됨)들을 형성한다. 상기 저항 패턴들은 폴리실리콘으로 이루어질 수 있다.
도 9를 참조하면, 상기 제1 내지 제3 게이트 구조물 사이의 기판(200)에 불순물을 주입시켜 불순물 영역(220)들을 형성한다.
이 후, 상기 제1 내지 제3 게이트 구조물의 측벽에 게이트 스페이서(224)를 형성한다. 다음에, 상기 게이트 스페이서(224) 사이의 기판에 불순물을 주입시킴으로써 고농도 불순물 영역(222)들을 형성한다.
상기 설명한 것과 같은 불순물 주입 공정을 통해, 상기 기판(200)의 제1 영역에는 서로 직렬 연결되는 메모리 트랜지스터 및 선택 트랜지스터가 각각 형성된다. 또한, 상기 기판(200)의 제2 영역에는 전하 펌핑 회로에 사용되고, 서로 직렬 연결되는 트랜지스터들이 각각 형성된다. 상기 불순물 영역(220)들 및 고농도 불순물 영역(222)들은 각 트랜지스터들의 소오스 영역 및 드레인 영역으로 제공된다.
도 10을 참조하면, 상기 제1 내지 제3 게이트 구조물 및 상기 커패시터를 덮는 제1 층간 절연막(230)을 형성한다. 상기 제1 층간 절연막(230)은 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP(high density plasma) 산화막과 같은 실리콘 산화물로 형성될 수 있다.
상기 제1 층간 절연막(230)의 일부분을 이방성 식각하여 상기 메모리 트랜지스터의 드레인 영역의 일부를 노출하는 제1 개구부를 형성한다. 이 후, 상기 제1 개구부 내부 및 상기 제1 층간 절연막(230) 상에 도전막을 증착한다. 다음에, 상기 도전막을 상기 제1 방향과 수직한 제2 방향으로 연장되도록 패터닝함으로써 비트 라인 콘택(234) 및 비트 라인(236)을 포함하는 비트 라인 구조물을 형성한다.
도 11을 참조하면, 상기 제1 층간 절연막(230) 상에 제2 층간 절연막(240)을 형성한다. 이 후, 상기 제2 층간 절연막(240) 및 제1 층간 절연막(230)의 일부분을 이방성으로 식각하여 상기 커패시터에 포함되는 도전막 패턴을 노출시키는 제2 개구부를 형성한다. 이 후, 상기 제2 개구부 내부 및 제2 층간 절연막(240) 상에 도전막을 증착한다. 다음에, 상기 도전막을 패터닝함으로써, 상기 커패시터의 전극으로 클럭 신호들이 인가되기 위한 콘택 플러그(242) 및 도전성 라인(244)을 형성한다.
상기 설명한 것과 같이, 2개의 트랜지스터를 포함하는 이이피롬 소자에 기록된 데이터를 읽는 동작에서, 셀의 메모리 트랜지스터의 센스 라인으로 인가되는 전압에 비해 선택 트랜지스터의 워드 라인으로 인가되는 전압이 더 높게한다. 따라서, 상기 셀이 소거 상태일 때 상기 셀을 통하여 흐르는 전류가 증가되고, 이로인해 상기 비휘발성 메모리 소자의 읽기 불량을 감소시킬 수 있다.
도 1은 이이피롬의 단위 메모리 셀의 회로도이다.
도 2는 기판 상에 형성된 이이피롬의 단위 메모리 셀의 단면도이다.
도 3은 본 발명의 일실시예에 따른 이이피롬 셀의 데이터를 읽는 방법을 설명하기 위한 전압들을 나타내는 것이다.
도 4는 셀이 소거 상태인 경우 센스 라인 및 워드 라인으로 인가되는 전압에 따른 온 셀 전류를 측정한 그래프도이다.
도 5는 본 발명의 일실시예에 따른 이이피롬 셀 및 상기 이이피롬 셀과 연결되는 주변 회로를 나타내는 회로도이다.
도 6은 전하 펌핑 회로의 입력 단자 및 제1 내지 제4 클록 신호선으로 각각 인가되는 전압 레벨의 타이밍도이다.
도 7 내지 도 11은 도 5에 도시된 이이피롬 셀을 기판 상에 형성하는 방법을 설명하기 위한 단면도들이다.

Claims (22)

  1. 메모리 트랜지스터 및 선택 트랜지스터를 포함하는 이이피롬 셀에 있어서,
    상기 셀의 비트 라인에 읽기용 비트 라인 전압을 인가하는 단계;
    상기 셀에 포함된 메모리 트랜지스터의 센스 라인에 제1 전압을 인가하는 단계;
    상기 셀에 포함된 선택 트랜지스터의 워드 라인에 상기 제1 전압보다 높은 제2 전압을 인가하는 단계; 및
    상기 셀을 통해 흐르는 전류를 기준 전류와 비교함으로써 상기 셀에 저장된 데이터를 판별하는 단계를 포함하고,
    상기 제1 전압은 상기 셀이 프로그래밍 상태일 때의 메모리 트랜지스터에서의 문턱 전압과, 상기 셀이 소거 상태일 때의 메모리 트랜지스터의 문턱 전압 사이 레벨의 전압이고,
    상기 제2 전압은 셀이 프로그래밍 상태일 때의 문턱 전압 이상의 전압인 것을 특징으로 하는 이이피롬 셀의 데이터 읽기 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제2 전압은 상기 제1 전압에 비하여 10 내지 100% 높은 전압인 것을 특징으로 하는 이이피롬 셀의 데이터 읽기 방법.
  5. 제1항에 있어서, 상기 제2 전압은 외부에서 입력되는 전압을 전하 펌핑 회로를 통해 승압시켜 조성하는 것을 특징으로 하는 이이피롬 셀의 데이터 읽기 방법.
  6. 제5항에 있어서, 상기 제2 전압을 조성하기 위한 전하 펌핑 회로는 트랜지스터 및 커패시터를 포함하고, 클럭 신호가 상기 커패시터 및 트랜지스터에 각각 인가되어 상기 외부에서 입력되는 전압을 펌핑하는 구조를 갖는 것을 특징으로 하는 이이피롬 셀의 데이터 읽기 방법.
  7. 제6항에 있어서, 상기 커패시터는 상기 메모리 트랜지스터의 터널 산화막과 동일한 물질로 이루어지고 동일한 두께를 갖는 유전막 패턴을 포함하는 것을 특징으로 하는 이이피롬 셀의 데이터 읽기 방법.
  8. 제5항에 있어서, 상기 제1 전압은 상기 전하 펌핑회로에 의해 승압된 전압을 감압시켜 조성하는 것을 특징으로 하는 이이피롬 셀의 데이터 읽기 방법.
  9. 제8항에 있어서, 상기 승압된 전압을 감압시키는 것은 저항 분배를 통해서 수행되는 것을 특징으로 하는 이이피롬 셀의 데이터 읽기 방법.
  10. 터널 산화막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 콘트롤 게이트 전극이 적층된 제1 게이트 구조물 및 소오스/드레인 영역을 포함하는 메모리 트랜지스터;
    상기 메모리 트랜지스터와 직렬 연결되고, 게이트 산화막 패턴 및 게이트 전극이 적층된 제2 게이트 구조물 및 소오스/드레인 영역을 포함하는 선택 트랜지스터;
    상기 선택 트랜지스터의 게이트 전극에 승압된 전압을 인가하기 위하여, 출력단이 상기 제2 게이트 구조물의 게이트 전극과 연결되는 전하 펌핑 회로; 및
    상기 전하 펌핑 회로의 출력단 및 상기 콘트롤 게이트 전극 사이를 연결시키고, 상기 전하 펌핑 회로에 의해 승압된 전압을 감압시키기 위한 저항체를 포함하는 전압 감압용 저항 라인을 포함하는 것을 특징으로 하는 이이피롬 셀.
  11. 제10항에 있어서, 상기 전하 펌핑 회로는, 트랜지스터 및 커패시터를 포함하고, 클럭 신호가 상기 커패시터 및 트랜지스터에 각각 인가되어 외부에서 입력되는 전압을 펌핑하는 구조를 갖는 것을 특징으로 하는 이이피롬 셀.
  12. 제11항에 있어서, 상기 전하 펌핑회로는,
    드레인 영역이 입력단과 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 소오스 영역과 출력단 사이에 직렬로 연결되는 제2 트랜지스터;
    상기 제1 트랜지스터의 드레인 영역 및 게이트 전극과, 제1 클록 신호를 전달하는 신호선 사이에 연결되는 제1 커패시터; 및
    상기 제2 트랜지스터의 드레인 영역 및 게이트 전극과, 제2 클록 신호를 전달하는 신호선 사이에 연결되는 제2 커패시터를 포함하는 것을 특징으로 하는 이이피롬 셀.
  13. 제12항에 있어서, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전된 신호인 것을 특징으로 하는 이이피롬 셀.
  14. 제12항에 있어서, 상기 전하 펌핑회로는,
    상기 제2 트랜지스터와 출력단 사이에 직렬로 연결되는 제3 내지 N 트랜지스터들; 및
    상기 제3 내지 제N 트랜지스터들의 소오스 영역들 및 각각의 게이트 전극들과, 제3 내지 제4 클록 신호를 전달하는 신호선 사이에 연결되는 제3 내지 제N 커패시터를 더 포함하는 것을 특징으로 하는 이이피롬 셀.
  15. 제14항에 있어서, 상기 클럭 신호들 중에서 짝수 클럭 신호는 홀수 클럭 신호의 반전된 신호인 것을 특징으로 하는 이이피롬 셀.
  16. 제11항에 있어서, 상기 커패시터들은 상기 메모리 트랜지스터의 터널 산화막과 동일한 두께의 유전막 패턴을 포함하는 것을 특징으로 하는 이이피롬 셀.
  17. 제10항에 있어서, 상기 전하 펌핑 회로와 상기 게이트 전극 사이에 제1 스위칭 트랜지스터를 더 포함하는 것을 특징으로 하는 이이피롬 셀.
  18. 제10항에 있어서, 상기 전압 감압용 저항 라인은 저항체들이 직렬 연결된 형상을 갖고, 타단부가 접지된 것을 특징으로 하는 이이피롬 셀.
  19. 제10항에 있어서, 상기 전압 감압용 저항 라인과 상기 콘트롤 게이트 사이에 제2 스위칭 트랜지스터를 더 포함하는 것을 특징으로 하는 이이피롬 셀.
  20. 제1 및 제2 영역이 구분된 기판 상에 산화막, 제1 도전막, 예비 유전막 패턴 및 제2 도전막을 형성하는 단계;
    상기 제1 영역의 기판에 형성된 상기 제2 도전막, 예비 유전막 패턴, 제1 도전막 및 산화막을 순차적으로 식각함으로써, 터널 산화막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 콘트롤 게이트 전극이 적층된 제1 게이트 구조물 및 게이트 산화막 패턴 및 게이트 전극이 적층된 제2 게이트 구조물을 각각 형성하는 단계;
    상기 제2 영역의 기판에 형성된 상기 제2 도전막, 예비 유전막 패턴, 제1 도전막 및 산화막을 순차적으로 식각함으로써, 산화막 패턴 및 게이트 전극이 적층된 제3 게이트 구조물 및 산화막 패턴 및 도전막 패턴이 적층된 커패시터를 형성하는 단계;
    상기 제1 내지 제3 게이트 구조물 사이의 기판에 불순물을 주입시켜 각각의 소오스/드레인 영역들을 형성하는 단계;
    상기 제1 내지 제3 게이트 구조물 및 커패시터들을 덮는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 내부 및 상부면에 상기 소오스/드레인 영역들 및 제1 내지 제3 게이트 구조물들의 일부 영역과 접속하는 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬 셀의 제조 방법.
  21. 제20항에 있어서, 상기 제2 영역의 기판에 저항체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 셀의 제조 방법.
  22. 제20항에 있어서, 상기 제1 및 제2 도전막은 폴리실리콘을 증착시켜형성하는 것을 특징으로 하는 이이피롬 셀의 제조 방법.
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