KR100879670B1 - 반도체 메모리 셀의 구조 및 제조 방법 - Google Patents

반도체 메모리 셀의 구조 및 제조 방법 Download PDF

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KR100879670B1
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Abstract

폴리-절연체-폴리(poly-insulator-poly) 구조의 커패시터를 가지고 있는 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 구조 및 그 제조방법이 개시된다. 이러한 반도체 메모리 셀은 액티브 영역, 액티브 영역이 이외의 부분에 형성되는 필드 영역, 액티브 영역과 교차하며 필드 영역으로 신장된 플로팅 게이트 전극, 필드 영역의 일부분 위에 존재하며 플로팅 게이트 전극 중 필드 영역으로 신장된 영역의 아래에 위치하는 콘트롤 게이트 전극, 플로팅 게이트 전극이 덮지 않고 있는 콘트롤 게이트 전극에 금속 배선이 연결되는 콘택 홀, 콘트롤 게이트 전극을 덮고 있는 플로팅 게이트 전극 사이에 존재하는 층간 절연막을 포함하는 구조를 갖는다. 즉, 콘트롤 게이트 전극을 하층에 형성하고 플로팅 게이트 전극을 상층에 적층시키는 것을 특징으로 하는 반도체 메모리 셀의 구조 및 그 제조 방법을 제공한다. 이러한 반도체 메모리 셀의 구조에 의해, 적층된 두 게이트 사이에 노출된 층간 절연막인 옥사이드-나이트라이드-옥사이드(ONO; Oxide-Nitride-Oxide)막을 후속하는 습식 식각 공정, 열 산화 공정 등으로부터 보호할 수 있게 된다.
플로팅 게이트 전극, 컨트롤 게이트 전극, 콘택 홀, 반도체 메모리 셀

Description

반도체 메모리 셀의 구조 및 제조 방법 {A semiconductor memory cell structure and the manufacturing method thereof}
도 1은 종래 기술에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 구조를 나타낸 평면도.
도 2는 도 1의 플로팅 게이트 형 불휘발성 반도체 메모리 셀에서 a-a′선을 따라 절단한 수직 단면도.
도 3은 도 1의 플로팅 게이트 형 불휘발성 반도체 메모리 셀에서 b-b′선을 따라 절단한 수직 단면도.
도 4a 내지 도 4c는 종래 기술에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 동작을 나타낸 도면.
도 5는 종래 기술에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀에서 ONO(Oxide-Nitride-Oxide) 노출시의 문제점을 나타낸 도면.
도 6은 본 발명에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 구조를 나타낸 평면도.
도 7은 도 6의 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 등가 회로를 나타낸 도면.
도 8a는 도 6의 플로팅 게이트 형 불휘발성 반도체 메모리 셀에서 A-A′선을 따라 절단한 수직 단면도.
도 8b는 도 6의 플로팅 게이트 형 불휘발성 반도체 메모리 셀에서 B-B′선을 따라 절단한 수직 단면도.
도 8c는 도 6의 플로팅 게이트 형 불휘발성 반도체 메모리 셀에서 C-C′선을 따라 절단한 수직 단면도.
도 9a 내지 도 9b는 본 발명에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 제조 방법에 관한 공정 수순도.
※ 도면의 주요 부분에 대한 부호의 설명
11, 21, 61, 91: 액티브 영역
12, 22, 92: 필드 영역
13, 33, 43: 비트라인 영역
14, 24, 34, 44, 54, 64, 84, 94: 콘트롤 게이트 전극
15, 25, 35, 55, 45, 65, 85, 95: 플로팅 게이트 전극
16, 36: 금속 배선 51: 층간 절연막
62: 커플링 영역 63: 터널링 영역
66, 86, 96: 콘택홀 67, 87: 소스
68, 88: 드레인 93: 게이트 옥사이드
97: PP웰(well) 98: N웰(well)
플로팅 게이트 전극을 갖는 불휘발성 반도체 메모리 셀은 전원이 제거되어도 데이터를 보존할 수 있는 능력으로 인하여 응용처가 크게 확대되고 있다. 특히, 높은 밀도(density)가 필요하지는 않으나, 불휘발성의 특성이 요구되는 로직 제품 등에의 내장형(embedded) 응용이 증가하고 있다.
예를 들어, 다양한 플랫 패널(flat panel) 제품이 대량 생산되면서 패널을 구동시키는 구동 IC (Driver IC)에도 응용이 확대되고 있는데, 이러한 로직 공정은 로직 제품 자체의 요구 특성을 만족시키기 위해 필요한 고전압 내성을 갖는 트랜지스터 제조 공정, 고속 트랜지스터를 형성하기 위한 샐리 사이드 공정과 같이 불휘발성 반도체 메모리 셀 자체에서는 불필요하나 로직 제품의 특성을 위해 반드시 필요한 공정이 있고, 이러한 공정들에 플로팅 게이트형 반도체 메모리 셀의 구조가 호환성 또는 내성을 가져야 함은 당연한 일이다.
도 1은 종래 기술에 따른 플로팅 게이트형 불휘발성 반도체 메모리 셀의 구조를 나타낸 평면도이다. 도 1에 도시된 바와 같이 종래의 플로팅 게이트형 불휘발성 반도체 메모리 셀은 종축으로 신장된 액티브 영역(11), 액티브 영역 사이에 두고 놓여진 필드 영역(12), 액티브 영역(11)의 윗 부분에 놓여진 비트라인 콘택(13), 액티브 영역(11)과 직교하는 콘트롤 게이트 전극(14), 액티브 영역(11)과 필드 영역(12) 일부분 상에 놓여진 플로팅 게이트 전극(15), 비트라인 콘택(13)을 연결하며 종축으로 신장된 금속 배선(16)으로 구성되어 있다.
위와 같은 종래의 플로팅 게이트형 불휘발성 반도체 메모리 셀의 구조를 도 2 및 도 3에 나타나 있는 수직 단면도와 함께 살펴보면 다음과 같다.
도 1의 평면 구성에서 a-a′선을 따라 절단한 단면을 도 2에 도시하고 있다. 도 2의 단면도를 살펴보면, 액티브 영역(21)을 사이에 두고 필드 영역(22)이 배치되며, 액티브 영역(21)과 필드 영역(22)의 일부분 상에 걸쳐서 플로팅 게이트 전극(25)이 위치하게 됨을 알 수 있다. 또한, 플로팅 게이트 전극(25) 상에 콘트롤 게이트 전극(24)이 배치되는 구조에 대해서도 확인할 수 있다.
도 1의 평면 구성에서 b-b′선을 따라 절단한 단면은 도 3에서 도시하고 있다. 도 3의 단면도를 살펴보면, 전술한 바와 같이, 플로팅 게이트 전극(35) 상에 콘트롤 게이트 전극(34)이 배치되는 구조를 확인할 수 있다. 또한, 종축으로 신장된 금속 배선(36)이 비트라인 콘택(33)과 연결되는 구조에 대해서도 확인할 수 있다.
위와 같은 구조를 갖는 플로팅 게이트 형 불휘발성 셀의 각 동작 조건에 대해서 도 4a 내지 도 4b를 참조하여 설명하도록 한다.
도 4a에는 셀의 프로그래밍 동작에 관한 조건이 나타나 있다. 먼저, 비트 라인(43)의 드레인(Vd)에는 5V의 전압을 인가하고 콘트롤 게이트 전극(44; Vcg)에는 10V의 전압을 인가하며, 소스(Vs) 및 기판에는 접지 전압을 인가한다.
이때, 콘트롤 게이트 전극(44; Vcg)에 의해 턴온(turn on)된 채널 영역에는 도 4a에서 화살표 방향으로 표시되는 바와 같이, 전류가 흐르고 이러한 전류를 형성하는 전자들 중의 일부는 드레인 전압(Vd)에 의해 가속되어서 실리콘/실리콘 산화막의 에너지 장벽을 넘어 플로팅 게이트 전극(45)으로 주입되게 되는 데 이러한 전자 주입 방법을 채널 핫 전자 주입(Channel Hot Electron Injection) 방법이라고 한다.
이렇게 전자가 주입된 셀은 전자가 주입되지 않은 셀보다 높은 임계 전압(Vth)을 갖게 된다. 즉, 도 4a의 전류(Id) 대 전압(Vcg)에 관한 그래프에 도시되어 있는 바와 같이, 채널 영역을 흐르는 전류를 형성하는 전자들 중의 일부가 셀의 플로팅 게이트 전극(45)으로 주입됨에 따라, 임계 전압(Vth)이 상승하게 되는 것이다.
여기서, 때로는 채널 핫 캐리어 발생을 용이하게 하고, 단채널 효과(short channel effect)를 극복하기 위해서 기판에 접지 전압 대신에 음의 전압을 인가하는 경우도 있다.
반대로, 전하를 플로팅 게이트 전극에서 소거하는 방법은 콘트롤 게이트 전극(44)에 음의 전압(Vcg = -7V)을 가하고 소스(Vs) 또는 기판에 5V의 전압을 가하는 것이다. 이때, 비트라인(43)의 드레인 전압(Vd)은 플로팅 상태이다. 이와 같은 셀의 소거 동작에 관한 조건을 도 4b에서 도시하고 있다.
이러한 셀의 소거 동작에 있어서, 필드 방출(field emission)이라고 하는 F-N 터널링(tunneling) 방식에 의해서, 도 4b에서 화살표로 표시되는 바와 같이, 플로팅 게이트 전극(45)에 있는 전자가 소스 또는 기판으로 소거되어 셀의 임계 전압이 낮아진다. 즉, 도 4b의 전류(Id) 대 전압(Vcg)에 관한 그래프에 도시되어 있는 바와 같이, 전자가 셀의 플로팅 게이트 전극(45)으로부터 소스 또는 기판으로 이동하게 됨에 따라, 임계 전압(Vth)이 하강하게 되는 것이다.
위와 같이, 셀의 임계 전압(Vth) 차이가 셀의 저장된 데이터를 판별하는데 사용되는데, 이러한 저장된 데이터를 판독하는 방법은 도 4c에 나타나 있다. 콘트롤 게이트 전극(44; Vcg)에 프로그래밍된 상태의 임계 전압과 소거된 상태의 임계 전압의 중간 정도 전압인 4V를 인가하고, 비트 라인(43)의 드레인(Vd)에 1V를 인가하면 플로팅게이트(45)에 축적된 전자의 양에 따라 셀이 "온(on)" 또는 "오프(off)"로 판독된다. 이러한 "온", "오프"에 의해서 1/O의 데이터가 판별되는 것이다.
도 4a 내지 도 4c와 관련하여 전술한 "프로그래밍", "소거", 및 "판독"의 각 동작에 대해서, 셀의 동작 조건을 다음과 같이 표 1로 나타낼 수 있다.
Figure 112006091956392-pat00001
전술한 바와 같은 종래 기술에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀 구조는 다음과 같은 문제점을 가지고 있다.
즉, 도 5에 도시된 바와 같이, 종래의 셀 구조는 콘트롤 게이트 전극(54)과 플로팅 게이트 전극(55) 사이의 층간 절연막(51), 즉, 옥사이드-나이트라이드-옥사이드(ONO; Oxide-Nitride-Oxide)막이 노출된 상태의 구조를 갖게 된다.
이와 같이, 콘트롤 게이트 전극(54)과 플로팅 게이트 전극(55) 사이에 노출된 층간 절연막(51)은 후속의 습식 처리 공정에 의하여 손상을 받을 수 있는데, 대부분의 습식 공정에서 사용되는 화학물질들은 옥사이드를 식각하는 식각 물질(etchant)들이므로 ONO막의 하층 또는 상층의 옥사이드를 식각 시켜서 ONO 막의 막질을 저하시킨다.
또한, 후속의 열 산화 공정은 ONO 막의 하층 또는 상층의 옥사이드와 맞닿아 있는 게이트 전극, 즉, 콘트롤 게이트 전극(54) 및 플로팅 게이트 전극(55)을 산화시켜서 게이트 전극의 프로파일(profile)을 열화 시키는 역할을 하고, 이에 의해 층간 절연막(51)의 두께를 변화시키며, 셀의 전기적 특성을 변화시킬 수도 있게 되는 것이다.
따라서, 본 발명은 종래 기술에 따른 셀 구조의 상기와 같은 문제점을 해결하고, 층간 절연막(51)이 노출된 구조로 인해 발생하는 후속의 열 산화 공정에 의한 층간 절연막(51) 두께의 변화를 방지하고, 후속의 습식 식각 공정에서 발생하는 층간 절연막(51)의 손상을 방지하는 것을 그 목적으로 한다.
본 발명은 전술한 바와 같은 목적을 달성하기 위해, 콘트롤 게이트 전극을 하층에 형성하고 플로팅 게이트 전극을 상층에 적층시키는 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 구조 및 그 제조 방법을 제시한다.
보다 구체적으로, 본 발명의 플로팅 게이트 형 불휘발성 반도체 메모리 셀은, 액티브 영역, 액티브 영역 이외의 부분에 형성되는 필드 영역, 액티브 영역과 교차하며 필드 영역으로 신장된 플로팅 게이트 전극, 필드 영역의 일부분 위에 존재하는 콘트롤 게이트 전극, 플로팅 게이트 전극이 덮지 않고 있는 콘트롤 게이트 전극에 금속 배선이 연결되는 콘택 홀, 콘트롤 게이트 전극을 덮고 있는 플로팅 게이트 전극 사이에 존재하는 층간 절연막을 포함하는 구성을 갖는다.
이하, 본 발명의 일 실시 예에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 구조 및 그 제조 방법에 대해서 첨부되는 도면을 참조로 하여 설명하도록 한다.
도 6은 본 발명의 일 실시 예에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 구조를 평면도로 나타내고 있다. 도 6에 도시된 바와 같이, 본 발명의 반도체 메모리 셀 구조에 있어서, 액티브 영역(61)이 한 쪽 방향으로 신장되고, 액티브 영역(61) 이외의 부분에 두꺼운 소자 분리용 산화막으로 구성된 필드 영역이 형성된다. 또한, 플로팅 게이트 전극(65)은 액티브 영역(61)과 교차하여 필드 영역으로 신장되며, 콘트롤 게이트 전극(64)은 필드 영역의 일부분 위에 존재한다. 여기서, 플로팅 게이트 전극(65)이 덮지 않고 있는 콘트롤 게이트 전극(64)에 금속 배선이 연결되는 콘택 홀(66)이 형성되어 있고, 콘트롤 게이트 전극(64)을 덮고 있는 플로팅 게이트 전극(65) 사이에는 층간 절연막이 존재한다.
한편, 콘트롤 게이트 전극(64)은 플로팅 게이트 전극(65) 중 필드 영역으로 신장된 영역의 아래에 위치하고, 액티브 영역(61)의 한쪽 끝은 소스 영역(67)으로, 또 다른 끝은 드레인 영역(68)으로 형성되며, 액티브 영역(61) 위의 플로팅 게이트 전극(65)은 터널 산화막으로 채널과 이격되어 게이트 전극이 되는 트랜지스터를 포함하는 구조를 갖는다.
전술한 바와 같은 본 발명의 셀 구조에 있어서, 그 첫번째 특징은, 저전압에서 사용이 가능하도록 콘트롤 게이트 전극(64)과 플로팅 게이트 전극(65) 사이의 캐패시턴스를 증가시키기 위하여, 이 커플링 캐패시턴스가 형성되는 커플링 영역(62)의 위치를 터널링이 일어나는 터널링 영역(63)의 액티브 영역(61) 위에서 이격시켜 필드 영역 위에 형성시킨 것이다.
이와 같은 본 발명의 셀 구조의 첫번째 특징으로서, 커플링 캐패시터의 위치 를 액티브 영역에서 이격시킨 것이 셀의 특성에 미치는 영향은 다음과 같이 설명된다.
셀은 도 7과 같은 등가 회로로서 나타낼 수 있다. 도 7에 도시된 등가 회로에서, Cono 는 콘트롤 폴리와 플로팅 폴리 사이의 커패시턴스, Cch 는 플로팅 게이트 채널 사이의 커패시턴스, Cd 는 플로팅 게이트 드레인 사이의 커패시턴스, Cs 는 플로팅 게이트 소스 사이의 커패시턴스를 나타낸다.
커플링 레이쇼 = ( C ono ) / ( C ono + C s + C d + C ch )
콘트롤 게이트 전극에 인가되는 전압 중 플로팅 게이트 전극으로 전달되는 전압의 비율인 커플링 레이쇼는 위의 수학식 1로 표현된다. 수학식 1은 커플링 레이쇼가 클수록 셀의 동작을 위해서 필요한 플로팅 게이트 전극의 특정 전압을 얻기 위해 콘트롤 게이트 전극에 인가해야 하는 전압은 낮아도 됨을 의미한다. 즉, 동작 전압의 저전압화를 위해서는 커플링 레이쇼가 커야 하고, 이 저전압화는 제조 공정의 복잡성과 난이도를 크게 낮추게 된다.
또한, 커플링 레이쇼를 증가시키기 위해서는 커플링 커패시터가 커야 하고, 커플링 커패시터의 크기 증가를 위해서는 커패시터의 면적을 증가시키거나 커패시터를 구성하는 절연막의 두께를 감소시키는 방법이 있다.
여기서, 절연막의 두께를 감소시키는 일은 셀의 신뢰성을 저하시키는 문제점이 있으므로 적용에 제한이 있으며, 커패시터의 면적을 증가시키는 방법은 셀의 면 적 증가를 의미하므로 고 집적도가 요구되는 반도체 메모리 단품에는 부적절하지만, 요구되는 비트 수가 작은 로직 제품의 내장형 용도로 셀이 적용될 때에는 적절하다.
즉, 첫번째 특징은 커플링 커패시터가 기존의 셀처럼 액티브 영역 위의 콘트롤/플로팅 게이트 전극 사이에 있지 않고 필드 영역에 따로 존재하여 셀의 면적이 커지는 단점이 있으나, 커플링 커패시터의 면적을 자유로이 늘릴 수 있어 커플링 비율을 증가시키는 장점이 있다.
다음으로, 전술한 본 발명의 셀 구조의 두번째 특징은, 콘트롤 게이트 전극(64)이 플로팅 게이트 전극(65)의 아래에 위치해 있고 층간 절연막이 콘트롤 게이트 전극(64)을 감싸고 있는 점이다. 이러한 본 발명의 셀 구조의 두번째 특징으로서, ONO 층을 감싸는 것을 도 6과 함께 자세히 설명하면 다음과 같다.
도 6에서 도시하고 있는 바와 같이, 횡축으로 신장된 셀의 소스(67) 드레인(68)이 형성된 액티브 영역(61)이 존재하고 그 위에는 전하를 보존하는 역할을 하는 플로팅 게이트 전극(65)이 종 방향으로 형성되어 있다. 이 플로팅 게이트 전극(65)의 전하 유무에 따라 액티브 영역(61), 플로팅 게이트 전극(65)으로 구성되는 트랜지스터의 임계 전압이 변화하게 되는 것이다. 또한, 필드 위에는 콘트롤 게이트 전극(64)이 하층으로 존재하고, 이 콘트롤 게이트 전극(64)의 일부 영역 위에 플로팅 게이트 전극(65)이 층간 절연막인 ONO 막을 사이에 두고 상층으로 형성되어 있다.
콘트롤 게이트 전극(64)에 전압을 인가하기 위해서는 플로팅 게이트 전 극(65)이 덮고 있지 않는 콘트롤 게이트 전극(64)에 콘택 홀(15)을 형성하여 금속 배선을 행한다. 이 금속 배선은 도면의 명료함을 위해서 기재하지는 않았다.
좀더 자세히 셀 구조를 설명하면, 본 발명의 일 실시 예에 따른 셀 구조에 있어서, 터널 옥사이드(tunnel oxide)가 형성되고 셀의 "온(on)", "오프(off)"가 판별되는 터널링 캐패시터 영역(63)과, 커플링(coupling) 을 구성하는 커플링 영역(62)으로 구성 되는데, 이 커플링 영역(62)은 커패시터의 하부전극으로서의 콘트롤 게이트 전극(64), 커패시터의 상부전극으로서의 플로팅 게이트 전극(65)이 적층된 구조로 이루어져 있다. 전기적인 신호를 인가할 수 있도록 금속 배선과 콘택으로 소스(67), 드레인(68), 및 콘트롤 게이트 전극(64)을 연결시켜 주었다.
상기와 같은 본 발명의 셀 구조에 대한 이해를 돕기 위해, 도 8a 내지 도 8c에 도 6에서 A-A′, B-B′, C-C′선을 따라 절단한 단면도를 각각 나타내었다.
도 8a는 도 6의 평면 구성에서 A-A′선을 따라 절단한 단면도를 나타낸다. 도 8a의 단면도를 살펴보면, 콘트롤 게이트 전극(84)이 하층으로 존재하고, 이 콘트롤 게이트 전극(84)의 일부 영역 위에 플로팅 게이트 전극(85)이 층간 절연막인 ONO 막을 사이에 두고 상층으로 형성되는 것을 확인할 수 있다. 또한, 플로팅 게이트 전극(85)이 덮고 있지 않는 콘트롤 게이트 전극(84)에 콘택 홀(86)이 형성되는 구조에 대해서도 알 수 있다.
도 8b에서는 도 6의 평면 구성에서 B-B′선을 따라 절단한 단면도를 나타내고 있다. 도 8b의 단면도를 살펴보면, 액티브 영역 위에서 전하를 보존하는 역할을 하는 플로팅 게이트 전극(85)이 종 방향으로 형성되어 있는 구성을 확인할 수 있다. 또한, 커패시터의 하부전극으로서의 콘트롤 게이트 전극(84), 커패시터의 상부전극으로서의 플로팅 게이트 전극(85)이 적층된 구조로 이루어지는 커플링 영역의 구성에 대해서도 확인할 수 있다.
도 8c는 도 6의 평면 구성에서 C-C′선을 따라 절단한 단면도에 대해서 도시하고 있다. 도 8c의 단면도로부터, 횡축으로 신장된 셀의 소스(87) 및 드레인(88)이 형성되는 액티브 영역의 구성을 알 수 있다.
본 발명의 일 실시 예에 따른 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 동작은 통상적인 NOR 형 플로팅 게이트 반도체 메모리 셀의 동작 방식과 동일하다.
우선, 셀의 프로그래밍 동작을 위해서 콘트롤 게이트 전극과 드레인에 10V 및 5V전압을 각각 인가하면 채널에 흐르는 전류를 구성하는 전자들 중의 일부가 드레인 전압에 의해 가속되어 실리콘/실리콘 산화막의 에너지 장벽을 극복할 수 있는 에너지를 갖게 된다. 이로써 플로팅 게이트 전극에 전자가 주입되며 셀의 임계 전압(Vth)이 상승하게 되는 전술한 종래의 채널 핫 전자 주입 방식을 사용한다.
한편, 이러한 프로그래밍 동작은 채널 핫 전자 주입 방법 이외의 F-N 터널링 방법에 의해서도 행하여질 수 있는데, F-N 터널링 방식에 따르면, 기판에 접지 전압을 인가하고 콘트롤 게이트 전극에 15V 내지 20V 수준의 전압을 인가하여 필드 방출(field emission)에 의한 전자가 플로팅 게이트 전극으로 주입됨으로써 셀의 임계 전압을 상승시키게 된다.
다음으로, 셀의 소거(erase)동작은 통상의 F-N 터널링 방식을 사용하며, 콘트롤 게이트 전극에 음의 전압을 인가하고, 소스 또는 벌크(bulk)에 F-N 터널링이 발생하는 정도의 전압(10V 내지 16V)을 인가함으로써 소거 동작을 구현할 수 있으며, 플로팅 게이트 전극에 있는 전자가 소스 또는 기판으로 소거되어 셀의 임계 전압을 하강시키게 된다.
마지막으로, 셀의 판독 동작과 관련하여, 상기와 같은 셀의 임계 전압 차이가 셀의 저장된 데이터를 판별하는데 사용되는데, 콘트롤 게이트 전극에 프로그래밍된 상태의 임계 전압과 소거된 상태의 임계 전압의 중간 정도 전압을 인가하면, 플로팅 게이트 전극에 축적된 전자의 양에 따라 셀이 "온(on)" 또는 "오프(off)"로 판독된다.
본 발명의 일 실시 예에 따른 셀을 만들기 위한 제조 방법에 대해서 도 9a 내지 도 9f에 순차적으로 나타내었다.
도 9a는 통상적인 플래시 공정에서의 PP 웰(well)(97) 및 N 웰(well)(98)의 형성 공정과, 액티브 영역(91) 및 필드 영역(92)의 형성 공정을 마친 상태를 단면도로 나타내고 있다.
그 후, 도 9b에서 도시하고 있는 바와 같이, 콘트롤 게이트 전극(94)으로 사용할 폴리 0(poly 0)를 형성하고 이를 패터닝한다.
다음으로, 도 9c에서 도시하는 바와 같이, 폴리 0에 커패시터의 유전막질로 사용될 통상의 ONO 막(99)을 형성한 상태에서, 유전막이 필요 없는 영역의 유전막을 제거 하기 위하여 포토(photo) 공정을 사용하여 선택적으로 유전막질을 제거한 다.
그 이후에, 셀 또는 페리(peri) 영역의 CMOS의 임계 전압(Vth)을 맞추기 위하여, 도 9d에서 화살표로 표시된 바와 같이, 선택적인 이온주입을 통상적으로 실시하고, 터널 옥사이드(tunnel oxide)로서의 게이트 옥사이드(gate oxide; 93)를 형성시킨다.
그 다음으로, 도 9e에 도시된 바와 같이, 최종적으로 플로팅 게이트 전극(95)으로 사용될 폴리 1(poly 1) 증착시키고 이를 패터닝한다.
도 9f는 본 발명의 일 실시 예에 따른 셀의 제조 공정에 관한 최종 단면도로서 소스/드레인 형성 공정, 층간 절연막 형성 공정, 비트라인 콘택 홀(96) 형성 공정으로서 통상의 CMOS 공정과 동일하다.
본 발명은 콘트롤 게이트 전극이 플로팅 게이트 전극의 아래에 형성되어, 플로팅 게이트 전극과 콘트롤 게이트 전극 사이의 층간 절연막을 플로팅 게이트 전극이 감싸게 됨으로써, 종래에 층간 절연막이 노출되기 때문에 발생하는 열 산화 공정에 의한 층간 절연막 두께의 변화 또는 습식 식각 공정에서 발생하는 층간 절연막의 손상을 방지할 수 있는 효과가 있다.

Claims (20)

  1. 플로팅 게이트 형 불휘발성 반도체 메모리 셀에 있어서,
    제1 방향으로 신장된 액티브 영역;
    상기 액티브 영역이 이외의 부분에 형성되며, 두꺼운 소자 분리용 산화막으로 구성된 필드 영역;
    상기 액티브 영역과 교차하며, 상기 필드 영역으로 신장된 플로팅 게이트 전극;
    상기 필드 영역의 일부분 위에 존재하며, 상기의 플로팅 게이트 전극 중 상기 필드 영역으로 신장된 영역의 아래에 위치하는 콘트롤 게이트 전극;
    상기 플로팅 게이트 전극이 덮지 않고 있는 상기 콘트롤 게이트 전극에 금속 배선이 연결되는 콘택 홀; 및
    상기 콘트롤 게이트 전극을 덮고 있는 상기 플로팅 게이트 전극 사이에 존재하는 층간 절연막을 포함하며,
    상기 콘트롤 게이트 전극과 상기 플로팅 게이트 전극 사이의 커플링 커패시턴스가 형성되는 커플링 영역의 위치를 터널링이 일어나는 터널링 영역의 상기 액티브 영역 위에서 이격시켜 상기 필드 영역 위에 형성시킨 것을 특징으로 하는 반도체 메모리 셀.
  2. 제 1 항에 있어서,
    상기 층간 절연막은 옥사이드-나이트라이드-옥사이드(ONO; Oxide-Nitride-Oxide)막인 것을 특징으로 하는 반도체 메모리 셀.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 액티브 영역의 일단에 형성된 소스 영역 및 상기 액티브 영영의 타단에 형성된 드레인 영역을 가지며, 상기 액티브 영역 위의 상기 플로팅 게이트 전극은 터널 옥사이드로 채널과 이격되어 게이트 전극이 되는 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀.
  4. 제 3 항에 있어서,
    상기 터널 옥사이드는 셀 이외의 주변 회로 영역을 구성하는 트랜지스터들의 게이트 옥사이드과 동일한 막을 사용하는 것을 특징으로 하는 반도체 메모리 셀.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 콘트롤 게이트 전극이 상기 플로팅 게이트 전극의 아래에 위치하고, 상기 층간 절연막을 상기 콘트롤 게이트 전극이 감싸는 것을 특징으로 하는 반도체 메모리 셀.
  7. 제 1 항에 있어서,
    셀의 소스 및 드레인이 형성된 상기 액티브 영역이 횡축으로 신장되어 존재하고, 그 위에 전하를 보존하는 역할을 하는 상기 플로팅 게이트 전극이 종 방향으로 형성되는 것으로서,
    상기 플로팅 게이트 전극의 전하 유무에 따라 상기 액티브 영역, 상기 플로팅 게이트 전극으로 구성되는 트랜지스터의 임계 전압이 변화하는 것을 특징으로 하는 반도체 메모리 셀.
  8. 제 1 항에 있어서,
    상기 필드 영역 위에는 상기 콘트롤 게이트 전극이 하층으로 존재하고, 상기 콘트롤 게이트 전극의 일부 영역 위에 상기 플로팅 게이트 전극이 상기 층간 절연막을 사이에 두고 상층으로 형성되는 것을 특징으로 하는 반도체 메모리 셀.
  9. 제 1 항에 있어서,
    상기 플로팅 게이트 전극이 덮고 있지 않는 상기 콘트롤 게이트 전극에 상기 콘택 홀을 형성하여 금속 배선을 행함으로써, 상기 콘트롤 게이트 전극에 전압을 인가하는 것을 특징으로 하는 반도체 메모리 셀.
  10. 제 1 항에 있어서,
    상기 메모리 셀은 터널링 옥사이드를 형성하고, 온(on)/오프(off)가 판별되는 터널링 캐패시터 영역 및 커플링(coupling)을 구성하는 커플링 영역으로 구성되며,
    상기 커플링 영역은 커패시터의 하부전극으로서의 상기 콘트롤 게이트 전극과 커패시터의 상부전극으로서의 플로팅 게이트 전극이 적층된 구조로 이루어지는 것을 특징으로 하는 반도체 메모리 셀.
  11. 제 1 항에 있어서,
    상기 금속 배선과 콘택으로 소스, 드레인, 및 상기 콘트롤 게이트 전극을 연결시켜 줌으로써 전기적인 신호를 인가할 수 있도록 하는 것을 특징으로 하는 반도체 메모리 셀.
  12. 제 1 항의 반도체 메모리 셀을 복수 개 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    드레인(Vd)에 5V의 전압을 인가하고, 상기 콘트롤 게이트 전극(Vcg)에 10V의 전압을 인가하며, 소스(Vs) 및 기판에 접지 전압을 인가함으로써, 셀의 프로그래밍 동작이 수행되는 것을 특징으로 하는 반도체 메모리 셀.
  14. 제 1 항에 있어서,
    드레인(Vd)에 5V의 전압을 인가하고, 상기 콘트롤 게이트 전극(Vcg)에 10V의 전압을 인가하며, 기판에 음의 전압을 인가함으로써, 셀의 프로그래밍 동작이 수행되는 것을 특징으로 하는 반도체 메모리 셀.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 플로팅 게이트 전극에 전자가 주입되어 셀의 임계 전압을 상승시키는 것을 특징으로 하는 반도체 메모리 셀.
  16. 제 1 항에 있어서,
    드레인(Vd)에 플로팅 전압을 인가하고, 상기 콘트롤 게이트 전극(Vcg)에 음의 전압을 인가하며, 소스(Vs) 또는 기판에 F-N 터널링이 발생하는 전압을 인가함으로써, 셀의 소거 동작이 수행되는 것을 특징으로 하는 반도체 메모리 셀.
  17. 제 16 항에 있어서,
    상기 플로팅 게이트 전극에 있는 전자가 상기 소스 또는 기판으로 소거되어 셀의 임계 전압을 하강시키는 것을 특징으로 하는 반도체 메모리 셀.
  18. 제 1 항에 있어서,
    상기 콘트롤 게이트 전극에 프로그래밍된 상태의 임계 전압과 소거된 상태의 임계 전압의 중간 크기의 전압을 인가함으로써, 상기 플로팅게이트 전극에 축적된 전자의 양에 따라 셀이 온(on) 또는 오프(off)로 판독되는 것을 특징으로 하는 반 도체 메모리 셀.
  19. 플로팅 게이트 형 불휘발성 반도체 메모리 셀의 제조 방법에 있어서,
    액티브 영역 및 필드 영역을 형성하는 단계;
    상기 필드 영역의 일부분 상에 콘트롤 게이트 전극을 형성하고 이를 패터닝하는 단계;
    상기 콘트롤 게이트 전극에 커패시터의 유전막질로 사용될 층간 절연막을 형성하는 단계;
    포토(photo) 공정을 사용하여 선택적으로 상기 유전막질을 제거하는 단계;
    선택적으로 이온주입을 실시함으로써, 셀 또는 페리(peri) 영역의 CMOS의 임계 전압을 조절하는 단계;
    터널 옥사이드로서의 게이트 옥사이드를 형성하는 단계;
    상기 액티브 영역과 교차하며, 상기 필드 영역으로 신장되는 영역 상에 플로팅 게이트 전극을 형성하고 이를 패터닝하는 단계;
    상기 플로팅 게이트 전극이 덮지 않고 있는 상기 콘트롤 게이트 전극에 금속 배선이 연결되는 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 제조 방법.
  20. 제 19 항에 있어서,
    상기 층간 절연막은 옥사이드-나이트라이드-옥사이드(ONO; Oxide-Nitride-Oxide)막인 것을 특징으로 하는 반도체 메모리 셀의 제조 방법.
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