KR19980086818A - 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법 Download PDF

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히또시 아라끼
가즈오 하따께야마
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니시무로 다이조
가부시끼가이샤 도시바
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Abstract

기입 소거시의 인가 전위의 저전압화가 가능한 불휘발성 반도체 기억 장치를 제공한다. 또한, FN 터널 전류에 의한 기입 소거시의 LOCOS단 혹은 트렌치 코너에서의 터널 산화막의 열화를 방지한다.
종래의 불휘발성 반도체 기억 장치의 부유 게이트(제2 게이트 전극)와 제어 게이트(제3 게이트 전극)에 더해 부제어 게이트(제1 게이트 전극)를 갖는 것을 특징으로 한다. 기입 소거시에 상기 제어 게이트와 부제어 게이트에 전위를 인가하는 것으로 용량 결합된 부유 게이트의 전위를 결정하고, 커플링비를 종래의 것보다 크게 취함으로써 낮은 제어 게이트 전위 VCG에서 종래의 부유 게이트 전위 VFC를 유지하는 것을 가능하게 한다. 또한, 상기 부제어 게이트에 의해 FN 터널 기입 소거시에 전계 집중이 일어나기 쉬운 부분을 덮음으로써 전계의 집중을 회피해 터널 산화막의 열화를 막는다.

Description

불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법
본 발명은 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억 장치의 제조 방법에 관한 것이다.
UV PROM, OTP(One-Time PROM), EEPROM, 플래시 EEPROM 등의 불휘발성 반도체 기억 장치의 종래의 메모리 셀 구조를 도 34에 도시한다. 도 34a에 도시된 바와 같이 종래의 불휘발성 메모리 셀은 반도체 기판(401) 상의 한쌍의 소자 분리 영역(402)과, 상기 소자 분리 영역(402)으로 분할된 셀 형성 영역과, 상기 셀 형성 영역에 형성되는 게이트 산화막(403)과, 상기 게이트 산화막(403) 상에 형성되는 부유 게이트(404)와, 또한 상기 부유 게이트(404)와 절연막(405)을 통해 형성되는 제어 게이트 전극(406)으로 구성된다. 또한, 제어 게이트 전극(406) 상에는 인터·폴리 절연막(407), BPSG막(410)이 형성된다. 또한 Al 등의 배선층(412)이 형성되고, 패시베이션막(413)이 형성된다. 도 34a 안의 A-A′단면에서 본 것이 도 34b이다. 참조 번호 408, 409는 각각 소스, 드레인 확산층 영역이다. Al 배선층(412)은 콘택트홀을 통해 상기 소스 혹은 드레인 영역과 접속된다.
제어 게이트 전극(406)의 전위(이하, 제어 게이트 전위)를 VCG, 부유 게이트 전극(404)의 전위(이하, 부유 게이트 전위)를 VFG, 반도체 기판(401)의 전위(이하, 기판 전위)를 Vsub로서, 반도체 기판(401)과 부유 게이트 전극(404) 사이의 용량(이하, 기판 부유 게이트간 용량)을 C1, 부유 게이트 전극(404)과 제어 게이트 전극(406) 사이의 용량(이하, 부유 게이트 제어 게이트간 용량)을 C2로 하면, 종래의 메모리 셀의 등가 회로는 도 35에서 나타낼 수 있다. 상기 등가 회로로부터 부유 게이트 전위는
로 나타낼 수 있다. 이 때
를 커플링비라고 부른다. 즉, 용량 성분 C1, C2를 상수로 하면, 부유 게이트 전위 VFG는 제어 게이트 전위 VCG와 커플링비에 의해 결정된다. 메모리 셀로의 기입, 소거는 상기 부유 게이트 전위 VFG에 의존하여 행해진다. 이하에, 각각의 메모리 셀의 기입, 소거 시의 동작을 설명한다.
상술된 불휘발성 반도체 기억 장치 중, EPROM은 기입에 채널 열 전자 주입을 이용하고, 소거는 자외선을 사용한다. 또한, OTP는 기입에 EPROM과 마찬가지로 채널 열 전자 주입을 이용하고, 소거는 패키지에 봉해져 있기 때문에 행해지지 않는다. 한편, EEPROM, 플래시 EEPROM은 전기적으로 기입 소거 가능한 불휘발성 메모리로, 기입에는 상술된 채널 열 전자 주입 혹은 Fowler-Noldheim 전류(이후 FN 터널 전류)에 의한 기입을 행하고 있다. 또한, 소거는 FN 터널 전류에 의한 소거를 행하고 있다.
채널 열 전자 주입은, 예를 들어 제어 게이트 전위 VCG를 10V, 드레인 전압을 7V, 소스 전압을 접지 전위로 함으로써, 채널 영역의 드레인 근방에서 핀치 오프하여 발생하는 채널 열 전자에 의해 행하여진다. 이 때, 수 1에 도시된 바와 같이 제어 게이트 전위 VCG와 기판-부유 게이트간 용량 C1과 부유 게이트-제어 게이트간 용량 C2에 의해 결정되는 부유 게이트 전위 VFG에 의해 열 전자는 부유 게이트에 주입된다.
FN 터널 전류에 의한 기입 소거는, 부유 게이트 전극(404)과 반도체 기판사이의 게이트 절연막(403)에 6MV/㎝ 이상의 고전계를 인가하여 전하의 주입 방출을 행하는 것이다. EEPROM에서는 통상, 상기 게이트 절연막(403)을 터널 산화막(404)이라고 부르고, 그 산화막 두께는 10㎚정도이다. FN 터널 전류를 발생시키기 위해서는 상기 터널 산화막(403)에 고전압을 인가해야만 한다. 예를 들어, 수학식2에 나타낸 커플링비가 0.6정도이면, 제어 게이트 전극 혹은 반도체 기판(401)에는 20V정도의 고 전압을 인가해야만 한다.
이와 같이, 일반적인 불휘발성 메모리는 기입 소거에 고전압을 필요로 하고, 그 때문에 고집적화하는데 주변 회로의 축소가 어렵다. 또한, 전원 전압이 단일의 경우, 내부 승압 회로를 탑재해야 하고 LSI의 소형화가 곤란하다는 제1 문제점을 들 수 있다.
또한, FN 터널 전류에 의한 기입 소거의 경우는 터널 산화막의 열화의 문제가 있다. 이것은 FN 전류의 통과에 의해 산화막 중에 전자가 트랩되기 때문에 이 트랩에 의해 메모리 셀의 기입 소거 특성이 열화하고, 혹은 임계치 Vth의 변동을 발생시켜 데이타의 오판정 혹은 기입 소거 불능으로 되어 불량의 원인으로 된다. 특히, 상기 현상은 터널 산화막에 막 두께가 얇은 영역이 존재하면, 그 부분에 전류가 집중하므로 현저해진다. 통상, 소자 분리에는 두꺼운 산화막에 의한 필드 산화막이 형성되어 있지만, 필드 산화막단의 터널 산화막은 그 이외의 부분보다 수 %이상 박막화하는 경향에 있다(IEEE Trans. Electron Device(USA) vo1.42, no.12). 도 36은 도 34 중 필드 산화막단(414)의 확대도이고, 박막화한 영역(501)이 LOCOS 단에 존재한다. 이 때문에, 그 박막화한 영역(501)에서 열화가 진행하게 된다.
또한, 최근 소자 분리에 트렌치 고립형을 채용하는 경향이 있지만, EEPROM에 트렌치 고립형을 채용한 메모리 셀의 구성을 도 37에 도시한다. 반도체 기판(601) 상의 한쌍의 소자 분리 영역(602)과, 상기 소자 분리 영역(602)에서 분리된 셀 형성 영역과, 상기 셀 형성 영역에 형성되는 게이트 산화막(603)과, 상기 게이트 산화막(603) 상에 형성되는 부유 게이트(604)와, 또한 상기 부유 게이트(604)와 절연막(605)을 통해 형성되는 제어 게이트 전극(606)으로 구성된다. 또한, 제어 게이트 전극(406) 상에는 인터·폴리 절연막(607), BPSG막(610)이 형성된다. 또한 Al 등의 배선층(612)이 형성되고, 패시베이션막(613)이 형성된다. 도 38은 도 37중의 트렌치 코너(614)의 확대도이다. 도면 중에 도시된 바와 같이 트렌치 코너에서 전계 집중을 생기게 하여 터널 산화막의 내압 열화를 야기할 경우가 있다.
이와 같이, FN 터널 전류에 의한 기입 소거를 행할 경우, LOCOS단 혹은 트렌치 코너로의 전계 집중에 따른 터널 산화막의 열화라는 제2 문제점도 들 수 있다.
본 발명의 제1 실시예는 상기 제1 문제점을 감안하여 이루어진 것으로, 기입 소거에 종래와 같은 고전압을 필요로 하지 않은 것으로, 주변 회로를 축소해 칩 면적의 축소를 실현하는 것이다.
또한, 본 발명의 제2 실시예는 상기 제1 문제점에 더하여 제2 문제점도 보충하는 것으로, FN 터널 기입 및 소거를 행하는 장치에 있어서 전하의 집중이 일어나기 쉬운 장소에서 기입 소거가 행해지는 것을 회피함으로써, 터널 산화막의 열화를 억제하여 신뢰성의 향상을 실현하는 것이다.
본원의 제1 발명에서는 반도체 기판상에 선택적으로 형성된 소자 분리 영역과, 상기 소자 분리 영역에 끼워진 영역과, 적어도 상기 소자 분리 영역 상에 존재하도록 선택적으로 형성된 제1 게이트 전극과, 상기 제1 게이트 전극에 끼워진 영역 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 전극 상 및 그 측면에 형성된 제1 절연막과, 상기 제1 게이트 절연막 상과 상기 제1 절연막 상에 형성되고, 적어도 그 일부가 상기 제1 게이트 전극과 오버랩하도록 선택적으로 형성된 제2 게이트 전극과, 상기 제2 게이트 전극 상 및 그 측면에 형성된 제2 절연막과, 상기 제1 및 제2 게이트 전극 상에 상기 제1 및 제2 절연막을 통해 형성된 제3 게이트 전극과, 상기 소자 분리 영역에 끼워진 영역의 상기 제2 게이트 전극의 양측에 형성된 드레인 및 소스 확산층 영역을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다.
또한, 본원의 제2 발명에서는 반도체 기판 상에 선택적으로 형성된 소자 분리 영역과, 상기 소자 분리 영역에 끼워진 영역과, 적어도 상기 소자 분리 영역 상에 존재하고, 그 에지 부분이 상기 소자 분리 영역 상에 존재하도록 선택적으로 형성된 제1 게이트 전극과, 상기 제1 게이트 전극에 끼워진 영역 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 전극 상 및 그 측면에 형성된 제1 절연막과, 상기 제1 게이트 절연막 상과 상기 제1 절연막 상에 형성되고, 적어도 그 일부가 상기 제1 게이트 전극과 오버랩하도록 선택적으로 형성된 제2 게이트 전극과, 상기 제2 게이트 전극 상 및 그 측면에 형성된 제2 절연막과, 상기 제1 및 제2 게이트 전극 상에 상기 제1 및 제2 절연막을 통해 형성된 제3 게이트 전극과, 상기 소자 분리 영역에 끼워진 영역의 상기 제2 게이트 전극 양측에 형성된 드레인 및 소스 확산층 영역을 갖고, 상기 제2 게이트 전극에 전하가 주입되어 있는지의 여부로, 그 기억 정보가 0이나 1을 나타내는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다.
또한, 본원의 제3 발명에서는 반도체 기판 상에 선택적으로 형성된 소자 분리 영역과, 상기 소자 분리 영역에 끼워진 영역과, 적어도 상기 소자 분리 영역 상에 존재하고, 그 에지 부분이 상기 소자 분리 영역에 끼워진 영역 상에 존재하도록 선택적으로 형성된 제1 게이트 전극과, 상기 제1 게이트 전극에 끼워진 영역 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 전극 상 및 그 측면에 형성된 제1 절연막과, 상기 제1 게이트 절연막 상과 상기 제1 절연막 상에 형성되고, 적어도 그 일부가 상기 제1 게이트 전극과 오버랩하도록 선택적으로 형성된 제2 게이트 전극과, 상기 제2 게이트 전극 상 및 그 측면에 형성된 제2 절연막과, 상기 제1 및 제2 게이트 전극 상에 상기 제1 및 제2 절연막을 통해 형성된 제3 게이트 전극과, 상기 소자 분리 영역에 끼워진 영역의 상기 제2 게이트 전극의 양측에 형성된 드레인 및 소스 확산층 영역을 갖고, 상기 제2 게이트 전극에 전하가 주입되어 있는지의 여부로 그 기억 정보가 0인지 1인지를 나타내는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다.
또한, 본원 발명의 제1 제조 방법으로서 반도체 기판상에 선택적으로 소자 분리 영역을 형성하는 공정과, 상기 소자 분리 영역에 끼워진 영역에 제1 절연층을 형성하는 공정과, 상기 제1 절연층과 상기 소자 분리 영역상에 제1 도전층을 형성하는 공정과, 상기 소자 분리 영역에 끼워진 부분과 상기 소자 분리 영역 상의 일부상에 형성된 상기 제1 도전층을 선택적으로 제거하고, 적어도 상기 소자 분리 영역에 존재하고 또한 그 에지 부분도 상기 소자 분리 영역 상에 존재하는 제1 게이트 전극을 형성하는 공정과, 상기 제1 절연막을 제거하는 공정과, 상기 제1 게이트 전극에 끼워진 영역 상과 상기 제1 게이트 전극 상에 제2 절연층을 형성하는 공정과, 상기 제2 절연층 상에 제2 도전층을 형성하는 공정과, 상기 제1 게이트 전극 상의 상기 제2 도전층을 선택적으로 제거하고, 제2 게이트 전극 분리 영역을 형성하는 공정과, 상기 제2 도전층과 상기 제2 게이트 전극 분리 영역상에 제3 절연층을 형성하는 공정과, 상기 제3 절연층 상에 제3 도전층을 형성하는 공정과, 포토리소그래피와 이방성 에칭을 이용하여 상기 제3 도전층과 상기 제3 절연막과 상기 제2 도전층을 선택적으로 에칭하여 제3 게이트 전극과 제2 게이트 전극을 형성하는 공정과, 상기 소자 분리 영역과 상기 제3 게이트 전극으로 덮인 영역 이외의 상기 반도체 기판 표면에 확산층을 형성하는 공정과, 상기 소자 분리 영역 상과 상기 확산층 상과 상기 제1 게이트 전극 상과 상기 제2 게이트 전극 상과, 상기 제3 게이트 전극 상에 제4 절연막을 형성하는 평탄화하는 공정과, 상기 제4 절연막을 통해 상기 제3 게이트 전극과 상기 제1 게이트 전극과 확산층에 콘택트홀을 형성하는 공정과, 상기 콘택트홀 상에 금속 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법을 제공한다.
또한, 본원 발명의 제2 제조 방법으로서 반도체 기판 상에 선택적으로 소자 분리 영역을 형성하는 공정과, 상기 소자 분리 영역에 끼워진 영역에 제1 절연층을 형성하는 공정과, 상기 제1 절연층과 상기 소자 분리 영역 상에 제1 도전층을 형성하는 공정과, 상기 소자 분리 영역에 끼워진 부분과 상기 소자 분리 영역 상의 일부상에 형성된 상기 제1 도전층을 선택적으로 제거하고, 적어도 상기 소자 분리 영역에 존재하고 또한 그 에지 부분도 상기 소자 분리 영역 상에 존재하는 제1 게이트 전극을 형성하는 공정과, 상기 제1 절연막을 제거하는 공정과, 상기 제1 게이트 전극에 끼워진 영역 상과 상기 제1 게이트 전극 상에 제2 절연층을 형성하는 공정과, 상기 제2 절연층 상에 제2 도전층을 형성하는 공정과, 상기 제1 게이트 전극 상의 상기 제2 도전층을 선택적으로 제거하고, 제2 게이트 전극 분리 영역을 형성하는 공정과, 상기 제2 도전층과 상기 제2 게이트 전극 분리 영역 상에 제3 절연층을 형성하는 공정과, 상기 제3 절연층 상에 제3 도전층을 형성하는 공정과, 포토리소그래피와 이방성 에칭을 이용하여 상기 제3 도전층과 상기 제3 절연막과 상기 제2 도전층을 선택적으로 에칭하여 제3 게이트 전극과 제2 게이트 전극을 형성하는 공정과, 상기 소자 분리 영역과 상기 제3 게이트 전극으로 덮혀지는 영역 이외의 상기 반도체 기판 표면에 확산층을 형성하는 공정과, 상기 소자 분리 영역상과 상기 확산층상과 상기 제1 게이트 전극 상과 상기 제2 게이트 전극 상과, 상기 제3 게이트 전극상에 제4 절연막을 형성하고 평탄화한 공정과, 상기 제4 절연막을 통해 상기 제3 게이트 전극과 상기 제1 게이트 전극과 상기 확산층에 콘택트홀을 형성하는 공정과, 상기 콘택트홀 상에 금속 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법을 제공한다.
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 3은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 4는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 5는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 6은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 7은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 8은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 9는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 10은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 11은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 12는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 13은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구조를 나타낸 도면.
도 14는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 15는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 16은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 17은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 18은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 19는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 20은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 21은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 22는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 23은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 24는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 25는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 26은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 27은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 나타낸 도면.
도 28은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 구조를 나타낸 도면.
도 29는 본 발명의 제1 및 제2 실시예를 이용한 NOR형 불휘발성 반도체 기억 장치의 각 동작시의 바이어스 조건을 나타낸 표.
도 30은 본 발명의 제1 및 제2 실시예를 이용한 NAND형 불휘발성 반도체 기억 장치의 각 동작시의 바이어스 조건을 나타낸 표.
도 31은 본 발명의 제1 실시예에 따른 트렌치 고립형 불휘발성 반도체 기억 장치의 구조를 나타낸 도면.
도 32는 본 발명의 제2 실시예에 따른 트렌치 고립형 불휘발성 반도체 기억 장치의 구조를 나타낸 도면.
도 33은 본 발명의 불휘발성 반도체 기억 장치의 등가 회로도.
도 34는 종래의 불휘발성 반도체 기억 장치의 구조를 나타낸 도면.
도 35는 종래의 불휘발성 반도체 기억 장치의 등가 회로도.
도 36은 도 34중의 LOCOS단 부분의 확대도.
도 37은 종래의 트렌치 고립형 불휘발성 반도체 장치의 구조를 나타낸 도면.
도 38은 도 27중의 트렌치 코너 부분의 확대도.
도 39는 본원 발명을 다치 메모리에 이용한 경우의 각 게이트에 인가되는 전위와 메모리 셀 임계치와의 관계를 나타낸 표.
도 40은 본원 발명의 제3 실시예의 불휘발성 반도체 장치의 구조를 나타낸 도면.
도 41은 본원 발명을 다치 메모리에 이용한 경우의 각 게이트에 인가되는 전위와 메모리 셀 임계치와의 관계를 나타낸 표.
* 도면의 주요부분에 대한 부호의 설명
101, 201, 301, 401, 601 : 반도체 기판
102, 202, 302, 402, 602 : 소자 분리 영역
107, 508, 303, 403, 603 : 터널 산화막
114, 215, 305, 404, 604 : 부유 게이트 전극
111, 405, 605 : 인터·폴리(Inter­poly) 절연막
113, 214, 306, 406, 606 : 제어 게이트 전극
117, 218, 607 : 포스트 산화막
115, 216, 408 : 소스 확산층
116, 217, 409 : 드레인 확산층
121, 219, 410, 610 : BPSG막
119, 220, 411 : 콘택트홀
120, 221, 412 : Al배선층
106, 206 : 부제어 게이트 전극
122, 223 : 매립 N+ 확산층
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
도 1에 본 발명의 제1 실시예의 불휘발성 반도체 기억 장치의 제조 방법을 공정을 따라 도시한다.
먼저, P형 반도체 기판(101) 상에 일반적인 LOCOS법에 따라 선택적으로 소자 분리 영역(102)을 형성하고, 소자 분리 영역 이외로, 예를 들어 800℃ dry O2분위기에서 20㎚의 산화막(103)을 형성한다(도 1).
다음에, LPCVD법에 따라 폴리실리콘(104)을 50㎚ 퇴적한다(도 2). 이 때 폴리실리콘(104)을 저저항화하기 위해, 예를 들어 850℃ POC13 분위기에서 어닐링하여 P를 확산시킨 후, 폴리실리콘(104) 표면에 형성된 실리콘 산화막을 NH4F로 제거한다. 혹은, 이온 주입에 의해 P 혹은 As를 주입하여 원하는 저항으로 한다.
다음에, 포토리소그래피와 RIE(Reactive Ion Etching)를 이용하여 소자 분리 영역에 끼워진 영역과 일부 소자 분리 영역(105)상의 폴리실리콘(104)을 선택적으로 에칭하고, 제1 게이트 전극(이후, 부제어 게이트 전극이라고 부름 ; 106)을 형성한다(도 3).
다음에, 부제어 게이트 전극(106)을 마스크로 하여 산화막(103)을 NH4F를 이용하여 제거한다(도 4).
다음에, 예를 들어 800℃ dry O2분위기에서 부제어 게이트 전극(106)에서 끼워진 영역(105) 상에 터널 산화막으로 되는 10㎚의 게이트 산화막(107)을 형성한다(도 5). 이 때 부제어 게이트 전극(106) 상도 산화막(108)이 형성되지만, 일반적으로 불순물의 첨가된 실리콘은 증속 산화되어 논도프 실리콘의 산화 속도보다 큰 산화 속도로 산화된다. 따라서, 부제어 게이트 전극(106) 상에 형성되는 산화막(108)은 10㎚ 이상의 산화막 두께(불순물 농도에 의존하지만 20㎚ 전후)가 형성된다.
다음에, 제2 게이트 전극(이후, 부유 게이트 전극이라고 부름)이 되는 폴리실리콘(109)을 LPCVD법에 따라 50㎚ 퇴적한다(도 6). 이 때 폴리실리콘 저저항화하기 때문에, 예를 들어 850℃ POC13 분위기에서 어닐링하여 P를 확산시킨 후, 폴리실리콘 표면에 형성된 실리콘 산화막을 NH4F로 제거한다. 혹은, 이온 주입에 따라 P 혹은 As를 주입하여 원하는 저항으로 한다.
다음에 포토리소그래피와 RIE(Reactive Ion Etching)를 이용하여 소자 분리 영역(102) 상의 폴리실리콘(109)을 선택적으로 에칭하고, 부유 게이트 분리 영역(110)을 형성한다(도 7).
다음에, 예를 들어 800℃ dry O2분위기에서 폴리실리콘(109)상에 20㎚의 산화막(111)을 형성한다(도 8). 혹은, 20㎚ 상당의 SiO2-SiN-SiO2의 적층막, 소위 ONO막을 형성해도 좋다.
다음에, 제3 게이트 전극(이후, 주제어 게이트 전극이라고 부름)으로 되는 폴리실리콘(112)을 LPCVD 법에 따라 예를 들어 400㎚ 퇴적한다(도 9). 이 때 폴리실리콘을 저저항화하기 위해, 예를 들어 850℃ P0C13 분위기에서 어닐링하여 P를 확산시킨 후, 폴리실리콘 표면에 형성된 실리콘 산화막을 NH4F로 제거한다. 주제어 게이트 전극에 저저항 재료가 요구되는 경우에는, 폴리실리콘상에 스퍼터법 혹은 LPCVD 법등에 따라 WSi 같은 금속 실리사이드를 형성해도 좋다.
도 9중의 단면 A, B, C로부터 본 것을 도 10에 도시한다. 계속해서, 동일한 단면으로부터 본 도 11, 도 12를 도시하고, 이하의 공정을 순서에 따라 설명한다.
포토리소그래피와 RIE(Reactive Ion Etching)를 이용해 폴리실리콘(112)을 선택적으로 에칭하고, 계속해서 자기 정합적으로 산화막(111)과 폴리실리콘(109)을 에칭하여 주제어 게이트 전극(113)과 부유 게이트 전극(114)을 형성한다(도 11). 다음에, 주제어 게이트 전극(113)과 부유 게이트 전극(114)을 마스크로 하여 이온 주입법에 따라 P 혹은 As를 주입하여 소스 확산층(115), 드레인 확산층(116)을 형성한다. 다음에, RIE 손상을 회복하고, 주입한 P 혹은 As를 활성화하기 때문에, 예를 들어 800℃ dry O2분위기에서 산화막(117)을 형성한다(도 12).
계속해서, 일반적인 LSI 제조 기술에 의해 BPSG막(118)을 퇴적하고, 평탄화하여 주제어 게이트 전극(113), 부제어 게이트 전극(106), 소스 확산층(115), 드레인 확산층(116) 상에 콘택트홀(119)을 형성하고, Al 배선층(120)을 형성하며, 플라즈마 CVD법 등에 따라 패시베이션막(121)을, 예를 들어 SiN/SiO2적층막으로 형성하고, 마지막으로 패드를 개공한다 (도 13a).
이상의 공정에 따라 본 발명의 제1 실시예의 불휘발성 반도체 기억 장치가 실현되지만, 상기 메모리 셀을 매트릭스에 배치하여 LSI를 실현하는 경우, 도 13b에 도시한 바와 같은 평면 구조가 된다. 여기서, 부제어 게이트 전극(106)은 공통 소스선(122)을 가로 지르게 되기 때문에, 부제어 게이트 전극이 되는 폴리실리콘(104)을 퇴적하기 전에 미리 As를 이온 주입하여 매립 소스선(112)을 형성해 놓을 필요가 있다.
이상, 본 발명의 제1 실시예를 공정에 따라 설명해 왔지만, 상기 제1 실시예의 불휘발성 반도체 기억 장치의 메모리 셀의 등가 회로를 도 33에 도시한다. 부유 게이트 전극과 제어 게이트 전극간 용량을 C21, 부유 게이트 전극과 부제어 게이트 전극간 용량을 C22로 하여, 제어 게이트 전극 전위를 VCG1, 부제어 게이트 전극 전위를 VCG2로 하면, 부유 게이트 전극 전위 VFG는
가 되고,
로 하면,
로 나타낼 수 있다.
이 때, 커플링비는,
로 나타내어진다.
이와 같이, 본원 발명의 불휘발성 반도체 기억 장치에 따르면, 부유 게이트 전극과 제어 게이트 사이의 정전 용량은, 제어 게이트 전극과 부제어 게이트 전극의 양방에 대한 부유 게이트 전극의 용량이 되기 때문에, 종래의 커플링비보다 크게 할 수 있다. 즉, 종래보다도 낮은 기입/소거 전압으로, 종래의 기입/소거 시의 부유 게이트 전압(VFG)을 얻는 것이 가능해진다.
도 29는 본원 발명의 제1 실시예를 NOR형의 불휘발성 메모리 셀에 이용한 경우의 동작시의 바이어스 조건을 나타낸 것이다. 기입 동작시의 제어 게이트 전극 전압 VCG1과 부제어 게이트 전압 VCG2는 VPPW가 되고, 상기 VPPW는 종래의 기입 전위보다 낮은 값이 된다.
도 30은 본원 발명의 제1 실시예를 NAND 형의 불휘발성 메모리 셀에 이용한 경우의 동작시의 바이어스 조건을 나타낸 것이다. NAND형 플래시 EEPROM의 동작은, 예를 들어 A 35ns Cycle Time 3.3V On1y 32Mb NAND 플래시 EEPROM (IEEE J. Solid-state Circuits. p. 1157­1164, Vol. 30, Nov. 1995)에 진술되어 있다.
본 발명의 제1 실시예에 의한 NAND형 플래시 EEPROM에 따르면, 소거 동작 시에 제어 게이트 전극 전압 VCG1과 부제어 게이트 전압 VCG2를 0V로 하여, 기판 전압 Vsub를 소거 전위 VPPe로 함에 따라 소거가 가능해진다. 상기 소거 전위 VPPe는 종래의 NAND형 플래시 EEPROM의 소거 전위보다 낮은 값이 된다. 기입 동작시에도 마찬가지로, 선택 상태의 메모리 셀의 제어 게이트 전극 전압 VCG1과 부제어 게이트 전압 VCG2를 기입 전위 VPPW, 기판 전압 Vsub를 0V, 비선택 상태의 메모리 셀의 제어 게이트를 0V 혹은 비트선 중간 전위 VMWL로 함에 따라 기입이 가능해진다. 상기 기입 전위 VPPW도 종래의 NAND형 플래시 EEPROM의 기입 전위보다 낮은 값이 된다. 판독 동작은 부제어 게이트 전극 전압 VCG2를 0V로 하고, 선택 상태의 메모리 셀의 제어 게이트 전극 전압 VCG1을 0V, 비선택 상태의 메모리 셀의 제어 게이트 전압을 VCC로서 행해진다.
이와 같이 본원 발명의 제1 실시예를 이용한 불휘발성 반도체 기억 장치에서는 기입, 소거시의 인가 전위를 종래부터 저전위로 하는 것이 가능하기 때문에, 주변 회로의 축소가 가능해진다. 또한 전원 전압이 단일인 경우에는 내부 승압 회로의 축소가 가능해지고, 종래부터 칩 면적을 축소가 가능해진다.
다음에, 본 발명의 제2 실시예에 대해 설명한다.
도 28에 본 발명의 제2 실시예에 의해 실현하는 NAND형 플래시 EEPROM의 평면도와 단면도를 나타낸다. NAND형 플래시 EEPROM은 복수의 메모리 셀 트랜지스터(230)와 그 양끝에 배치된 선택 트랜지스터(231)로 이루어진다.
이하 메모리 셀 트랜지스터(230)와 선택 트랜지스터(231)의 제조 방법을 도 14∼도 27에 공정을 따라 설명한다. 이하 도 14∼도 27에서 메모리 셀(230)을 (a)에 선택 트랜지스터(231)를 (b)에 도시한다.
우선 P형 반도체 기판(201)상에 일반적인 LOCOS법에 따라 선택적으로 소자 분리 영역(202)을 형성하고, 소자 분리 영역 이외에는, 예를 들어 800℃ dry O2분위기에서 40㎚의 산화막(203)을 형성한다(도 14).
다음에, LPCVD법에 따라 폴리실리콘(2O4)을 50㎚ 퇴적한다(도 15). 이 때 폴리실리콘(204)을 저저항화하기 때문에, 예를 들면 850℃ POC13 분위기에서 어닐링하여 P를 확산시킨 후, 폴리실리콘(504) 표면에 형성된 실리콘 산화막을 NH4F로 제거한다. 혹은, 이온 주입에 의해 P 혹은 As를 주입하여 원하는 저항으로 한다.
다음에 포토리소그래피와 RIE(Reactive Ion Etching)를 이용하여 소자 분리 영역에 끼워진 일부 영역(205) 상의 폴리실리콘(204)을 선택적으로 에칭하고, 제1 게이트 전극(이후, 부제어 게이트 전극이라고 부름 ; 206)을 형성한다(도 16).
다음에, 부제어 게이트 전극(206)을 마스크로 하여 산화막(203)을 NH4F를 이용하여 제거한다(도 17).
다음에, 예를 들어 800℃ dry O2분위기에서 전 공정에서 산화막(203)을 제거한 영역(205)상에 선택 트랜지스터의 게이트 산화막(이하 선택 게이트 산화막이라고 부름)으로 되는 25㎚의 산화막(207)을 형성한다(도 18).
다음에, 메모리 셀 영역에서 포토리소그래피와 NH4F 에칭에 의해 메모리 셀 영역의 부제어 게이트 전극(206)에 끼워진 영역(205)의 선택 게이트 산화막(207)을 제거한다(도 19).
다음에, 메모리 셀 영역에서 부제어 게이트 전극(206)에 끼워진 영역(205) 상에 터널 산화막이 되는 10㎚의 게이트 산화막(208)을 형성한다(도 20). 이 때 부제어 게이트 전극(206) 상에도 산화막(209)이 형성되지만, 일반적으로 불순물이 첨가된 실리콘은 증속(增速) 산화되어 논 도프 실리콘의 산화 속도보다 큰 산화 속도로 산화된다. 따라서, 부제어 게이트 전극 상에 형성되는 산화막(209)은 10㎚ 이상의 산화막 두께(불순물 농도에 의존하지만 20㎚ 전후)가 형성된다.
다음에, 메모리 셀 영역, 선택 트랜지스터 영역 모두, LPCVD법에 따라 폴리실리콘(210)을 50㎚ 퇴적한다(도 21). 이 때, 폴리실리콘을 저저항화하기 때문에, 예를 들어 850℃ POC13분위기에서 어닐링하여 P를 확산시킨 후, 폴리실리콘 표면에 형성된 실리콘 산화막을 NH4F로 제거한다. 혹은, 이온 주입에 의해 P 혹은 As를 주입하여 원하는 저항으로 한다.
다음에, 메모리 셀 영역에서 포토리소그래피와 RIE(React1ve Ion Etching)를 이용하여 소자 분리 영역(202)상의 폴리실리콘(210)을 선택적으로 에칭하고, 부유 게이트 분리 영역(211)을 형성한다(도 22).
다음에, 메모리 셀 영역, 선택 트랜지스터 영역과 함께, 예를 들어 800℃ dry O2분위기에서 폴리실리콘(510)상에 20㎚의 산화막(212)을 형성한다(도 23). 혹은, 20㎚ 상당의 SiO2­SiN-SiO2의 적층막, 소위 ONO막을 형성해도 좋다.
다음에, 메모리 셀 영역, 선택 트랜지스터 영역 모두, 주(主)제어 게이트 전극이 되는 폴리실리콘(213)을 LPCVD법에 따라, 예를 들어 400㎚ 퇴적한다(도 24). 이 때 폴리실리콘을 저저항화하기 위해, 예를 들어 850℃ POC13 분위기에서 어닐링하여 P를 확산시킨 후, 폴리실리콘 표면에 형성된 실리콘 산화막을 NH4F로 제거한다. 주제어 게이트 전극에 저저항 재료가 요구되는 경우에는, 폴리실리콘상에 스퍼터법 혹은 LPCVD 법등에 따라 WSi 같은 금속 실리사이드를 형성해도 좋다.
도 24중의 단면 A, B, C, D로부터 본 것을 도 25에 도시한다. 계속해서, 동일한 단면으로부터 본 도 26, 도 27을 도시하고, 아래의 공정을 순서대로 설명한다.
포토리소그래피와 RIE(Reactive Ion Etching)를 이용하여 폴리실리콘(213)을 선택적으로 에칭하고, 계속해서 자기 정합적으로 산화막(212)과 폴리실리콘(210)을 에칭하여 주제어 게이트 전극(214)과 부유 게이트 전극(215)을 형성한다(도 26). 단면 D의 선택 트랜지스터에 대해서는 게이트 전극(214′, 215′)은 도시하지 않았지만 Al 배선 등으로 접속되어 선택 트랜지스터의 게이트 전극이 된다.
다음에, 주제어 게이트 전극(214)과 부유 게이트 전극(215), 선택 트랜지스터의 게이트 전극(514′, 515′)을 마스크로 하여 이온 주입법에 따라 P 혹은 As를 주입하여 소스 확산층(216), 드레인 확산층(217)을 형성한다. 다음에, RIE 손상을 회복하고, 주입한 P 또는 As를 활성화하기 위해 예를 들면 800℃ dry O2분위기에서 산화막(218)을 형성한다(도 27).
이후에는, 일반적인 LSI 제조 기술에 의해 BPSG 막(219)을 퇴적하고, 평탄화하여, 주제어 게이트 전극(214), 부제어 게이트 전극(215), 선택 트랜지스터의 게이트 전극(214′, 215′), NAND 셀의 소스 확산층(216), 드레인 확산층(217) 상에 콘택트홀(220)을 형성하고, Al 배선층(221)을 형성하고, 플라즈마 CVD법 등에 따라 패시베이션막(222)을, 예를 들어 SiV/SiO2적층막으로 형성하고, 마지막으로 패드를 개공한다(도 28a).
이상으로부터 본 발명의 제2 실시예의 불휘발성 반도체 기억 장치에 의한 NAND형 EEPROM을 실현할 수 있지만, 상기 메모리 셀을 매트릭스에 배치하여 LSI를 실현할 경우, 도 28b와 같은 평면 구조가 된다. 여기서, 부제어 게이트 전극(206)은 공통 소스선(223)을 가로지르게 되기 때문에, Poly Si(204)를 퇴적하기 전에 미리 As를 이온 주입하여 매립 소스선을 형성해 놓을 필요가 있다.
본원 발명의 제2 실시예도 제1 실시예와 마찬가지로, NOR형, NAND형의 메모리 셀에 이용할 수 있고, 그 각 동작시의 바이어스 조건은 제1 실시예와 마찬가지로, 도 29, 도 30에 도시된다.
또한, 제2 실시예에서는 부제어 게이트 전극이 소자 분리 영역으로부터 채널 방향으로 연장하고 있기 때문에, 소자 분리 영역단을 터널 산화막의 일부로서 기능시키는 일이 없다. 즉, 소자 분리 영역단의 터널 산화막의 박막화한 부분에서 기입, 소거시에 전자의 통과가 없기 때문에, 기입, 소거 횟수가 증가한 경우의 터널 산화막의 열화가 적고, 신뢰성이 높은 메모리 셀을 제공할 수 있다.
이상, 제1, 제2 실시예를 상세히 설명해 왔지만, 본 발명은 상기 실시예에만 한하지 않고, 본 발명의 주지를 일탈하지 않는 한 여러가지 응용이 가능하다.
예를 들면, 부유 게이트 전극, 제어 게이트 전극, 부제어 게이트 전극은 상기 실시예에 도시한 막 두께에 한하지 않고, 적당한 막 두께로 된다. 또한, 터널 산화막도 10㎚에 한하는 것이 아니라, 신뢰성이 허용되는 한 박막화해도 되고, 또한 기입 소거 특성이 허용되는 한 두께막화해도 좋다. 또한, 터널 산화막은 SiO2에 한하는 것이 아니라, 예를 들어 옥시나이트라이드막과 같은 질화 산화막이라도 좋다. 또한, 여러가지 산화막 형성을 dry O2에서 행하고 있지만, 그것에 한하는 것이 아니라, 예를 들어 습식 산화, 질소희석산화, 염산 첨가산화라도 좋고, 산화 온도도 원하는 막 두께, 막질을 얻을 수 있는 한 몇번이라도 좋다. 또한 CVD 산화막과 같은 것이라도 좋다. 또한, 상기 실시예에서는 채널 영역 상의 폴리실리콘을 포토리소그래피와 RIE의 조합으로 가공하지만, 보다 미세한 간극을 형성할 경우에는 CVD막의 형성과 포토리소그래피와 RIE와 CVD막의 형성과 RIE 에치백의 조합으로 측벽을 형성한 후에 폴리실리콘을 에칭하면 보다 미세한 가공이 가능하다.
또한, 본원 발명을 트렌치 고립형을 이용한 메모리 셀에 적용 가능하다. 도 31에 본원 발명의 제1 실시예를 이용한 트렌치 고립형의 메모리 셀, 도 32에 제2 실시예를 이용한 트렌치 고립형의 메모리 셀의 구조를 나타낸다.
반도체 기판(301)상에 트렌치 고립 소자 분리 영역(302)이 형성되고, 소자 분리 영역에 LOCOS를 이용했을 경우와 마찬가지로, 터널 산화막(303)과 부제어 게이트 전극(304), 부유 게이트 전극(305), 주제어 게이트 전극(306)이 형성된다. 각각의 메모리 셀의 동작시의 바이어스 조건도 도 29, 도 30이 된다.
도 31b에 도시된 제2 실시예의 트렌치 고립형의 메모리 셀에서는 고립단에 터널 산화막이 접촉하지 않기 때문에 기입 소거시의 전계 집중이 발생하지 않고 메모리 셀의 신뢰성을 높일 수 있다.
또한, 본원 발명의 불휘발성 반도체 기억 장치의 구조는 메모리 셀 임계치 Vth를 복수개 설정하고, 상기 Vth 레벨에 따른 정보를 기억하는 다중치 메모리에도 응용할 수 있다. 본원 발명을 다중치 메모리에 이용한 경우의 기입시의 주제어 게이트 전극, 부제어 게이트 전극의 전위와 메모리 셀 임계치과의 관계를 도 39에 나타낸다. 부제어 게이트 전극 전압을 0V로 함으로써, 메모리 셀은 낮은 임계치에 기입되고, Vcc로 함으로써 높은 임계치로 기입한다. 이와 같이, 기입 상태를 2치로 설정할 수 있다.
도 40은 부제어 게이트를 2개 설치한 예이다. 소자 분리 영역(701) 상에 형성된 제1 부제어 게이트 전극(702)과 부유 게이트 전극(703), 주제어 게이트 전극(704)과 주제어 게이트 전극 상에 절연막을 통해 형성된 제2 부제어 게이트 전극(705)으로 구성된다. 상기 구성을 다중치 메모리에 이용한 경우의 기입시의 주제어 게이트 전극, 제1 및 제2 부제어 게이트 전극의 전위와 메모리 셀 임계치와의 관계를 도 40에 나타낸다. 제1, 제2 부제어 게이트 전극 전압을 0V로 함으로써, 메모리 셀은 낮은 임계치로 기입되고, 제1 부제어 게이트 전극 전압을 VCC, 제2 부제어 게이트 전압을 0V로 함으로써 중간 임계치로 기입되며, 제1, 제2 부제어 게이트 전극 전압을 VCC로 함으로써, 메모리 셀은 높은 임계치로 기입된다. 이와 같이, 기입 상태를 3치로 설정하는 것이 가능해진다.
본 발명의 메모리 셀의 구조를 다중치 메모리로 이용하면, 부제어 게이트 전극에 인가하는 전위를 가변으로 함으로써, 다치의 기입 임계치 Vth 설정이 가능해진다.
본원 발명의 제1 실시예를 이용한 불휘발성 반도체 기억 장치에서는 기입, 소거시의 인가 전위를 종래부터 저전위로 하는 것이 가능하기 때문에, 주변 회로의 축소가 가능해진다. 또한 전원 전압이 단일인 경우에는 내부 승압 회로의 축소가 가능해지고, 종래보다 칩 면적의 축소를 가능하게 한다.
또한, 본 발명의 제2 실시예를 이용한 불휘발성 반도체 기억 장치에서는 상기 제1 실시예의 효과에 더하여, FN 터널 기입 및 소거를 행하는 디바이스에서 전하의 집중이 발생하기 쉬운 장소에서 기입 소거가 행해지는 것을 회피함으로써, 터널 산화막의 열화를 억제하여 신뢰성의 향상을 실현한다.
또한, 본 발명의 불휘발성 반도체 기억 장치에 다치 정보를 기억시킬 경우에는 기입 동작에 필요한 전원 전압의 소수화에 수반하여 복잡한 전위 설정이 불필요해진다.

Claims (27)

  1. 반도체 기판상에 선택적으로 형성된 소자 분리 영역, 상기 소자 분리 영역에 끼워진 영역, 적어도 상기 소자 분리 영역상에 존재하도록 선택적으로 형성된 제1 게이트 전극, 상기 제1 게이트 전극에 끼워진 영역상에 형성된 제1 게이트 절연막, 상기 제1 게이트 전극상 및 그 측면에 형성된 제1 절연막, 상기 제1 게이트 절연막상과 상기 제1 절연막상에 형성되고, 적어도 그 일부가 상기 제1 게이트 전극과 오버랩하도록 선택적으로 형성된 제2 게이트 전극, 상기 제2 게이트 전극상 및 그 측면에 형성된 제2 절연막, 상기 제1 및 제2 게이트 전극상에 상기 제1 및 제2 절연막을 통해 형성된 제3 게이트 전극 및 상기 소자 분리 영역에 끼워진 영역의 상기 제2 게이트 전극의 양측에 형성된 드레인 및 소스 확산층 영역을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 반도체 기판상에 선택적으로 형성된 소자 분리 영역, 상기 소자 분리 영역에 끼워진 영역, 적어도 상기 소자 분리 영역상에 존재하고, 그 에지 부분이 상기 소자 분리 영역상에 존재하도록 선택적으로 형성된 제1 게이트 전극, 상기 제1 게이트 전극에 끼워진 영역상에 형성된 제1 게이트 절연막, 상기 제1 게이트 전극상 및 그 측면에 형성된 제1 절연막, 상기 제1 게이트 절연막상과 상기 제1 절연막상에 형성되고, 적어도 그 일부가 상기 제1 게이트 전극과 오버랩하도록 선택적으로 형성된 제2 게이트 전극, 상기 제2 게이트 전극상 및 그 측면에 형성된 제2 절연막, 상기 제1 및 제2 게이트 전극상에 상기 제1 및 제2 절연막을 통해 형성된 제3 게이트 전극 및 상기 소자 분리 영역에 끼워진 영역의 상기 제2 게이트 전극의 양측에 형성된 드레인 및 소스 확산층 영역을 갖고, 상기 제2 게이트 전극에 전하가 주입되어 있는지의 여부로, 그 기억 정보가 0인지 1인지를 나타내는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 반도체 기판 상에 선택적으로 형성된 소자 분리 영역, 상기 소자 분리 영역에 끼워진 영역, 적어도 상기 소자 분리 영역상에 존재하고, 그 에지 부분이 상기 소자 분리 영역에 끼워진 영역상에 존재하도록 선택적으로 형성된 제1 게이트 전극, 상기 제1 게이트 전극에 끼워진 영역상에 형성된 제1 게이트 절연막, 상기 제1 게이트 전극상 및 그 측면에 형성된 제1 절연막, 상기 제1 게이트 절연막상과 상기 제1 절연막상에 형성되고, 적어도 그 일부가 상기 제1 게이트 전극과 오버랩하도록 선택적으로 형성된 제2 게이트 전극, 상기 제2 게이트 전극상 및 그 측면에 형성된 제2 절연막, 상기 제1 및 제2 게이트 전극상에 상기 제1 및 제2 절연막을 통해 형성된 제3 게이트 전극 및 상기 소자 분리 영역에 끼워진 영역의 상기 제2 게이트 전극 양측에 형성된 드레인 및 소스 확산층 영역을 갖고, 상기 제2 게이트 전극에 전하가 주입되어 있는지의 여부로, 그 기억 정보가 0인지 1인지를 나타내는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제 3항에 있어서, 상기 제1 게이트 절연막과 상기 소자 분리 영역 사이에, 실리콘 산화막의 유전율 환산으로 상기 제1 게이트 산화막보다 두꺼운 제2 게이트 절연막을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제 1항에 있어서, 상기 제2 게이트 전극에 전하를 주입할 경우, 상기 제3 게이트 전극에 주기입 게이트 전압, 상기 제1 게이트 전극에 부기입 게이트 전압, 상기 드레인 확산층에 기입 드레인 전압을 인가하고, 소스 확산층을 접지 전위로 함으로써, 채널 열 전자를 주입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제 2항에 있어서, 상기 제2 게이트 전극에 전하를 주입할 경우, 상기 제3 게이트 전극에 주기입 게이트 전압, 상기 제1 게이트 전극에 부기입 게이트 전압, 상기 드레인 확산층에 기입 드레인 전압을 인가하고, 소스 확산층을 접지 전위로 함으로써, 채널 열 전자를 주입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제 3항에 있어서, 상기 제2 게이트 전극에 전하를 주입할 경우, 상기 제3 게이트 전극에 주기입 게이트 전압, 상기 제1 게이트 전극에 부기입 게이트 전압, 상기 드레인 확산층에 기입 드레인 전압을 인가하고, 소스 확산층을 접지 전위로 함으로써, 채널 열 전자를 주입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제 1항에 있어서, 상기 제1 게이트 절연막은 상기 반도체 기판과 상기 제2 게이트 전극 사이에서 전하의 방출을 행하는 터널 절연막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제 2항에 있어서, 상기 제1 게이트 절연막은 상기 반도체 기판과 상기 제2 게이트 전극사이에서 전하의 방출을 행하는 터널 절연막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제 3항에 있어서, 상기 제1 게이트 절연막은 상기 반도체 기판과 상기 제2 게이트 전극 사이에서 전하의 방출을 행하는 터널 절연막인 것을 특징으로 하는 불휘발성 반도체 기억의 장치.
  11. 제 1항에 있어서, 상기 제2 게이트 전극으로부터 전하를 방출할 경우, 상기 제3 게이트 전극과 상기 제1 게이트 전극을 접지 전위로 하고, 상기 소스 확산층 혹은 상기 반도체 기판에 소거 전압을 인가함으로써, Fowler-Noldheim 소거하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제 2항에 있어서, 상기 제2 게이트 전극으로부터 전하를 방출할 경우, 상기 제3 게이트 전극과 상기 제1 게이트 전극을 접지 전위로 하고, 상기 소스 확산층 혹은 상기 반도체 기판에 소거 전압을 인가함으로써, Fowler-Noldheim 소거하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제 3항에 있어서, 상기 제2 게이트 전극으로부터 전하를 방출할 경우, 상기 제3 게이트 전극과 상기 제1 게이트 전극을 접지 전위로 하고, 상기 소스 확산층 혹은 상기 반도체 기판에 소거 전압을 인가함으로써, Fow1or-Noldheim 소거하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제 11항에 있어서, 상기 제2 게이트 전극에 전하를 주입할 경우, 상기 제3 게이트 전극에 주소거 게이트 전압, 상기 제1 게이트 전극에 부기입 게이트 전압을 인가하고, 상기 드레인 확산층을 접지 전위로 함으로써, Fowler-Noldheim 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제 12항에 있어서, 상기 제2 게이트 전극에 전하를 주입할 경우, 상기 제3 게이트 전극에 주소거 게이트 전압, 상기 제1 게이트 전극에 부기입 게이트 전압을 인가하고, 상기 드레인 확산층을 접지 전위로 함으로써, Fowler-Noldheim 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제 13항에 있어서, 상기 제2 게이트 전극에 전하를 주입할 경우, 상기 제3 게이트 전극에 주소거 게이트 전압, 상기 제1 게이트 전극에 부기입 게이트 전압을 인가하고, 상기 드레인 확산층을 접지 전위로 함으로써, Fowler-Noldheim 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 반도체 기판상에 선택적으로 형성된 소자 분리 영역, 상기 소자 분리 영역에 끼워진 영역, 적어도 상기 소자 분리 영역상에 존재하도록 선택적으로 형성된 제1 게이트 전극, 상기 제1 게이트 전극에 끼워진 영역상에 형성된 제1 게이트 절연막, 상기 제1 게이트 전극상 및 그 측면에 형성된 제1 절연막, 상기 제1 게이트 절연막상과 상기 제1 절연막상에 형성되고, 적어도 그 일부가 상기 제1 게이트 전극과 오버랩하도록 선택적으로 형성된 제2 게이트 전극, 상기 제2 게이트 전극상 및 그 측면에 형성된 제2 절연막, 상기 제1 및 제2 게이트 전극상에 상기 제1 및 제2 절연막을 통해 형성된 제3 게이트 전극 및 상기 소자 분리 영역에 끼워진 영역의 상기 제2 게이트 전극 양측에 형성된 드레인 및 소스 확산층 영역으로 이루어지는 메모리 셀이 복수개 직렬 접속되어 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제 17항에 있어서, 상기 제1 게이트 전극은 그 에지 부분이 상기 소자 분리 영역에 끼워진 영역에 존재하고, 상기 소자 분리 영역과 상기 제1 게이트 절연막사이에 형성된, 실리콘 산화막의 유전율 환산으로 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제 17항 또는 제 18항에 있어서, 상기 메모리 셀을 복수개 직렬 접속한 양측에 선택 트랜지스터를 배치하고, 한쪽 선택 트랜지스터의 드레인 확산층과, 다른쪽 선택 트랜지스터의 소스 확산층과, 상기 선택 트랜지스터의 게이트 전극과, 상기 메모리 셀의 상기 제1 게이트 전극과, 상기 메모리 셀의 제3 게이트 전극은 각각 콘택트홀을 통해 금속 배선층에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제 17항 또는 제 18항에 있어서, 상기 제2 게이트 전극으로부터 전하를 방출시킬 경우, 상기 제3 게이트 전극과 상기 제1 제어 게이트 전극을 접지 전압으로 하고, 상기 반도체 기판에 소거 전압을 인가함으로써 Fow1er-Noldheim 소거하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  21. 제 17항 또는 제 18항에 있어서, 상기 제2 게이트 전극으로 전하를 주입시키는 경우, 상기 제3 게이트 전극에 주기입 게이트 전압, 상기 제1 게이트 전극에 부제어 게이트 전압을 인가하고, 상기 드레인 확산층에 금속 배선층이 접속되는 선택 트랜지스터가 온(ON)하도록 게이트 전압을 인가하고, 상기 금속 배선층이 접속되는 선택 트랜지스터의 드레인 확산층과 상기 반도체 기판을 접지 전위로 함으로써 Fowler-Noldheim 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  22. 반도체 기판상에 선택적으로 소자 분리 영역을 형성하는 공정, 상기 소자 분리 영역에 끼워진 영역에 제1 절연층을 형성하는 공정, 상기 제1 절연층과 상기 소자 분리 영역상에 제1 도전층을 형성하는 공정, 상기 소자 분리 영역에 끼워진 부분과 상기 소자 분리 영역상의 일부상에 형성된 상기 제1 도전층을 선택적으로 제거하고, 적어도 상기 소자 분리 영역에 존재하고 또한 그 에지 부분도 상기 소자 분리 영역상에 존재하는 제1 게이트 전극을 형성하는 공정, 상기 제1 절연막을 제거하는 공정, 상기 제1 게이트 전극에 끼워진 영역상과 상기 제1 게이트 전극상에 제2 절연층을 형성하는 공정, 상기 제2 절연층상에 제2 도전층을 형성하는 공정, 상기 제1 게이트 전극상의 상기 제2 도전층을 선택적으로 제거하고, 제2 게이트 전극 분리 영역을 형성하는 공정, 상기 제2 도전층과 상기 제2 게이트 전극 분리 영역상에 제3 절연층을 형성하는 공정, 상기 제3 절연층상에 제3 도전층을 형성하는 공정, 포토리소그래피와 이방성 에칭을 이용해 상기 제3 도전층과 상기 제3 절연막과 상기 제2 도전층을 선택적으로 에칭하여 제3 게이트 전극과 제2 게이트 전극을 형성하는 공정, 상기 소자 분리 영역과 상기 제3 게이트 전극으로 덮인 영역 이외의 상기 반도체 기판 표면에 확산층을 형성하는 공정, 상기 소자 분리 영역상과 상기 확산층상과 상기 제1 게이트 전극 상과 상기 제2 게이트 전극상과, 상기 제3 게이트 전극상에 제4 절연막을 형성해 평탄화하는 공정, 상기 제4 절연막을 통해 상기 제3 게이트 전극과 상기 제1 게이트 전극과 상기 확산층에 콘택트홀을 형성하는 공정; 및 상기 콘택트홀상에 금속 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  23. 반도체 기판상에 선택적으로 한쌍의 소자 분리 영역을 형성하는 공정, 상기 소자 분리 영역에 끼워진 영역에 제1 절연층을 형성하는 공정, 상기 제1 절연층과 상기 소자 분리 영역상에 제1 도전층을 형성하는 공정, 상기 소자 분리 영역에 끼워진 부분의 일부상에 형성된 상기 제1 도전층을 선택적으로 제거하고, 적어도 상기 소자 분리 영역상에 존재하며, 또한 그 에지 부분은 상기 소자 분리 영역에 끼워진 영역 상에 존재하는 제1 게이트 전극을 형성하는 공정, 상기 제1 게이트 전극으로 덮이지 않은 상기 제1 절연층을 제거하는 공정, 상기 제1 게이트 전극에 끼워진 영역상과 상기 제1 게이트 전극상에 제2 절연층을 형성하는 공정, 상기 제2 절연층상에 제2 도전층을 형성하는 공정, 상기 제1 게이트 전극 상의 상기 제2 도전층을 선택적으로 제거하고, 제2 게이트 전극 분리 영역을 형성하는 공정, 상기 제2 도전층과 상기 제2 게이트 전극 분리 영역상에 제3 절연층을 형성하는 공정, 상기 제3 절연층상에 제3 도전층을 형성하는 공정, 포토리소그래피와 이방성 에칭을 이용해 상기 제3 도전층과 상기 제3 절연층과 상기 제2 도전층을 선택적으로 에칭하여 제3 게이트 전극과 제2 게이트 전극을 형성하는 공정, 상기 소자 분리 영역과 상기 제3 게이트 전극으로 덮인 영역 이외의 상기 반도체 기판 표면에 확산층을 형성하는 공정, 상기 소자 분리 영역상과 상기 확산층상과 상기 제1 게이트 전극상과 상기 제2 게이트 전극상과, 상기 제3 게이트 전극상에 제4 절연막을 형성해 평탄화하는 공정, 상기 제4 절연막을 통해 상기 제3 게이트 전극과 상기 제1 게이트 전극과 상기 확산층에 콘택트홀을 형성하는 공정 및 상기 콘택트홀상에 금속 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  24. 제 22항에 있어서, 상기 제2 절연층은 상기 반도체 기판과 상기 제2 게이트 전극 사이에서 전하의 방출을 행하는 터널 절연막인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  25. 제 23항에 있어서, 상기 제2 절연층은 상기 반도체 기판과 상기 제2 게이트 전극 사이에서 전하의 방출을 행하는 터널 절연막인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  26. 제 22항에 있어서, 상기 제2 절연층은 실리콘 산화막의 유전율 환산으로 상기 제1 절연층보다 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  27. 제 23항에 있어서, 상기 제2 절연층은 실리콘 산화막의 유전율 환산으로 상기 제1 절연층보다 얇은 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462370B1 (ko) * 1998-12-12 2005-04-06 매그나칩 반도체 유한회사 플래쉬메모리장치및그의제조방법
KR100721490B1 (ko) * 2005-03-02 2007-05-23 산요덴키가부시키가이샤 불휘발성 반도체 기억 장치 및 그 제조 방법
KR100869558B1 (ko) * 2000-12-11 2008-11-21 가부시끼가이샤 르네사스 테크놀로지 반도체장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255155B1 (en) 1998-04-23 2001-07-03 Hyundai Electronics Industries Co., Ltd. Nonvolatile memory and method for fabricating the same
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6680256B2 (en) * 2001-05-10 2004-01-20 Macronix International, Co., Ltd. Process for planarization of flash memory cell
JP2007005380A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 半導体装置
EP2109143B1 (en) * 2008-04-09 2013-05-29 Sony Corporation Solid-state imaging device, production method thereof, and electronic device
US8383475B2 (en) * 2010-09-23 2013-02-26 Globalfoundries Singapore Pte. Ltd. EEPROM cell

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100257661B1 (ko) * 1991-01-17 2000-06-01 윌리엄 비. 켐플러 불휘발성 메모리 셀 구조물 및 그 형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462370B1 (ko) * 1998-12-12 2005-04-06 매그나칩 반도체 유한회사 플래쉬메모리장치및그의제조방법
KR100869558B1 (ko) * 2000-12-11 2008-11-21 가부시끼가이샤 르네사스 테크놀로지 반도체장치
KR100721490B1 (ko) * 2005-03-02 2007-05-23 산요덴키가부시키가이샤 불휘발성 반도체 기억 장치 및 그 제조 방법

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