以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
本実施の形態1は、相対的に低い電圧で駆動する低耐圧MISFET(Metal Insulator Semiconductor)と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧MISFET有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置およびその製造方法に本発明を適用したものである。MISFETにおいて、耐圧とは、MISFETを構成するソース領域と半導体基板(ウェル)やドレイン領域と半導体基板(ウェル)との境界に生じるpn接合耐圧や、ゲート絶縁膜の絶縁耐圧をいい、本実施の形態1では、相対的に耐圧の高い高耐圧MISFETと相対的に耐圧の低い低耐圧MISFETが半導体基板に形成されている。
図1から図3を参照して実施の形態における半導体装置の構成について説明する。
図1は、チップ(半導体基板)1に形成されたそれぞれの素子のレイアウト構成を示した上面図である。図1において、チップ1は、CPU(Central Processing Unit)2、ROM(Read Only Memory)3、RAM(Random Access Memory)4、EEPROM(Electrically Erasable Programmable Read Only Memory)5、アナログ回路6、静電保護回路7a〜7gを有している。
CPU(回路)2は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このCPU2は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、CPU2を構成しているMISFETには、チップ1に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧MISFETで形成される。
ROM(回路)3は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ROM3の構成には、MISFETを直列接続したNAND型と、MISFETを並列接続したNOR型がある。NAND型は、集積密度重視であるのに対し、NOR型は、動作速度重視の目的で使用されることが多い。このROM3も動作の高速性が要求されるため、ROM3を構成しているMISFETには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧MISFETで形成される。
RAM(回路)4は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ICメモリとしてのRAMには、ダイナミック回路を用いたDRAM(Dynamic RAM)とスタティック回路を用いたSRAM(Static RAM)の2種類がある。DRAMは、記憶保持動作が必要な随時書き込み読み出しメモリであり、SRAMは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらRAM4も動作の高速性が要求されるため、RAM4を構成しているMISFETには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧MISFETで形成される。
EEPROM5は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このEEPROM5のメモリセルは、記憶(メモリ)用の例えばMONOS(Metal Oxide Nitride Oxide Semiconductor)型トランジスタやMNOS(Metal Nitride Oxide Semiconductor)型トランジスタから構成される。EEPROM5の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。
EEPROM5の書き込み動作時などには、記憶用のMONOS型トランジスタに高い電位差(12V程度)が生じるため、記憶用のMONOS型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
アナログ回路6は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路6は、チップ1に形成された素子の中で、相対的に高耐圧の高耐圧MISFETが使用される。
静電保護回路7a〜7gは、素子や絶縁膜などが帯電電荷の放電により生じた電圧や発熱で、内部回路が破壊されることを防止するために外部端子に設けられた回路である。帯電電荷としては、例えば人体、物体などに蓄積された静電気によるものがある。なお、静電保護回路7a、7cは、入出力端子に設けられ、静電保護回路7bは、モニタ端子に設けられている。また、静電保護回路7dは、Vss端子に設けられ、静電保護回路7eは、CLK(クロック)端子に設けられている。さらに静電保護回路7fは、RST(リセット)端子に設けられ、静電保護回路7gは、Vcc端子に設けられている。これら静電保護回路7a、7c〜7gには、高電圧が印加されるため、チップ1に形成された素子の中で、相対的に高耐圧の高耐圧MISFETが使用される。
次に、図1に示したEEPROM5の内部構成の一例を図2に示す。図2において、EEPROM5は、メモリアレイ10とメモリアレイを駆動するための駆動回路としてメモリアレイ10の直接周辺回路部11および間接周辺回路部12を有している。
メモリアレイ10は、EEPROM5の記憶部にあたり、メモリセルが縦と横の2次元上に多数配置されている。メモリセルは、1ビットの単位情報を記憶するための回路であり、記憶部であるMONOS型トランジスタより構成されている。
駆動回路は、メモリアレイ10を駆動するための回路であり、直接周辺回路部11としては、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路およびWELL制御回路などを有している。これら直接周辺回路部11を構成するMISFETは、チップ1に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧MISFETより形成されている。
また、間接周辺回路部12としてはメモリアレイの書き換え制御回路として形成されており、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路等を有する回路からなる。これら間接周辺回路部12を構成するMISFETは、チップ1に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧MISFETより形成されている。
続いて、図3にチップ1上に形成されたMONOS型トランジスタQ1、低耐圧MISFETQ2および高耐圧MISFETQ3の断面図を示す。図3において、メモリセル形成領域は、EEPROM(書き換え可能な不揮発性メモリ)5内の複数のメモリセル形成領域を示しており、MONOS型トランジスタQ1が形成されている。低耐圧MISFET形成領域は、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧MISFETQ2が形成されている領域を示している。このような低耐圧MISFETQ2が形成される領域としては、例えばCPU2やRAM4の形成領域などが考えられる。この低耐圧MISFETは、例えば、1.5V程度の電源電圧で動作する。また、高耐圧MISFET形成領域は、高耐圧MISFETQ3が形成されている領域を示しており、例えばアナログ回路6の形成領域、EEPROM5内の駆動回路(デコーダなど)が形成されている領域などが考えられる。この高耐圧MISFETQ3は、例えば、5V程度の電源電圧で動作する。
図3に示すように、半導体基板20には、素子を分離する素子分離領域21が形成されており、素子分離領域21によって分離された活性領域が、それぞれメモリセル形成領域低耐圧MISFET形成領域および高耐圧MISFET形成領域となっている。メモリセル形成領域、低耐圧MISFET形成領域および高耐圧MISFET形成領域の半導体基板20内には、NiSOと呼ばれるn型半導体領域22が形成されており、このn型半導体領域22上にウェルが形成されている。例えば、メモリセル形成領域においては、n型半導体領域22上にp型ウェル(第1ウェル)23が形成されている。同様に、低耐圧MISFET形成領域には、n型半導体領域22上にp型ウェル(第2ウェル)33が形成されており、高耐圧MISFET形成領域には、n型半導体領域22上にp型ウェル(第3ウェル)24が形成されている。メモリセル形成領域に形成されているp型ウェル23と高耐圧MISFET形成領域に形成されているp型ウェル24とは同一工程で形成され、同様の不純物濃度を有している。これは、メモリセルと高耐圧MISFETに印加される電圧などの条件が類似しているためである。これに対し、低耐圧MISFETに印加される電圧などの条件は高耐圧MISFETと異なるため、低耐圧MISFET形成領域に形成されるp型ウェル33の不純物濃度は、p型ウェル23およびp型ウェル24と異なっている。
なお、本実施の形態1では、低耐圧MISFET形成領域および高耐圧MISFET形成領域に形成されているMISFETとしてnチャネル型MISFETを図示して説明するが、それぞれの領域にはpチャネル型MISFETも形成されている。
次に、図3に示すMONOS型トランジスタQ1の構成について説明する。
まず、メモリセル形成領域内に形成されたMONOS型トランジスタQ1は、以下に示す構成をしている。すなわち、半導体基板20内に形成されたp型ウェル23上にゲート絶縁膜27が形成されており、このゲート絶縁膜27上に電荷蓄積膜28が形成されている。そして、この電荷蓄積膜28上に絶縁膜(電位障壁膜)29が形成され、絶縁膜29上に導電膜からなるゲート電極32が形成されている。ゲート電極32は、低抵抗化を図るため、例えばポリシリコン膜30とコバルトシリサイド膜60の積層膜から構成されており、ゲート電極32の両側の側壁にはLDD(Lightly Doped Drain)構造を形成するため、例えば絶縁膜からなるサイドウォール55が形成されている。
サイドウォール55下の半導体基板20内には、半導体領域として、低濃度n型不純物拡散領域(第1不純物拡散領域)44および高濃度n型不純物拡散領域57が形成されている。また、ゲート絶縁膜27の直下のp型ウェル23内には、n型半導体領域よりなるチャネル形成領域(第1チャネル形成領域)25が形成され、このチャネル形成領域25の下部には、本発明の特徴の1つであるp型半導体領域(ポケット領域、ハロー領域)(第1半導体領域)45が形成されている。
上記のように構成されたMONOS型トランジスタQ1において、ゲート絶縁膜27は、例えば酸化シリコン膜より形成されており、トンネル絶縁膜としての機能も有する。例えば、このMONOS型トランジスタQ1は、半導体基板20からゲート絶縁膜27を介して電荷蓄積膜28に電子を注入したり、電荷蓄積膜28に蓄積した電子を半導体基板20へ放出したりしてデータの記憶や消去を行なうため、ゲート絶縁膜27は、トンネル絶縁膜として機能する。
電荷蓄積膜28は、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば窒化シリコン膜より形成されている。
従来、電荷蓄積膜28としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜28としてポリシリコン膜を使用した場合、電荷蓄積膜28を取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜28が導体であるため、異常リークにより電荷蓄積膜28に蓄積された電荷がすべて抜けてしまうことが起こりうる。
そこで、上述したように電荷蓄積膜28として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位(捕獲準位)に蓄積される。したがって、電荷蓄積膜28を取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜28の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜28から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
このような理由から、電荷蓄積膜28として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
サイドウォール55は、MONOS型トランジスタQ1の半導体領域であるソース領域およびドレイン領域をLDD構造にするために形成されたものである。すなわち、MONOS型トランジスタQ1のソース領域およびドレイン領域は、低濃度n型不純物拡散領域44および高濃度n型不純物拡散領域57より形成されている。このとき、サイドウォール55下のソース領域およびドレイン領域を低濃度n型不純物拡散領域44とすることで、ゲート電極32端部下における電界集中を抑制することができるようにしている。
次に、図3に示す低耐圧MISFETQ2の構成について説明する。低耐圧MISFETQ2は、半導体基板20内に形成されたp型ウェル33上にゲート絶縁膜37が形成されており、このゲート絶縁膜37上にゲート電極40が形成されている。ゲート絶縁膜37は、例えば酸化シリコン膜から形成され、ゲート電極40は、低抵抗化のため、例えばポリシリコン膜38およびコバルトシリサイド膜60の積層膜から形成されている。
ゲート電極40の両側の側壁には、サイドウォール56が形成されており、このサイドウォール56下の半導体基板20内には、半導体領域として、低濃度n型不純物拡散領域(第2不純物拡散領域)47および高濃度n型不純物拡散領域58が形成されている。また、ゲート絶縁膜37の直下のp型ウェル33内には、p型半導体領域よりなるチャネル形成領域(第2チャネル形成領域)34が形成されている。さらに、p型ウェル33の低濃度n型不純物拡散領域47の近傍には、p型半導体領域(第2半導体領域)48が形成されている。このp型半導体領域48は、ポケット領域あるいはハロー領域と呼ばれる領域であり、低耐圧MISFETQ2のパンチスルーを抑制する機能や、低耐圧MISFETQ2の短チャネル特性を抑制するために形成される。短チャネル特性とは、ゲート電極40のゲート長を短くすると、低耐圧MISFETQ2のしきい値電圧が低下する特性をいう。
続いて、図3に示す高耐圧MISFETQ3の構成について説明する。高耐圧MISFETQ3は、半導体基板20内に形成されたp型ウェル24上にゲート絶縁膜35が形成されており、このゲート絶縁膜35上にゲート電極41が形成されている。ゲート絶縁膜35は、例えば酸化シリコン膜から形成され、ゲート電極41は、低抵抗化のため、例えばポリシリコン膜38とコバルトシリサイド膜60との積層膜から形成されている。
ゲート電極41の両側の側壁には、サイドウォール55が形成されており、このサイドウォール55下の半導体基板20内には、半導体領域として、低濃度n型不純物拡散領域(第3不純物拡散領域)50および高濃度n型不純物拡散領域59が形成されている。また、ゲート絶縁膜35の直下のp型ウェル24内には、p型半導体領域よりなるチャネル形成領域(第3チャネル形成領域)26が形成されている。高耐圧MISFETQ3には、いわゆるポケット領域(ハロー領域)は形成されていない。高耐圧MISFETQ3には、比較的高い電圧が印加されるため、ソース領域あるいはドレイン領域(低濃度n型不純物拡散領域50および高濃度n型不純物拡散領域)とp型ウェル24との境界に存在するpn接合の接合耐圧を確保する必要があるためである。すなわち、ポケット領域を形成すると、接合耐圧が低下するため、高耐圧MISFETQ3には、ポケット領域が形成されていない。
次に、低耐圧MISFETQ2と高耐圧MISFETQ3の相違点について説明する。まず、高耐圧MISFETQ3のサイドウォール55の幅は、低耐圧MISFETQ2のサイドウォール56の幅に比べて広くなっている。高耐圧MISFETQ3には、動作時に比較的高い電位差(5V程度)が印加されるため、サイドウォール55の幅を相対的に広げてソース・ドレイン領域と半導体基板(p型ウェル24)間のpn接合耐圧を向上させる必要があるからである。一方、低耐圧MISFETQ2には、動作時に比較的低い電位差(1.5V程度)しか印加されないため、サイドウォール56の幅を相対的に狭くして動作の高速性向上を図っている。
また、高耐圧MISFETQ3におけるゲート電極41のゲート長は、低耐圧MISFETQ2におけるゲート電極40のゲート長に比べて長くなっている。低耐圧MISFETQ2では、ゲート電極40のゲート長を短くすることにより、ソース領域とドレイン領域との間の抵抗を減らし、電流駆動力を向上させる必要があるからである。一方、高耐圧MISFETQ3では、比較的高い電位が印加されるため、ゲート長を短くすると、ソース領域とドレイン領域との間でパンチスルーが発生してしまうからである。
さらに、高耐圧MISFETQ3は、低耐圧MISFETQ2に比べて高い電圧が印加されるため、そのゲート絶縁膜35は、低耐圧MISFETQ2のゲート絶縁膜37に比べて厚くなっている。これにより、高耐圧MISFETQ3のゲート絶縁膜35の絶縁耐性を向上させている。
このように構成されたMONOS型トランジスタQ1、低耐圧MISFETQ2および高耐圧MISFETQ3上には、窒化シリコン膜61および酸化シリコン膜62よりなる層間絶縁膜が形成されている。そして、層間絶縁膜には、コンタクトホール63が形成されており、このコンタクトホール63を埋め込むようにプラグ64が形成されている。プラグ64は、例えばチタン/窒化チタン膜よりなるバリア膜とタングステン膜から形成されている。プラグ64を形成した層間絶縁膜上には、例えばアルミニウム膜あるいはアルミニウム合金膜よりなる配線65が形成されている。
本実施の形態1における半導体装置は上記のように構成されており、次に、本実施の形態1の特徴構成について説明する。図3において、本発明の特徴の1つは、メモリセル形成領域に形成されたMONOS型トランジスタQ1の低濃度n型不純物拡散領域44と高耐圧MISFET形成領域に形成された高耐圧MISFETQ3の低濃度n型不純物拡散領域50では、不純物濃度が異なっている点である。
従来、MONOS型トランジスタQ1の低濃度n型不純物拡散領域44と高耐圧MISFET形成領域に形成された高耐圧MISFETQ3の低濃度n型不純物拡散領域50は、印加される電圧などの電気的特性が似ていることから、同一の不純物濃度で形成されていた。しかし、半導体装置の小型化の要求に伴い、メモリセルの微細化が必要とされている。メモリセルを微細化するには、MONOS型トランジスタの一部を構成するゲート電極32の幅を短くする必要がある。ゲート電極32のゲート長を短くすると、しきい値電圧の低下が生じる、いわゆる短チャネル特性が現れる。この短チャネル特性を改善するには、低濃度n型不純物拡散領域44の不純物濃度を薄くする必要がある。つまり、メモリセルを微細化するにあたって、素子特性を劣化させないためには、低濃度n型不純物拡散領域44の不純物濃度を薄くする必要がある。
一方、高耐圧MISFETQ3の低濃度n型不純物拡散領域50を、MONOS型トランジスタQ1の低濃度n型不純物拡散領域44と同様に、不純物濃度を薄くすると、ホットキャリア耐性の劣化が生じる。したがって、素子特性を劣化させずに半導体装置の小型化を達成するためには、低濃度n型不純物拡散領域44と低濃度n型不純物拡散領域50を同じ不純物濃度にしては困難であることがわかる。
そこで、本実施の形態1では、低濃度n型不純物拡散領域44の不純物濃度を低濃度n型不純物拡散領域50の不純物濃度に比べて薄くなるように形成している。これにより、メモリセルを構成するMONOS型トランジスタQ1において、低濃度n型不純物拡散領域44の不純物濃度を薄くできるので、ゲート電極32を微細化することにより生じる短チャネル特性を抑制できる。一方、高耐圧MISFETQ3の低濃度n型不純物拡散領域50においては、MONOS型トランジスタQ1の低濃度n型不純物拡散領域よりも不純物濃度を濃くすることができるので、ホットキャリア耐性の向上を図ることができる。つまり、低濃度n型不純物拡散領域44と低濃度n型不純物拡散領域50とを別個に形成することにより、MONOS型トランジスタQ1および高耐圧MISFETQ3のそれぞれの素子特性の向上を図りながら、半導体装置の小型化を実現することができる。
ここで、低濃度n型不純物拡散領域44と低濃度n型不純物拡散領域50とを別々の不純物濃度で形成する場合、それぞれの形成に異なるマスクが必要となるので、通常の製造方法ではマスクが増加し製造コストが増加するおそれが生じる。しかし、本実施の形態1では、後述するように製造工程を工夫することにより、マスクを増加させていないので、製造コストの増加を最小限に抑えることができる。
続いて、本発明の特徴の1つは、メモリセル形成領域に、いわゆるポケット領域あるいはハロー領域と呼ばれるp型半導体領域45を形成した点にある。
従来、メモリセルにおいて、書き込み時の非選択ワード線では、ソース領域およびドレイン領域と半導体基板の間に比較的高い電位差が生じている。このとき、メモリセルのゲート電極を微細化すると、チャネル形成領域25が空乏化し、空乏化したチャネル形成領域25でアバランシェ現象により電子および正孔が生成される。すると、正孔が電荷蓄積膜に注入され、電荷蓄積膜に蓄積された電子が減少し、しきい値電圧が低下する問題点がある。すなわち、非選択メモリセルにおいて、本来しきい値が高いはずが、上記した現象によりしきい値が低くなる。したがって、このメモリセルから読み出しを行なう場合、誤った情報が読み出される、いわゆるディスターブが発生する。
そこで、本実施の形態1では、チャネル形成領域25の下部にp型半導体領域45を設けることにより、非選択メモリセルにおけるチャネル形成領域25の空乏化を防止している。これにより、ディスターブを防止することができ、読み出し電流の劣化を防止できる。さらに、p型半導体領域45を設けることにより、MONOS型トランジスタQ1の短チャネル特性を改善できるので、メモリセルの微細化を推進することができる。
非選択メモリセルにおけるチャネル形成領域25の空乏化を防止する方法として、p型ウェル23の不純物濃度を増加させることも考えられる。しかし、p型ウェル23の不純物濃度を増加させる対策では、ソース領域あるいはドレイン領域の一部を構成する低濃度n型不純物拡散領域44との境界部分においてもp型ウェル23の不純物濃度が増加する。このため、p型ウェル23と低濃度n型不純物拡散領域44の境界に生成されるpn接合でリーク電流が増加する問題点が新たに生じる。これに対し、本実施の形態1によれば、p型半導体領域45は主にチャネル形成領域25の直下に形成されている。このp型半導体領域45において、不純物濃度の高いピーク領域は、チャネル形成領域25直下のp型ウェル23内に形成され、低濃度n型不純物拡散領域44から離れている。すなわち、p型半導体領域45を形成しても、ピーク領域が低濃度n型不純物拡散領域44に接しないように構成しているので、pn接合におけるリーク電流を抑制することができる。つまり、本実施の形態1によれば、低耐圧MISFETQ2に形成されるp型半導体領域48よりも半導体基板20の深い領域に、MONOS型トランジスタQ1のp型半導体領域45を形成している。このようにp型半導体領域48よりも深い位置にp型半導体領域45を形成したので、低濃度n型不純物拡散領域44に接触せず、かつ、チャネル形成領域25の下部に不純物濃度のピークを有するp型半導体領域45を形成することができる。これにより、メモリセル特有の問題であるディスターブの防止および短チャネル特性の抑制を図ることができる一方、pn接合でのリーク電流の発生を抑制することができる。このことから、MONOS型トランジスタQ1にp型半導体領域45を設けるとともに、このp型半導体領域45の位置(ピーク濃度の位置)を低耐圧MISFETQ2のp型半導体領域48の位置よりも深くすることに本発明の特徴の1つがあることがわかる。
本実施の形態1における半導体装置は上記のように構成されており、この半導体装置に含まれるメモリセル(不揮発性メモリセル)の動作について図面を参照しながら説明する。
図4は、図1に示すEEPROM5のメモリアレイ構造と動作条件(1セル/1トランジスタ)の一例を示す説明図である。図4に示す各メモリセルは、電荷を蓄積するメモリ用のトランジスタのみで構成される場合の一例である。
メモリセルは、図3に示すMONOS型トランジスタから構成され、それぞれ図4に示すように、セルトランジスタCT1〜8を構成している。セルトランジスタCT1〜8のゲート電極はワード線WL1〜2に接続され、ソース領域はソース線SL1〜4に接続されている。また、ドレイン領域はデータ線DL1〜4に接続されている。さらに、セルトランジスタCT1〜2、CT5〜6のバックゲートは、ウェルWE1に接続され、セルトランジスタCT3〜4、CT7〜8のバックゲートは、ウェルWE2に接続されている。
図4では、説明を簡単にするため、メモリセルが2行4列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図4において、例えばセルトランジスタCT1〜2の2列構成であるが、8ビット(1バイト)構成の場合、同一ウェル上に8列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、1バイト単位で行なわれる。
次に、図4を用いて、1セル1トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
まず、消去動作から説明する。例えば、データを消去するメモリセル(選択メモリセル)として、セルトランジスタCT1〜2に蓄積されたデータを消去する場合を考える。選択されたウェルWE1の電位を1.5V、ワード線WL1の電位を−8.5V、ソース線SL1〜2の電位を1.5V、データ線DL1〜2をフローティングにする。すると、セルトランジスタCT1〜2の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。また、消去を行なわない他のメモリセル(非選択メモリセル)CT3〜8については、選択しないウェルWE2の電位を−8.5V、ワード線WL2の電位を1.5V、ソース線SL3〜4の電位を1.5V、データ線DL3〜4の電位をフローティングにする。これにより、セルトランジスタCT3〜8の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル(選択メモリセル)として、セルトランジスタCT1にデータを書き込む場合を考える。選択されたウェルWE1の電位を−10.5V、ワード線WL1の電位を1.5V、ソース線SL1の電位を−10.5V、データ線DL1をフローティングにする。すると、セルトランジスタCT1の電荷蓄積膜に電荷が注入され、データの書き込みが行なわれる。このとき、書き込みを行なわない他のメモリセル(非選択メモリセル)CT2〜8については、選択しないウェルWE2の電位を−10.5V、ワード線WL2の電位を−10.5V、ソース線SL2〜4の電位を1.5V、データ線DL2〜4の電位をフローティングにする。これにより、セルトランジスタCT2〜8の電荷蓄積膜に電荷が注入されないようにする。
次に、読み出し動作について説明する。例えば、セルトランジスタCT1にデータ“1”が書き込まれトランジスタのしきい値電圧が高くなっており、セルトランジスタCT2にデータ“0”になってトランジスタのしきい値電圧が低くなっているとする。セルトランジスタCT1〜2のデータを読み出す場合、選択されたウェルWE1の電位を−2V、ワード線WL1の電位を0V、ソース線SL1〜2の電位を0V、データ線DL1〜2の電位を1Vにする。これにより、セルトランジスタCT1〜2のデータを読み出す。この場合、セルトランジスタCT1のしきい値電圧は高く、セルトランジスタCT2のしきい値電圧は低くなっているので、データ線DL1の電位は変わらず、データ線DL2の電位は下がる。また、読み出しを行なわない他のメモリセルCT3〜8については、選択しないウェルWE2の電位を−2V、ワード線WL2の電位を−2V、ソース線SL3〜4の電位を0V、データ線DL3〜4の電位を0Vにして、セルトランジスタCT3〜8がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
上述したようにして、書き込み動作および消去動作が行なわれるが、本実施の形態1では、書き込み動作において、トンネル現象を利用して電荷蓄積膜28に電子を蓄積している。つまり、本実施の形態1における書き込み動作では、チャネル形成領域25の全体でトンネル現象が生じるため、電荷蓄積膜28の全面にわたって電子が蓄積される。同様に、消去動作においてもトンネル現象を利用するため、電荷蓄積膜28の全面から電子が放出される。ここで、トンネル現象を利用することなく、ホットエレクトロンおよびホットホールを利用して書き込み動作や消去動作を行なうものがある。この場合、電荷蓄積膜に蓄積する正孔や電子は、電荷蓄積膜の端部に局所的に蓄積される。したがって、ホットエレクトロンやホットホールを利用するメモリセルにおいては、電荷蓄積膜の端部領域での電荷の減少を防止できればよい。このため、非選択メモリセルにおいて、チャネル形成領域25の端部における空乏化を主に防止すればよい。このことから、p型半導体領域45をチャネル形成領域25の端部に設ければよい。これに対し、本実施の形態1では、電荷蓄積膜の全体でディスターブを防止する必要がある。そこで、本実施の形態1では、チャネル形成領域25全体の空乏化を防止する必要があり、チャネル形成領域25全体の下部にp型半導体領域45を設けている。すなわち、p型半導体領域45の位置(ピーク濃度の位置)を低耐圧MISFETQ2のp型半導体領域48の位置よりも深くすることにより、チャネル形成領域25全体の下部にp型半導体領域45を形成することができる。このように本実施の形態1によれば、トンネル現象を利用して書き込み動作および消去動作を行なうメモリセルに適用して特に有効である。
次に、本実施の形態1における半導体装置の製造方法について図面を参照しながら説明する。
まず、図5に示すように、例えば単結晶シリコンに例えばホウ素(B)などのP型不純物を導入した半導体基板20を用意する。次に、半導体基板20の主面上に素子分離領域21を形成する。素子分離領域21は、例えば酸化シリコン膜よりなり、STI(Shallow Trench Isolation)法やLOCOS(Local Oxidization Of Silicon)などによって形成される。図5では、半導体基板20に形成された溝に酸化シリコン膜を埋め込むSTI法によって形成された素子分離領域21を示している。
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板20内にNiSOと呼ばれるn型半導体領域22を形成する。n型半導体領域22は、例えばリン(P)や砒素(As)などのn型不純物を半導体基板20内に導入することによって形成される。
そして、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域にp型ウェル23を形成し、高耐圧MISFET形成領域にp型ウェル24を形成する。p型ウェル23およびp型ウェル24は、例えばボロンなどのp型不純物を半導体基板20に導入することにより形成でき、同一の不純物濃度を有している。その後、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域にチャネル形成領域25を形成する。チャネル形成領域25は、例えばリン(P)や砒素(As)などのn型不純物を導入することにより形成できる。同様に、高耐圧MISFET形成領域にチャネル形成領域26を形成する。チャネル形成領域26は、例えばボロンなどのp型不純物を導入することにより形成されている。
次に、図6に示すように、半導体基板20の主面上にゲート絶縁膜27を形成する。ゲート絶縁膜27は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜27上に電荷蓄積膜28を形成する。電荷蓄積膜28は、例えば窒化シリコン膜よりなり、シランガス(SiH4)とアンモニアガス(NH3)とを化学反応させるCVD(Chemical Vapor Deposition)法を使用して形成することができる。なお、電荷蓄積膜28として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜(SiON)等の膜中にトラップ準位を含む膜であってもよい。
次に、電荷蓄積膜28上に絶縁膜(電位障壁膜)29を形成する。絶縁膜29は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス(O2)とを化学反応させるCVD法によって形成することができる。
続いて、絶縁膜29上にポリシリコン膜(第1導体膜)30を形成する。ポリシリコン膜30は、例えば、シランガスを窒素ガス(N2)中で熱分解させるCVD法によって形成することができる。ポリシリコン膜30の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜の成膜が終了してから、イオン注入法を使用してポリシリコン膜に導電型不純物を注入してもよい。
その後、ポリシリコン膜30上に、キャップ絶縁膜31を形成する。キャップ絶縁膜31は、例えば酸化シリコン膜よりなる。酸化シリコン膜は、例えばCVD法を使用することによって形成することができる。キャップ絶縁膜31は、その後の工程で形成するゲート電極32を保護する機能を有する。
次に、キャップ絶縁膜31上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ゲート電極32を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図7に示すようなゲート電極(第1ゲート電極)32を形成する。このようにして、メモリセル形成領域にゲート電極32を形成することができる。
そして、半導体基板20の主面上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことにより、レジストパターンを形成する。このレジストパターンは、メモリセル形成領域および高耐圧MISFET形成領域を覆い、低耐圧MISFET形成領域を露出するようにパターニングされる。そして、レジストパターンをマスクにしたイオン注入法により、低耐圧MISFET形成領域にp型ウェル33を形成する。p型ウェル33には、例えばホウ素などのp型不純物が導入され、低耐圧MISFETの特性に合わせた不純物濃度になっている。
次に、p型ウェル33を形成する際に使用したレジストパターンをそのまま用いて、チャネル形成領域34を形成する。チャネル形成領域34は、レジストパターンをマスクにしたイオン注入法により形成され、p型不純物が導入される。
続いて、レジストパターンを除去した後、図8に示すように、半導体基板20の主面上にゲート絶縁膜35を形成する。ゲート絶縁膜35は、例えば酸化シリコン膜より形成され、熱酸化法を使用して形成することができる。その後、半導体基板上にレジスト膜を塗布し、露光・現像処理を施すことにより、レジストパターン36を形成する。レジストパターン36は、メモリセル形成領域および高耐圧MISFET形成領域を覆い、低耐圧MISFET形成領域を露出するようにパターニングされている。そして、レジストパターン36をマスクにしたエッチングにより、低耐圧MISFET形成領域に形成されているゲート絶縁膜35を除去する。
次に、レジストパターン36を除去した後、図10に示すように、半導体基板20上にゲート絶縁膜35よりも膜厚の薄いゲート絶縁膜37を形成する。これにより、低耐圧MISFET形成領域には、ゲート絶縁膜37が形成される。高耐圧MISFET形成領域には、ゲート絶縁膜35が形成されているが、ゲート絶縁膜35の膜厚は、ゲート絶縁膜37を形成する工程で膜厚が増加する。このようにして、低耐圧MISFET形成領域に相対的に膜厚の薄いゲート絶縁膜(第2ゲート絶縁膜)37を形成し、高耐圧MISFET形成領域に相対的に膜厚の厚いゲート絶縁膜(第3ゲート絶縁膜)35を形成することができる。ゲート絶縁膜35、37として、酸化シリコン膜を使用する例を示したが、これに限らず、例えば酸化シリコンより誘電率の高い材料、いわゆるHigh−k膜を使用してもよい。例えば酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
続いて、図11に示すように、半導体基板20の主面の全面上に導体膜として例えばポリシリコン膜(第2導体膜)38を形成する。ポリシリコン膜38は、前述したのと同様に例えばCVD法を使用して形成することができる。なお、ポリシリコン膜38の成膜中または成膜後には、導電性不純物が添加される。この導電性不純物は、ポリシリコン膜38の低抵抗化のために導入される。
次に、ポリシリコン膜38上にキャップ絶縁膜39を形成する。キャップ絶縁膜39は、後の工程で形成されるゲート電極40、41を保護する機能を有し、例えば酸化シリコン膜より形成される。酸化シリコン膜の形成方法としては、例えばCVD法が使用される。
続いて、キャップ絶縁膜39上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ゲート電極40、41を形成する領域にレジスト膜が残るようにする。そして、図12に示すように、パターニングしたレジスト膜をマスクとしたエッチングを行い、低耐圧MISFET形成領域にゲート電極(第2ゲート電極)40を形成し、高耐圧MISFET形成領域にゲート電極(第3ゲート電極)41を形成する。このとき、ゲート電極40のゲート長に比べてゲート電極41のゲート長が短くなるように加工される。
ここで、エッチングしてゲート電極40、41を形成する際、メモリセル形成領域に形成されているゲート電極32の側壁には、ポリシリコン膜38よりなるエッチング残渣42が残存する。したがって、このエッチング残渣42を除去するため、図13に示すように、高耐圧MISFET形成領域および低耐圧MISFET形成領域を覆い、メモリセル形成領域を露出するレジストパターン(第1レジストパターン)43を形成する。そして、このレジストパターン43をマスクにしたエッチングにより、ゲート電極32の側壁に形成されているエッチング残渣42を除去する。
次に、図14に示すように、レジストパターン43を除去せずにそのまま使用して、メモリセル形成領域のゲート電極32に整合した低濃度n型不純物拡散領域(第1不純物拡散領域)44を形成する。すなわち、エッチング残渣42を除去するために用いたレジストパターン43をマスクのしたイオン注入法により、低濃度n型不純物拡散領域44を形成する。低濃度n型不純物拡散領域44は、例えばリンや砒素などのn型不純物を半導体基板20内に導入することにより形成される。
ここで、従来では、エッチング残渣42を除去した後、レジストパターン43を除去し、新たにメモリセル形成領域と高耐圧MISFET形成領域を露出するレジストパターンを形成する。そして、このレジストパターンをマスクにしたイオン注入法により、MONOS型トランジスタの低濃度n型不純物拡散領域および高耐圧MISFETの低濃度n型不純物拡散領域を同時に同じ不純物濃度で形成していた。しかし、本実施の形態1では、エッチング残渣42を除去するレジストパターン43を用いて、メモリセル形成領域にだけ低濃度n型不純物拡散領域44を形成している。したがって、低濃度n型不純物拡散領域44の不純物濃度をMONOS型トランジスタの特性に合わせた濃度で形成することができる。つまり、低濃度n型不純物拡散領域44の不純物濃度を、後述する工程で形成する高耐圧MISFETの低濃度n型不純物拡散領域50の不純物濃度よりも薄くすることができ、メモリセルを構成するMONOS型トランジスタの短チャネル特性を改善することができる。さらに、本実施の形態1における半導体装置の製造方法の特徴は、エッチング残渣42の除去に用いたレジストパターン43を共用して低濃度n型不純物拡散領域44を形成している点である。これにより、メモリセル形成領域だけに低濃度n型不純物拡散領域44を形成する際、新たなマスクが不必要となる。すなわち、メモリセル形成領域の低濃度n型不純物拡散領域44と高耐圧MISFET形成領域の低濃度n型不純物拡散領域50とを別々に形成するにもかかわらず、マスクの増加がないので、メモリセルの素子特性の向上および微細化を図りながら、かつ、半導体装置の製造コストを低減することができる。
続いて、図15に示すように、エッチング残渣42の除去に用いたレジストパターン43をそのまま使用したイオン注入法により、ゲート電極32の下部の半導体基板20内にp型半導体領域(第1半導体領域)45を形成する。このp型半導体領域45は、半導体基板20に対して斜めの方向から、例えばホウ素などのp型不純物を導入することにより形成される。このイオン注入時におけるエネルギーは、例えば約40keVであり、低耐圧MISFET形成領域にポケット領域を形成する際用いられるエネルギー(約30keV)よりも高くなっている。このように注入エネルギーを高くすることにより、半導体基板20の深い領域にp型半導体領域45を形成できる。つまり、チャネル形成領域25の下部に不純物濃度のピーク位置を形成することができ、浅い領域に形成される低濃度n型不純物拡散領域44との境界付近において、不純物濃度が高くなることを抑制できる。言い換えれば、p型半導体領域45のピーク濃度の位置を低濃度n型不純物拡散領域44の形成位置から離れた位置に形成することができる。したがって、非選択メモリセルのチャネル形成領域25の空乏化の抑制および短チャネル特性の改善を実現できるとともに、低濃度n型不純物拡散領域44との境界に存在するpn接合のリーク電流の増加を抑制できる。
さらに、本実施の形態1では、p型半導体領域45の形成にレジストパターン43を使用している。このレジストパターン43は、p型半導体領域45を形成するために新たに形成されたマスクではなく、エッチング残渣42の除去に使用されたものである。このため、メモリセル形成領域にp型半導体領域45を新たに形成する工程を追加しても、マスクが増加することはない。このように、エッチング残渣42を除去する工程で使用するレジストパターン43をそのまま共用して、メモリセル形成領域に低濃度n型不純物拡散領域44を形成する工程およびメモリセル形成領域にp型半導体領域45を形成する工程に使用することで、メモリセルの素子特性の向上および微細化を図りながら、かつ、半導体装置の製造コストを低減することができる。
なお、本実施の形態1では、先に低濃度n型不純物拡散領域44を形成し、その後、p型半導体領域45を形成しているが、これに限定されるものではなく、先にp型半導体領域45を形成し、その後、低濃度n型不純物拡散領域44を形成するようにしてもよい。
次に、レジストパターン43を除去した後、図16に示すように、レジストパターン(第2レジストパターン)46を形成する。レジストパターン46は、メモリセル形成領域および高耐圧MISFET形成領域を覆い、低耐圧MISFET形成領域を露出するようにパターニングされている。このレジストパターン46をマスクにしたイオン注入法により、ゲート電極40に整合して低濃度n型不純物拡散領域(第2不純物拡散領域)47を形成する。低濃度n型不純物拡散領域47は、例えばリンや砒素などのn型不純物を半導体基板20内に導入することにより形成される。
続いて、図17に示すように、レジストパターン46をマスクとしたイオン注入法により、半導体基板20内にポケット領域となるp型半導体領域(第2半導体領域)48を形成する。p型半導体領域48は、半導体基板20に対して斜めの方向から、例えばホウ素などのp型不純物を半導体基板20内に導入することにより形成される。このイオン注入時におけるエネルギーは、例えば約30keVであり、メモリセル形成領域にp型半導体領域45を形成する際用いられるエネルギー(約40keV)よりも低くなっている。このため、p型半導体領域48は、p型半導体領域45に比べて半導体基板20内の浅い領域に形成される。
次に、レジストパターン46を除去した後、図18に示すように、レジストパターン(第3レジストパターン)49を形成する。レジストパターン49は、メモリセル形成領域および低耐圧MISFET形成領域を覆い、高耐圧MISFET形成領域を露出するようにパターニングされている。このレジストパターン49をマスクにしたイオン注入法により、ゲート電極41に整合して低濃度n型不純物拡散領域(第3不純物拡散領域)50を形成する。低濃度n型不純物拡散領域50は、例えばリンや砒素などのn型不純物を半導体基板20内に導入することにより形成される。この低濃度n型不純物拡散領域50の不純物濃度は、メモリセル形成領域に形成されている低濃度n型不純物拡散領域44の不純物濃度に比べて高くなっている。したがって、高耐圧MISFETのホットキャリア耐性を向上させることができる。
このように本実施の形態1では、メモリセルの低濃度n型不純物拡散領域44と高耐圧MISFETの低濃度n型不純物拡散領域50とを独立に形成しているので、それぞれの素子特性の向上を図ることができる。さらに、低濃度n型不純物拡散領域44の形成に、エッチング残渣42を除去する際に用いたマスクを使用しているので、メモリセルの低濃度n型不純物拡散領域44と高耐圧MISFETの低濃度n型不純物拡散領域50とを別々に形成してもマスクの増加がなく、製造コストの低減を図ることができる。
なお、本実施の形態1では、メモリセル形成領域にp型半導体領域45を形成した後、低耐圧MISFET形成領域に低濃度n型不純物拡散領域47を形成し、続いて高耐圧MISFET形成領域に低濃度n型不純物拡散領域50を形成している。しかし、本発明はこれに限定されるものではなく、メモリセル形成領域にp型半導体領域45を形成した後、高耐圧MISFET形成領域に低濃度n型不純物拡散領域50を形成し、続いて低耐圧MISFET形成領域に低濃度n型不純物拡散領域47を形成してもよい。
続いて、図19に示すように、半導体基板20上に酸化シリコン膜51、窒化シリコン膜52および酸化シリコン膜53よりなる積層膜を形成する。これらの積層膜は、例えばCVD法を使用して形成することができる。そして、異方性エッチングにより、最上層に形成されている酸化シリコン膜53を除去する。このとき、図20に示すように、ゲート電極32、40、41の両側の側壁に酸化シリコン膜53が残存する。
次に、図21に示すように、半導体基板20上にレジストパターン54を形成する。レジストパターン54は、メモリセル形成領域および高耐圧MISFET形成領域を覆い、低耐圧MISFET形成領域を露出するようにパターニングされている。そして、このレジストパターン54をマスクにしたエッチングにより、ゲート電極40の側壁に形成されている酸化シリコン膜53を除去する。
その後、図22に示すように、レジストパターン54を除去した後、酸化シリコン膜51、窒化シリコン膜52および酸化シリコン膜53を異方性エッチングすることにより、サイドウォール55、56を形成する。これらの工程により、メモリセル形成領域に形成されているゲート電極32の側壁および高耐圧MISFET形成領域Kに形成されているゲート電極41の側壁に相対的に幅の広いサイドウォール55を形成することができる。一方、低耐圧MISFET形成領域に形成されているゲート電極40の側壁には相対的に幅の狭いサイドウォール56を形成することができる。
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域に、高濃度n型不純物拡散領域57を形成する。高濃度n型不純物拡散領域57は、半導体基板20内にリンや砒素などのn型不純物を導入し、その後導入したn型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、低耐圧MISFET形成領域に高濃度n型不純物拡散領域58を形成し、高耐圧MISFET形成領域に高濃度n型不純物拡散領域59を形成する。これら高濃度n型不純物拡散領域57〜59には、それぞれ低濃度n型不純物拡散領域44、47、50に比べて高濃度にn型不純物が導入されている。
その後、半導体基板20の主面の全面に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタ法またはCVD法を使用して形成することができる。そして、熱処理を施すことにより、ゲート電極32、40、41および高濃度n型不純物拡散領域57〜59にコバルトシリサイド膜60を形成する。コバルトシリサイド膜60は、低抵抗化のために形成される。すなわち、コバルト膜を堆積して熱処理を施した後、未反応のコバルトを除去することにより、ゲート電極32、40、41および高濃度n型不純物拡散領域57〜59にコバルトシリサイド膜60を形成できる。なお、高融点金属膜としてコバルト膜のかわりにチタン膜またはニッケル膜を用いてことにより、チタンシリサイド膜またはニッケルシリサイド膜を形成できる。
以上のようにしてメモリセル形成領域にMONOS型トランジスタQ1を形成することができる。同様に、低耐圧MISFET形成領域に低耐圧MISFETQ2を形成し、高耐圧MISFET形成領域に高耐圧MISFETQ3を形成することができる。
次に、配線工程について説明する。図3に示すように、半導体基板20の主面上に窒化シリコン膜61を形成する。窒化シリコン膜61は、例えばCVD法によって形成することができる。そして、窒化シリコン膜61上に酸化シリコン膜62を形成する。この酸化シリコン膜62も例えばCVD法を使用して形成することができる。その後、酸化シリコン膜62の表面を、例えばCMP(Chemical Mechanical Polishing)法を使用して平坦化する。
次に、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜62にコンタクトホール63を形成する。続いて、コンタクトホール63の底面および内壁を含む酸化シリコン膜62上にチタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
続いて、コンタクトホール63を埋め込むように、半導体基板20の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、酸化シリコン膜62上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法を除去することにより、プラグ64を形成することができる。
次に、酸化シリコン膜62およびプラグ64上にチタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線65を形成する。さらに、配線65の上層に配線を形成するが、ここでの説明は省略する。
このようにして、本実施の形態1における半導体装置を形成することができる。
本実施の形態1によれば、MONOS型トランジスタQ1の低濃度n型不純物拡散領域44と高耐圧MISFETQ3の低濃度n型不純物拡散領域50を別々に形成しているので、MONOS型トランジスタQ1の微細化と高耐圧MISFETQ3の素子特性の向上(ホットキャリア耐性の確保)を図ることができる。
また、MONOS型トランジスタQ1にポケット領域としてp型半導体領域45を形成したので、非選択メモリセルにおけるチャネル形成領域25の空乏化を抑制できる。このため、非選択メモリセルにおける誤読み出し(ディスターブ)を防止できる。さらに、短チャネル特性の改善を図ることができる。このため、MONOS型トランジスタQ1の微細かを図ることができる。特に、p型半導体領域45を半導体基板20の深い領域に形成することにより、p型半導体領域45の不純物濃度がピークとなる位置を低濃度n型不純物拡散領域44から離すことができるので、pn接合におけるリーク電流を低減することができる。
さらに、ゲート電極32の側壁に形成されているエッチング残渣42を除去する工程で使用するマスクを使用して、メモリセル形成領域に低濃度n型不純物拡散領域44を形成するとともに、p型半導体領域45を形成しているので、マスクの増加をすることなく、本発明を実施できる。したがって、製造コストの削減を実現しながら、半導体装置の小型化および素子特性の向上を図ることができる。
(実施の形態2)
前記実施の形態1では、メモリセル形成領域にポケット領域としてp型半導体領域45を形成するとともに、メモリセル形成領域の低濃度n型不純物拡散領域44と高耐圧MISFET形成領域の低濃度n型不純物拡散領域50とを別々の工程で形成する例について説明した。本実施の形態2では、メモリセル形成領域にポケット領域としてp型半導体領域45を形成する一方、メモリセル形成領域の低濃度n型不純物拡散領域と高耐圧MISFET形成領域の低濃度n型不純物拡散領域を同じ工程で形成する例について説明する。
本実施の形態2における半導体装置の製造方法について図面を参照しながら説明する。図5〜図13までは前記実施の形態1と同様である。次に、図23に示すように、レジストパターン43をマスクにしたイオン注入法により、ゲート電極32の下部の半導体基板20内にポケット領域であるp型半導体領域45を形成する。p型半導体領域45は、例えばホウ素などのp型不純物を半導体基板20に対して斜めの方向から注入することにより形成される。この注入時のエネルギーは、前記実施の形態1と同様に約40keVである。
続いて、図24に示すように、レジストパターン43を除去した後、新たなレジストパターン70を形成する。レジストパターン70は、低耐圧MISFET形成領域を覆い、メモリセル形成領域および高耐圧MISFET形成領域を露出するようにパターニングされている。そして、このレジストパターン70をマスクにしたイオン注入法により、メモリセル形成領域のゲート電極32に整合して低濃度n型不純物拡散領域71を形成すると同時に、高耐圧MISFET形成領域のゲート電極41に整合して低濃度n型不純物拡散領域71を形成する。低濃度n型不純物拡散領域71は、例えばリンや砒素などのn型不純物を半導体基板20内に導入することにより形成することができる。その後の工程は、前記実施の形態1と同様である。
本実施の形態2によれば、メモリセル形成領域に形成される低濃度n型不純物拡散領域71と、高耐圧MISFET形成領域に形成される低濃度n型不純物拡散領域71を同じ不純物濃度で形成している。このため、短チャネル特性を改善して実現できるメモリセルの微細化と、高耐圧MISFETのホットキャリア耐性の向上を両立することが困難なように思われる。しかし、本実施の形態2では、メモリセル形成領域にポケット領域であるp型半導体領域45を形成している。p型半導体領域45は、非選択メモリセルにおけるチャネル形成領域25の空乏化を抑制して、誤読み出し(ディスターブ)を防止する機能を有するが、さらに、ゲート電極32の微細化による短チャネル特性の改善も実現できる効果がある。したがって、低濃度n型不純物拡散領域をメモリセル形成領域と高耐圧MISFET形成領域で共通に作っても、p型半導体領域45を形成することにより、メモリセルの短チャネル特性を改善することができ、半導体装置の小型化を達成できる。確かに、メモリセル形成領域の低濃度n型不純物拡散領域を高耐圧MISFET形成領域の不純物濃度よりも薄く形成することは、メモリセルの短チャネル特性を改善する観点から望ましい。しかし、メモリセル形成領域にp型半導体領域45を形成することによってもメモリセルの短チャネル特性を改善できるので、必須ではない。すなわち、メモリセルの短チャネル特性の改善は、メモリセル形成領域にp型半導体領域45を形成することによっても実現できるのである。このことから、本発明において、メモリセル形成領域にp型半導体領域45を形成することは必須の構成であるということができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。