JP6880595B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）やフラッシュメモリー等の電気的に書き換え可能な不揮発性メモリーを内蔵する半導体装置、及び、その製造方法等に関する。
電気的に書き換え可能な不揮発性メモリーのタイプとして、フローティングゲート型とチャージトラップ型とが知られている。フローティングゲート型のメモリーは、メモリートランジスターの２層のゲート絶縁膜間にフローティングゲート電極が設けられており、フローティングゲート電極に電荷を蓄積することによってデータを記憶する。
これに対し、チャージトラップ型のメモリーは、メモリートランジスターのゲート絶縁膜が、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（ＯＮＯ構造）を有しており、シリコン基板側のシリコン酸化膜（トンネル膜）との界面近傍のシリコン窒化膜に存在する離散トラップに電荷を蓄積する。それにより、メモリートランジスターの閾値電圧が変化するので、データを記憶することができる。そのようなメモリートランジスターは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）、又は、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Semiconductor）とも呼ばれている。
チャージトラップ型の場合には、絶縁膜であるシリコン窒化膜に電荷が蓄積されるので、フローティングゲート型と比較してトンネル膜の絶縁性が多少低下しても問題とならない。また、トンネル膜の膜厚を薄くすることが可能であることから、データの書込み電圧を低くすることができる。ただし、製造工程においてシリコン窒化膜に電荷が捕獲されたまま半導体装置の製造が終了すると、シリコン窒化膜に電荷が捕獲されていない状態と比較して閾値電圧が変動するという問題がある。
関連する技術として、特許文献１には、上記の問題を解決する不揮発性半導体メモリーが開示されている。特許文献１の図２に示されている不揮発性半導体メモリー２００は、シリコン基板１２と、シリコン基板１２上に積層された第１のシリコン酸化膜２０と、第１のシリコン酸化膜２０上に積層された第１のシリコン窒化膜２１と、第１のシリコン窒化膜２１上に積層された第２のシリコン酸化膜２２と、シリコン基板１２上で第１のシリコン酸化膜２０に隣接する第３のシリコン酸化膜３０と、第１の部分が第１のシリコン窒化膜２１に接すると共に第２の部分が第３のシリコン酸化膜３０を介してシリコン基板１２に接する第２のシリコン窒化膜２３とを含む。
この構成によれば、第２のシリコン窒化膜２３が第１のシリコン窒化膜２１に接すると共に第３のシリコン酸化膜３０を介してシリコン基板１２に接するので、製造工程において第１のシリコン窒化膜２１に捕獲された余分な電荷（プロセスチャージ）を、他の製造工程において第２のシリコン窒化膜２３及び第３のシリコン酸化膜３０を介してシリコン基板１２に拡散することができる。従って、メモリートランジスターの閾値電圧に及ぼすプロセスチャージの影響を低減して、メモリーの高速化や低電圧化を図ることができる。
特開２０１３‐１７９１２２号公報（段落００１３−００１４、００３７−００４０、図２）
特許文献１の図２に示されている不揮発性半導体メモリー２００のメモリートランジスターは、サイドウォール部分においても、第３のシリコン酸化膜３０と第２のシリコン窒化膜２３とシリコン酸化膜１１とが積層されたＯＮＯ構造を有している。そのようなメモリートランジスターと周辺回路のＭＯＳトランジスターとを同一の半導体基板に混載する場合に、それらのトランジスターを同一のプロセスで製造すると、ＭＯＳトランジスターのサイドウォールにおいても同様のＯＮＯ構造が形成され、このＯＮＯ構造が寄生メモリーセルとして動作してしまう。
例えば、Ｐウェル内にＮチャネルＭＯＳトランジスターが形成されている場合に、ＭＯＳトランジスターのゲートに基準電位を印加すると共にドレインに高電位を印加すると、ホットキャリア（ホール）が発生し、ゲート電位に引かれて寄生メモリーセルのシリコン窒化膜にトラップされる。その結果、寄生メモリーセル直下の半導体基板の領域に電子が引き寄せられて部分的にＮ型の不純物濃度が高い状態と等価になり、ＰＮジャンクションにおけるリーク電流が増加してＭＯＳトランジスターの特性が変動する。
本発明の幾つかの態様は、チャージトラップ型のメモリートランジスターと周辺回路のＭＯＳトランジスターとを同一の半導体基板に混載する場合に、メモリートランジスターの閾値電圧に及ぼすプロセスチャージの影響を低減すると共に、ＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成されることによる特性変動を抑制した半導体装置を提供することに関連している。また、本発明の他の幾つかの態様は、従来の半導体装置の製造工程に新たなフォトリソグラフィー工程を追加することなく、上記の半導体装置を製造できる半導体装置の製造方法等を提供することに関連している。
本発明の第１の態様に係る半導体装置は、半導体基板と、半導体基板上に順に配置された第１のシリコン酸化膜、第１のシリコン窒化膜、第２のシリコン酸化膜、及び、第１のゲート電極を含むメモリートランジスターと、半導体基板上に順に配置された第３のシリコン酸化膜及び第２のゲート電極を含むＭＯＳトランジスターとを備え、メモリートランジスターが、第１のシリコン酸化膜の延在部と、第１のシリコン窒化膜に接する第２のシリコン窒化膜と、第４のシリコン酸化膜とが半導体基板上に順に配置されたサイドウォールを有し、ＭＯＳトランジスターが、半導体基板上に配置された第５のシリコン酸化膜を含むサイドウォールを有する。
本発明の第１の態様によれば、第１のシリコン窒化膜を含むＯＮＯ構造上に第１のゲート電極を有し、プロセスチャージによって第１のシリコン窒化膜に捕獲された電荷をサイドウォールの第２のシリコン窒化膜を介して半導体基板等に拡散させることができるメモリートランジスターと、第３のシリコン酸化膜上に第２のゲート電極を有し、半導体基板上に配置された第５のシリコン酸化膜を含むサイドウォールに寄生メモリーセルが形成され難いＭＯＳトランジスターとが、同一の半導体基板に混載される。従って、メモリートランジスターの閾値電圧に及ぼすプロセスチャージの影響を低減すると共に、ＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成されることによる特性変動を抑制した半導体装置を提供することができる。
ここで、第５のシリコン酸化膜が、第１のシリコン酸化膜の膜厚よりも厚い膜厚を有することが望ましい。さらに、第５のシリコン酸化膜が、第４のシリコン酸化膜の膜厚と略等しい膜厚を有することが望ましい。それにより、第５のシリコン酸化膜上にシリコン窒化膜が形成されたとしても、そのシリコン窒化膜に電荷が蓄積され難いので、ＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成され難くなる。
また、ＭＯＳトランジスターのサイドウォールが、第２のゲート電極の側面及び第３のシリコン酸化膜の側面に接する第３のシリコン窒化膜をさらに含んでも良い。その場合には、ＭＯＳトランジスターのサイドウォールに第３のシリコン窒化膜が含まれていても、第３のシリコン窒化膜から第２のゲート電極に電荷を拡散することができるので、ＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成され難くなる。
さらに、半導体装置が、半導体基板上に順に配置された第６のシリコン酸化膜及び第３のゲート電極を含む第２のＭＯＳトランジスターをさらに備え、第２のＭＯＳトランジスターが、半導体基板上に順に配置された第４のシリコン窒化膜及び第７のシリコン酸化膜を含むサイドウォールを有するようにしても良い。第２のＭＯＳトランジスターのサイドウォールにおいては、第４のシリコン窒化膜が半導体基板上に直接配置されるので、第２のＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成され難くなる。
その場合に、第４のシリコン窒化膜が、第２のシリコン窒化膜の膜厚と略等しい膜厚を有しても良い。それにより、第２のシリコン窒化膜と第４のシリコン窒化膜とを同時に形成して、半導体装置の製造工程を短縮することが可能となる。
また、ＭＯＳトランジスターに印加される電圧が、第２のＭＯＳトランジスターに印加される電圧よりも高くても良い。このように、構造及び耐圧が異なる複数種類のＭＯＳトランジスターを設けることにより、高電圧を要するメモリーセル駆動回路等に高耐圧のＭＯＳトランジスターを用い、高電圧を要しないロジック回路等に低耐圧のＭＯＳトランジスターを用いて、それぞれの回路の動作を適切化することができる。
以上において、少なくともメモリートランジスター上に、第２のシリコン窒化膜に接する第５のシリコン窒化膜が配置されていても良い。それにより、プロセスチャージによってメモリートランジスターの第１のシリコン窒化膜に捕獲された電荷を第２のシリコン窒化膜を介して第５のシリコン窒化膜にも拡散させて、メモリートランジスターの閾値電圧に及ぼすプロセスチャージの影響をさらに低減することができる。
本発明の第２の態様に係る半導体装置の製造方法は、半導体基板の第１の領域上に第１のシリコン酸化膜、第１のシリコン窒化膜、及び、第２のシリコン酸化膜を順に形成する工程（ａ）と、半導体基板の第２の領域上に第３のシリコン酸化膜を形成する工程（ｂ）と、第２及び第３のシリコン酸化膜上に導電膜を形成する工程（ｃ）と、導電膜をパターニングすることにより、第２のシリコン酸化膜上に第１のゲート電極を形成すると共に、第３のシリコン酸化膜上に第２のゲート電極を形成する工程（ｄ）と、第１及び第２のゲート電極をマスクとして、平面視で第１のゲート電極の周囲に第１のシリコン酸化膜の一部が残るように、第１〜第３のシリコン酸化膜及び第１のシリコン窒化膜を部分的に除去する工程（ｅ）と、第１のシリコン酸化膜及び第１のゲート電極上に、第１のシリコン窒化膜に接するように第２のシリコン窒化膜を形成すると共に、第２のゲート電極上に第３のシリコン窒化膜を形成する工程（ｆ）と、第３のシリコン窒化膜の少なくとも一部を除去する工程（ｇ）と、第２のシリコン窒化膜上に第４のシリコン酸化膜を形成すると共に、半導体基板の第２の領域上に第５のシリコン酸化膜を形成する工程（ｈ）とを備える。
本発明の第２の態様によれば、第１のシリコン窒化膜を含むＯＮＯ構造上に第１のゲート電極を有し、プロセスチャージによって第１のシリコン窒化膜に捕獲された電荷をサイドウォールの第２のシリコン窒化膜を介して半導体基板等に拡散させることができるメモリートランジスターと、第３のシリコン酸化膜上に第２のゲート電極を有し、サイドウォールの第３のシリコン窒化膜の少なくとも一部が除去されて寄生メモリーセルが形成され難いＭＯＳトランジスターとが、同一の半導体基板に同時形成される。従って、メモリートランジスターの閾値電圧に及ぼすプロセスチャージの影響を低減すると共に、ＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成されることによる特性変動を抑制した半導体装置を製造することができる。
ここで、工程（ｇ）が、少なくとも第２のシリコン窒化膜上にレジストを形成し、レジストをマスクとして第３のシリコン窒化膜をエッチングすることを含み、半導体装置の製造方法が、工程（ｇ）と工程（ｈ）との間で、少なくともレジスト及び第２のゲート電極をマスクとして、半導体基板の第２の領域に不純物を注入する工程をさらに備えるようにしても良い。
それにより、第３のシリコン窒化膜をエッチングするためのマスクとして用いられたレジストを、半導体基板の第２の領域に不純物を注入するためのマスクとして用いることができる。従って、従来の半導体装置の製造工程に新たなフォトリソグラフィー工程を追加することなく、上記の半導体装置を製造することができる。
また、第５のシリコン酸化膜が、第１のシリコン酸化膜の膜厚よりも厚い膜厚を有することが望ましい。それにより、第５のシリコン酸化膜上にシリコン窒化膜が形成されたとしても、そのシリコン窒化膜に電荷が蓄積され難いので、ＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成され難くなる。
さらに、工程（ｇ）が、第２のゲート電極の側面及び第３のシリコン酸化膜の側面に接する第３のシリコン窒化膜を残すように、第３のシリコン窒化膜の一部を除去することを含んでも良い。その場合には、ＭＯＳトランジスターのサイドウォールに第３のシリコン窒化膜が含まれていても、第３のシリコン窒化膜から第２のゲート電極に電荷を拡散することができるので、ＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成され難くなる。
あるいは、工程（ｇ）が、第３のシリコン窒化膜の全部を除去することを含んでも良い。第３のシリコン窒化膜の全部が除去される場合には、ＭＯＳトランジスターのサイドウォールに寄生メモリーセルが形成されなくなる。
以上において、半導体装置の製造方法が、半導体基板の第３の領域上に第６のシリコン酸化膜を形成する工程をさらに備え、工程（ｃ）が、第６のシリコン酸化膜上に導電膜を形成することを含み、工程（ｄ）が、導電膜をパターニングすることにより、第６のシリコン酸化膜上に第３のゲート電極を形成することを含み、工程（ｅ）が、第３のゲート電極をマスクとして、平面視で第３のゲート電極の周囲に第６のシリコン酸化膜が残らないように第６のシリコン酸化膜を除去することを含み、工程（ｆ）が、半導体基板及び第３のゲート電極上に第４のシリコン窒化膜を形成することを含み、工程（ｈ）が、第４のシリコン窒化膜上に第７のシリコン酸化膜を形成することを含むようにしても良い。
それにより、第６のシリコン酸化膜上に第３のゲート電極を有し、サイドウォールの第４のシリコン窒化膜が半導体基板上に直接配置されて寄生メモリーセルが形成され難い第２のＭＯＳトランジスターを、メモリートランジスター及びＭＯＳトランジスターと共に同一の半導体基板に同時形成することができる。
また、半導体装置の製造方法が、少なくともメモリートランジスター上に、第２のシリコン窒化膜に接する第５のシリコン窒化膜を形成する工程をさらに備えるようにしても良い。それにより、プロセスチャージによってメモリートランジスターの第１のシリコン窒化膜に捕獲された電荷を第２のシリコン窒化膜を介して第５のシリコン窒化膜にも拡散させて、メモリートランジスターの閾値電圧に及ぼすプロセスチャージの影響をさらに低減することができる。
さらに、工程（ｇ）が、半導体基板の第２の領域の一部を除去することを含んでも良い。それにより、ＭＯＳトランジスターのサイドウォールを構成する第５のシリコン酸化膜が半導体基板上に確実に形成されるので、サイドウォールの強度が向上する。又は、工程（ｅ）が、半導体基板の第３の領域の一部を除去することを含むようにしても良い。それにより、第２のＭＯＳトランジスターのサイドウォールを構成する第４のシリコン窒化膜が半導体基板上に確実に形成されるので、寄生メモリーセルがさらに形成され難くなる。
本発明の一実施形態に係る半導体装置の構成例を示す断面図。 本発明の一実施形態に係る半導体装置の第１の工程における断面図。 本発明の一実施形態に係る半導体装置の第２の工程における断面図。 本発明の一実施形態に係る半導体装置の第３の工程における断面図。 本発明の一実施形態に係る半導体装置の第４の工程における断面図。 本発明の一実施形態に係る半導体装置の第５の工程における断面図。 本発明の一実施形態に係る半導体装置の第６の工程における断面図。 本発明の一実施形態に係る半導体装置の第７の工程における断面図。 本発明の一実施形態に係る半導体装置の第８の工程における断面図。 本発明の一実施形態に係る半導体装置の第９の工程における断面図。 本発明の一実施形態に係る半導体装置の第１０の工程における断面図。 本発明の一実施形態に係る半導体装置の第１１の工程における断面図。 本発明の一実施形態に係る半導体装置の第１２の工程における断面図。 本発明の一実施形態に係る半導体装置の第１３の工程における断面図。 本発明の一実施形態に係る半導体装置の第１４の工程における断面図。 本発明の一実施形態に係る半導体装置の第１５の工程における断面図。 本発明の一実施形態に係る半導体装置の第１６の工程における断面図。 本発明の一実施形態に係る半導体装置の第１７の工程における断面図。 本発明の一実施形態に係る半導体装置の第１８の工程における断面図。 本発明の一実施形態に係る半導体装置の第１９の工程における断面図。 本発明の一実施形態に係る半導体装置の第２０の工程における断面図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明の一実施形態に係る半導体装置においては、チャージトラップ型のメモリートランジスターと、周辺回路のＭＯＳトランジスターとが、同一の半導体基板に混載される。
＜半導体装置の構成＞
図１は、本発明の一実施形態に係る半導体装置の構成例を示す断面図である。この半導体装置は、半導体基板１０と、半導体基板１０に形成されたチャージトラップ型のメモリートランジスターＱ１及び高耐圧のＭＯＳトランジスターＱ２とを備え、さらに、第２のＭＯＳトランジスターとして低耐圧のＭＯＳトランジスターＱ３を備えても良い。それらのトランジスターＱ１〜Ｑ３は、素子分離領域２０によって分離されても良い。
半導体基板１０としては、例えば、Ｐ型又はＮ型の不純物を含むシリコン（Ｓｉ）ウエハーが用いられる。半導体基板１０の所定の領域には、Ｎ型又はＰ型のウェル領域１１が形成されても良い。例えば、Ｐ型の不純物としては、ボロン（Ｂ）等が用いられ、Ｎ型の不純物としては、燐（Ｐ）又はアンチモン（Ｓｂ）等が用いられる。
図１に示すように、メモリートランジスターＱ１は、半導体基板１０の第１の領域１０１上に順に配置された第１のシリコン酸化膜（ＳｉＯ２）３１と、第１のシリコン窒化膜（Ｓｉ３Ｎ４）４１と、第２のシリコン酸化膜３２と、第１のゲート電極５１とを含んでいる。それにより、半導体基板１０と第１のゲート電極５１との間に、ＯＮＯ構造を有するゲート絶縁膜が構成される。トランジスターＱ１〜Ｑ３のゲート電極は、例えば、不純物がドープされて導電性を有するポリシリコンで構成される。
一方、高耐圧のＭＯＳトランジスターＱ２は、半導体基板１０の第２の領域１０２上に順に配置された第３のシリコン酸化膜３３と、第２のゲート電極５２とを含んでいる。第３のシリコン酸化膜３３は、ＭＯＳトランジスターＱ２のゲート絶縁膜を構成する。
また、メモリートランジスターＱ１は、第１のゲート電極５１及びゲート絶縁膜の両側にサイドウォールを有している。各々のサイドウォールにおいて、第１のシリコン酸化膜３１の延在部３１ａと、第１のシリコン窒化膜４１に接する第２のシリコン窒化膜４２と、第４のシリコン酸化膜３４とが、半導体基板１０上に順に配置されている。
第２のシリコン窒化膜４２は、半導体基板１０の主面（図中の上面）に沿って延在する第１の部分４２ａと、半導体基板の主面に交わる面に沿って延在する第２の部分４２ｂとを有しても良い。第１の部分４２ａは、第１のシリコン酸化膜３１の延在部３１ａを介して半導体基板１０に対向すると共に、第１のシリコン窒化膜４１の側面に接している。第２の部分４２ｂは、第１のゲート電極５１の側面と、第２のシリコン酸化膜３２の側面と、第１のシリコン窒化膜４１の側面とに接している。あるいは、第２の部分４２ｂが省略されても良い。
一方、高耐圧のＭＯＳトランジスターＱ２は、第２のゲート電極５２及びゲート絶縁膜の両側にサイドウォールを有している。各々のサイドウォールは、半導体基板１０上に配置された第５のシリコン酸化膜３５を含んでいる。ＭＯＳトランジスターＱ２のサイドウォールは、第２のゲート電極５２の側面及び第３のシリコン酸化膜３３の側面に接する第３のシリコン窒化膜４３をさらに含んでも良い。また、半導体基板１０と第３のシリコン窒化膜４３との間には、第３のシリコン酸化膜３３が延在しても良い。
低耐圧のＭＯＳトランジスターＱ３は、半導体基板１０の第３の領域１０３上に順に配置された第６のシリコン酸化膜３６と、第３のゲート電極５３とを含んでいる。第６のシリコン酸化膜３６は、ＭＯＳトランジスターＱ３のゲート絶縁膜を構成する。また、ＭＯＳトランジスターＱ３は、第３のゲート電極５３及びゲート絶縁膜の両側にサイドウォールを有している。各々のサイドウォールは、半導体基板１０上に順に配置された第４のシリコン窒化膜４４と、第７のシリコン酸化膜３７とを含んでいる。
第４のシリコン窒化膜４４は、半導体基板１０の主面に沿って延在する第１の部分４４ａと、半導体基板の主面に交わる面に沿って延在する第２の部分４４ｂとを有しても良い。あるいは、第２の部分４４ｂが省略されても良い。第４のシリコン窒化膜４４の第１の部分４４ａは、第２のシリコン窒化膜４２の第１の部分４２ａの膜厚と略等しい膜厚を有しても良い。それにより、第２のシリコン窒化膜４２と第４のシリコン窒化膜４４とを同時に形成して、半導体装置の製造工程を短縮することが可能となる。
半導体基板１０内には、トランジスターＱ１〜Ｑ３のソース／ドレインを構成する不純物領域１２〜１５が形成されている。ここで、不純物領域１２及び１３は、サイドウォールの下方に位置する半導体基板１０の表層に浅く形成されたソース／ドレインのエクステンション領域（拡張領域）であり、ＬＤＤ（lightly doped drain：低濃度不純物ドレイン）とも呼ばれている。エクステンション領域は、トランジスターの種類によっては省略しても良い。
メモリートランジスターＱ１の不純物領域１２〜１５は、第１のゲート電極５１の下方に位置する半導体基板１０のチャネル領域をゲート長方向（図中の左右方向）に挟んでいる。高耐圧のＭＯＳトランジスターＱ２の不純物領域１２〜１５は、第２のゲート電極５２の下方に位置する半導体基板１０のチャネル領域をゲート長方向に挟んでいる。低耐圧のＭＯＳトランジスターＱ３の不純物領域１２〜１５は、第３のゲート電極５３の下方に位置する半導体基板１０のチャネル領域をゲート長方向に挟んでいる。
さらに、トランジスターＱ１〜Ｑ３の不純物領域１４及び１５上にコバルト（Ｃｏ）又はチタン（Ｔｉ）等の金属を堆積させてシリサイド化し、未反応の金属を除去することにより、不純物領域１４及び１５上にコバルトシリサイド（ＣｏＳｉ）又はチタンシリサイド（ＴｉＳｉ）等のメタルシリサイド層を設けても良い。
メモリートランジスターＱ１は、チャージトラップ型の不揮発性メモリーセルを構成する。メモリートランジスターＱ１において、トンネル膜としての第１のシリコン酸化膜３１と、電荷蓄積層としての第１のシリコン窒化膜４１と、ブロック膜としての第２のシリコン酸化膜３２とが積層されて、ＯＮＯ構造を構成する。
メモリートランジスターＱ１は、電荷蓄積層に電荷を蓄積することによって閾値電圧が変化することにより、データを記憶することができる。ここで、トンネル膜が厚すぎる場合には、電荷蓄積層に電荷が蓄積され難くなり、トンネル膜が薄すぎる場合には、電荷蓄積層に蓄積された電荷が半導体基板１０に放出され易くなるので、トンネル膜の膜厚を適切に設定する必要がある。
高耐圧のＭＯＳトランジスターＱ２のゲート絶縁膜である第３のシリコン酸化膜３３は、低耐圧のＭＯＳトランジスターＱ３のゲート絶縁膜である第６のシリコン酸化膜３６よりも厚く形成されている。従って、高耐圧のＭＯＳトランジスターＱ２に印加される電圧は、低耐圧のＭＯＳトランジスターＱ３に印加される電圧よりも高くすることができる。
高耐圧のＭＯＳトランジスターＱ２は、例えば、５Ｖの高電圧で動作し、不揮発性メモリーセルにデータの書き込み、消去、又は、読み出しを行わせるためのメモリーセル駆動回路（スイッチ回路を含む）等において用いられる。低耐圧のＭＯＳトランジスターＱ３は、例えば、１．８Ｖの低電圧で動作し、ロジック回路等において用いられる。
このように、構造及び耐圧が異なる複数種類のＭＯＳトランジスターを設けることにより、高電圧を要するメモリーセル駆動回路等に高耐圧のＭＯＳトランジスターＱ２を用い、高電圧を要しないロジック回路等に低耐圧のＭＯＳトランジスターＱ３を用いて、それぞれの回路の動作を適切化することができる。
さらに、トランジスターＱ１〜Ｑ３上に、第５のシリコン窒化膜４５が配置されても良い。トランジスターＱ１〜Ｑ３が形成された半導体基板１０又は第５のシリコン窒化膜４５上には、ＢＰＳＧ（Boron Phosphorus Silicon Glass）等の層間絶縁膜６０が設けられている。層間絶縁膜６０は、所定の位置に開口を有しており、層間絶縁膜６０上に配置されたアルミニウム（Ａｌ）等の配線８１〜８３が、層間絶縁膜６０の開口内に配置されたタングステン（Ｗ）等のプラグ７１〜７３を介して、トランジスターＱ１〜Ｑ３のゲート電極にそれぞれ接続されている。同様に、トランジスターＱ１〜Ｑ３のソース／ドレインにも、プラグを介して配線が接続される（図示せず）。このようにして、必要に応じて所定数の層間絶縁膜及び配線層が形成されている。
ところで、半導体装置の製造工程においては、プラズマを用いるエッチングやスパッタリング等の処理が多用される。その際に、メモリートランジスターＱ１において、第１のシリコン酸化膜３１と第２のシリコン酸化膜３２とに挟まれた電荷蓄積層としての第１のシリコン窒化膜４１に、プラズマ由来の電荷が注入されて捕獲される。本願においては、このような現象をプロセスチャージと呼ぶ。
一般に、メモリートランジスターのサイドウォールとしては厚いシリコン酸化膜が用いられるが、プロセスチャージが発生した場合には、シリコン酸化膜の絶縁性が高いので、プロセスチャージによって電荷蓄積層に捕獲された電荷を拡散させることが困難である。従って、電荷蓄積層に多くの電荷が捕獲されたまま半導体装置の製造が終了すると、メモリートランジスターの閾値電圧が変動してしまう。
これに対し、本実施形態に係る半導体装置においては、電荷蓄積層である第１のシリコン窒化膜４１に接すると共に、トンネル膜である第１のシリコン酸化膜３１の延在部３１ａを介して半導体基板１０に対向する第２のシリコン窒化膜４２が設けられている。シリコン窒化膜はシリコン酸化膜に比べて電気絶縁性が低いので、プロセスチャージによって第１のシリコン窒化膜４１に捕獲された電荷を第２のシリコン窒化膜４２を介して半導体基板１０等に拡散させることができる。なお、第２のシリコン窒化膜４２は、シリコン酸化膜よりも電気絶縁性の低い絶縁膜であれば良く、例えば、シリコン酸窒化膜であっても良い。
また、第１のシリコン酸化膜３１の延在部３１ａの膜厚は、第１のシリコン窒化膜４１の下方における第１のシリコン酸化膜３１の膜厚よりも薄いことが望ましい。それにより、プロセスチャージによって第１のシリコン窒化膜４１に捕獲された電荷を第２のシリコン窒化膜４２を介して半導体基板１０に拡散させる効果が大きくなる。好ましくは、第１のシリコン酸化膜３１の延在部３１ａの膜厚が２２Å以下で、第２のシリコン窒化膜４２の膜厚が４５Å以上の場合に、メモリートランジスターＱ１の閾値電圧が０．５Ｖ〜０．６Ｖ付近に低下して安定するようになる。
さらに、少なくともメモリートランジスターＱ１上に、第２のシリコン窒化膜４２に接する第５のシリコン窒化膜４５が配置されている場合には、プロセスチャージによってメモリートランジスターＱ１の第１のシリコン窒化膜４１に捕獲された電荷を第２のシリコン窒化膜４２を介して第５のシリコン窒化膜４５にも拡散させて、メモリートランジスターＱ１の閾値電圧に及ぼすプロセスチャージの影響をさらに低減することができる。
ここで、第１のシリコン窒化膜４１に捕獲された電荷の拡散は、加熱処理を行うことによって加速される。加熱処理としては、半導体基板１０に注入された不純物の活性化、又は、不純物領域１４及び１５のシリサイド化等のように、半導体装置の製造工程において通常行われる加熱処理を利用しても良いし、又は、専用の加熱処理工程を設けても良い。
一方、高耐圧のＭＯＳトランジスターＱ２においては、メモリートランジスターＱ１のサイドウォールと同様にＯＮＯ構造のサイドウォールを設けると、ＯＮＯ構造を有する寄生メモリーセルが形成されてしまう。その結果、ドレイン・ゲート間に高電圧を印加すると、ホットキャリアが寄生メモリーセルのシリコン窒化膜にトラップされ、ＰＮジャンクションにおけるリーク電流が増加してＭＯＳトランジスターＱ２の特性が変動する。
そこで、本実施形態に係る半導体装置においては、第１のシリコン窒化膜４１を含むＯＮＯ構造上に第１のゲート電極５１を有し、プロセスチャージによって第１のシリコン窒化膜４１に捕獲された電荷をサイドウォールの第２のシリコン窒化膜４２を介して半導体基板１０等に拡散させることができるメモリートランジスターＱ１と、第３のシリコン酸化膜３３上に第２のゲート電極５２を有し、半導体基板１０上に配置された第５のシリコン酸化膜３５を含むサイドウォールに寄生メモリーセルが形成され難いＭＯＳトランジスターＱ２とが、同一の半導体基板１０に混載される。従って、メモリートランジスターＱ１の閾値電圧に及ぼすプロセスチャージの影響を低減すると共に、ＭＯＳトランジスターＱ２のサイドウォールに寄生メモリーセルが形成されることによる特性変動を抑制した半導体装置を提供することができる。
ここで、第５のシリコン酸化膜３５が、第１のシリコン酸化膜３１の膜厚よりも厚い膜厚を有することが望ましい。さらに、第５のシリコン酸化膜３５が、第４のシリコン酸化膜３４の膜厚と略等しい膜厚を有することが望ましい。それにより、第５のシリコン酸化膜３５上にシリコン窒化膜が形成されたとしても、そのシリコン窒化膜に電荷が蓄積され難いので、ＭＯＳトランジスターＱ２のサイドウォールに寄生メモリーセルが形成され難くなる。なお、「膜厚」とは、半導体基板１０の主面と直交する方向における膜厚を意味する。
また、高耐圧のＭＯＳトランジスターＱ２のサイドウォールに第３のシリコン窒化膜４３が含まれていても、第３のシリコン窒化膜４３は、第２のゲート電極５２の側面に接している。それにより、第３のシリコン窒化膜４３から第２のゲート電極５２に電荷を拡散することができるので、高耐圧のＭＯＳトランジスターＱ２のサイドウォールに寄生メモリーセルが形成され難くなる。
さらに、低耐圧のＭＯＳトランジスターＱ３は、半導体基板１０上に順に配置された第４のシリコン窒化膜４４及び第７のシリコン酸化膜３７を含むサイドウォールを有している。このように、ＭＯＳトランジスターＱ３のサイドウォールにおいては、第４のシリコン窒化膜４４が半導体基板１０上に直接配置されるので、ＭＯＳトランジスターＱ３のサイドウォールに寄生メモリーセルが形成され難くなる。
なお、図１には、メモリートランジスターＱ１〜ＭＯＳトランジスターＱ３のサイドウォールにおいて、厚い形状を有する第４のシリコン酸化膜３４、第５のシリコン酸化膜３５、及び、第７のシリコン酸化膜３７が示されているが、これらは、第２のシリコン窒化膜４２と同様に膜状であっても良い。さらに、その上に、膜状又は厚いシリコン窒化膜が設けられても良い。ただし、このシリコン窒化膜は、第５のシリコン窒化膜４５のように、第２のシリコン窒化膜４２に接することが望ましい。また、第５のシリコン酸化膜３５が膜状である場合においても、第５のシリコン酸化膜３５が第１のシリコン酸化膜３１の膜厚よりも厚い膜厚を有することが望ましい。
＜半導体装置の製造方法＞
次に、本発明の一実施形態に係る半導体装置の製造方法について説明する。
本発明の一実施形態に係る半導体装置の製造方法においては、チャージトラップ型のメモリートランジスターと、周辺回路のＭＯＳトランジスターとが、同一の半導体基板に同時形成される。周辺回路のＭＯＳトランジスターとしては、高耐圧のＭＯＳトランジスターが形成され、さらに、第２のＭＯＳトランジスターとして低耐圧のＭＯＳトランジスターが形成されても良い。
図２〜図２１は、本発明の一実施形態に係る半導体装置の第１〜第２０の工程における断面図である。半導体基板１０としては、例えば、Ｐ型又はＮ型の不純物を含むシリコン（Ｓｉ）ウエハーが用意される。例えば、Ｐ型の不純物としては、ボロン（Ｂ）等が用いられ、Ｎ型の不純物としては、燐（Ｐ）又はアンチモン（Ｓｂ）等が用いられる。
（素子分離領域形成）
図２に示す第１の工程において、半導体基板１０の自然酸化膜がフッ化水素酸（ＨＦ）水溶液等で除去され、隣り合う複数の素子を互いに分離するための素子分離領域２０が、例えば、ＳＴＩ（shallow trench isolation）法によって半導体基板１０に形成される。なお、ＳＴＩ法の替りに、ＬＯＣＯＳ（local oxidation of silicon）法等を用いても良い。その後、半導体基板１０が、洗浄（例えば、ＲＣＡ洗浄）される。ＲＣＡ洗浄は、アンモニア及び過酸化水素水洗浄と塩酸及び過酸化水素水洗浄とを組み合わせたウェット洗浄である。
（ウェル形成）
次に、図３に示す第２の工程において、素子分離領域２０が形成された半導体基板１０上に、熱酸化処理等によってプレ酸化膜（シリコン酸化膜）２１が形成される。プレ酸化膜２１の膜厚は、例えば、１００Å程度である。さらに、図４に示す第３の工程において、半導体基板１０にＮ型又はＰ型のウェル領域１１が形成されても良い。
次に、図５に示す第４の工程において、各トランジスターの閾値電圧を調整するために、トランジスターの型に応じた型のドーパント（不純物イオン）を、トランジスターの特性（閾値電圧）に応じたドーズ量で半導体基板１０（ウェル領域１１）に注入しても良い。例えば、メモリートランジスターが形成される第１の領域１０１にドーパントを注入する場合には、プレ酸化膜２１上にレジストを塗布し、フォトマスクを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、レジストＲ１が形成される。
図５に示すように、レジストＲ１は、メモリートランジスターが形成される第１の領域１０１のプレ酸化膜２１を露出すると共に、高耐圧のＭＯＳトランジスターが形成される第２の領域１０２及び低耐圧のＭＯＳトランジスターが形成される第３の領域１０３上のプレ酸化膜２１を覆っている。
レジストＲ１をマスクとして使用し、半導体基板１０（ウェル領域１１）の第１の領域１０１にドーパントが注入される。その後、レジストＲ１が洗浄によって除去される。同様にして、半導体基板１０の第２の領域１０２及び第３の領域１０３にドーパントを注入しても良い。
次に、図６に示す第５の工程において、第１の領域１０１のプレ酸化膜２１が除去される。例えば、プレ酸化膜２１上にレジストを塗布し、フォトマスクを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、第１の領域１０１のプレ酸化膜２１を露出するレジストが、第２の領域１０２及び第３の領域１０３のプレ酸化膜２１上に形成される。
このレジストをマスクとして使用し、第１の領域１０１のプレ酸化膜２１が、例えば、ＢＨＦ（フッ酸及びフッ化アンモニウムの水溶液）を用いてウェットエッチングされる。それにより、図６に示すように、第１の領域１０１において、半導体基板１０（ウェル領域１１）が露出する。その後、レジストが洗浄によって除去される。
（メモリートランジスターのＯＮＯ膜形成）
次に、図７に示す第６の工程において、半導体基板１０の第１の領域１０１上に、第１のシリコン酸化膜３１と、第１のシリコン窒化膜４１と、第２のシリコン酸化膜３２とが順に形成される。
まず、半導体基板１０の第１の領域１０１上に、トンネル膜となる第１のシリコン酸化膜３１が形成される。具体的には、第１のシリコン酸化膜３１は、半導体基板１０の表面を熱酸化することによって形成されても良い。熱酸化処理は、例えば、酸化ガスとして乾燥酸素（Ｏ２）を用いるドライ酸化処理でも良いし、水蒸気（Ｈ２Ｏ）及び酸素又は窒素（Ｎ２）を用いる水蒸気酸化処理でも良い。熱酸化処理における温度範囲は、例えば、６５０℃〜９００℃である。実際には、半導体基板１０の第１の領域１０１の表面を熱酸化する際に、第２の領域１０２及び第３の領域１０３のプレ酸化膜２１の膜厚も少しだけ増加する。
その後、第１のシリコン酸化膜３１及びプレ酸化膜２１上に、電荷蓄積層となる第１のシリコン窒化膜４１が形成される。第１のシリコン窒化膜４１は、例えば、反応ガスとしてアンモニア（ＮＨ３）及びジクロロシラン（Dichlorosilane：ＤＣＳ、ＳｉＨ２Ｃｌ２）を用いるＣＶＤ（chemical vapor deposition：化学蒸着）法によって形成される。なお、ジクロロシランの替りに、ヘキサクロロジシラン（Hexachlorodisilane：ＨＣＤ、Ｓｉ２Ｃｌ６）等を用いても良い。
その後、第１のシリコン窒化膜４１上に、ブロック膜となる第２のシリコン酸化膜３２が形成される。第２のシリコン酸化膜３２は、例えば、反応ガスとしてジクロロシラン及び一酸化窒素（ＮＯ）を用いるＣＶＤ法によって形成される。高温下でＣＶＤ法によって形成されるシリコン酸化膜は、ＨＴＯ（high temperature oxide）膜とも呼ばれる。なお、ジクロロシランの替りに、ヘキサクロロジシラン等を用いても良い。また、一酸化窒素の替りに二酸化窒素（ＮＯ２）等を用いても良い。
半導体基板１０の第１の領域１０１上に順に形成される第１のシリコン酸化膜３１、第１のシリコン窒化膜４１、及び、第２のシリコン酸化膜３２は、ＯＮＯ膜とも呼ばれ、メモリートランジスターのゲート絶縁膜を構成する。ＯＮＯ膜の合計の膜厚は、例えば、１００Å〜１３０Åの範囲内である。
次に、図８に示す第７の工程において、ＯＮＯ膜が選択的に除去される。例えば、第２のシリコン酸化膜３２上にレジストを塗布し、フォトマスクを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、第１の領域１０１の第２のシリコン酸化膜３２上にレジストＲ２が形成される。レジストＲ２は、第２の領域１０２及び第３の領域１０３の第２のシリコン酸化膜３２を露出している。レジストＲ２をマスクとして使用し、第２の領域１０２及び第３の領域１０３における第２のシリコン酸化膜３２、第１のシリコン窒化膜４１、及び、プレ酸化膜２１が、順次エッチングされる。
具体的には、第２の領域１０２及び第３の領域１０３の第２のシリコン酸化膜３２及び第１のシリコン窒化膜４１は、ＣＤＥ（chemical dry etching）によって除去されても良い。また、第２の領域１０２及び第３の領域１０３のプレ酸化膜２１は、ウェットエッチング（例えば、ＢＨＦエッチング）によって除去されても良い。それにより、第２の領域１０２及び第３の領域１０３において、半導体基板１０（ウェル領域１１）が露出する。その後、レジストＲ２が洗浄によって除去される。
（高耐圧トランジスターのゲート絶縁膜形成）
次に、図９に示す第８の工程において、半導体基板１０の第２の領域１０２上に、高耐圧のＭＯＳトランジスターのゲート絶縁膜となる第３のシリコン酸化膜３３が形成される。第３のシリコン酸化膜３３の膜厚は、例えば、１００Å程度である。
例えば、ＯＮＯ膜が形成された半導体基板１０上に、熱酸化処理等によって、シリコン酸化膜が形成される。次に、シリコン酸化膜等が形成された半導体基板１０上にレジストを塗布し、フォトマスクを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、半導体基板１０の第１の領域１０１及び第３の領域１０３を露出するレジストが、半導体基板１０の第２の領域１０２に形成される。このレジストをマスクとして使用し、不要なシリコン酸化膜がエッチングによって除去される。その結果、半導体基板１０の第２の領域１０２上に第３のシリコン酸化膜３３が形成される。その後、レジストが洗浄によって除去される。
（低耐圧トランジスターのゲート絶縁膜形成）
次に、図１０に示す第９の工程において、半導体基板１０の第３の領域１０３上に、低耐圧のＭＯＳトランジスターのゲート絶縁膜となる第６のシリコン酸化膜３６が、例えば、熱酸化処理等によって形成される。第６のシリコン酸化膜３６の膜厚は、例えば、３０Å程度である。
実際には、半導体基板１０の表面を熱酸化する際に、第２の領域１０２の第３のシリコン酸化膜３３の膜厚も少しだけ増加するが、第１の領域１０１の第２のシリコン酸化膜３２の膜厚は、殆ど増加しない。なお、図９及び図１０において、高耐圧トランジスターのゲート絶縁膜を形成した後に低耐圧トランジスターのゲート絶縁膜を形成したが、低耐圧トランジスターのゲート絶縁膜を形成した後に高耐圧トランジスターのゲート絶縁膜を形成しても良い。
（ゲート電極形成）
次に、図１１に示す第１０の工程において、第１の領域１０１の第２のシリコン酸化膜３２、第２の領域１０２の第３のシリコン酸化膜３３、及び、第３の領域１０３の第６のシリコン酸化膜３６上に、導電膜５０が形成される。例えば、導電膜５０は、ノンドープのポリシリコン膜にドーパント（例えば、砒素等の不純物イオン）を注入して形成される。ノンドープのポリシリコン膜は、例えば、反応ガスとしてシラン（ＳｉＨ４）を用いるＣＶＤ法によって形成される。あるいは、反応ガスとしてシラン（ＳｉＨ４）及びホスフィン（ＰＨ３）を用いるＣＶＤ法によって導電膜５０が形成されても良い。
次に、図１２に示す第１１の工程において、導電膜５０（図１１）をパターニングすることにより、第２のシリコン酸化膜３２上に第１のゲート電極５１が形成され、第３のシリコン酸化膜３３上に第２のゲート電極５２が形成され、第６のシリコン酸化膜３６上に第３のゲート電極５３が形成される。
例えば、図１１に示す導電膜５０上にレジストを塗布し、フォトマスクを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、第２のシリコン酸化膜３２の一部、第３のシリコン酸化膜３３の一部、及び、第６のシリコン酸化膜３６の一部上にレジストが形成される。
このレジストをマスクとして使用し、導電膜５０がドライエッチングされる。その際に、例えば、第３の領域１０３において導電膜５０の下層に位置する第６のシリコン酸化膜３６が露出したときに、ドライエッチングを終了するようにしても良い。その結果、図１２に示すように、第１の領域１０１において第１のゲート電極５１が形成され、第２の領域１０２において第２のゲート電極５２が形成され、第３の領域１０３において第３のゲート電極５３が形成される。その後、レジストが洗浄によって除去されても良い。
（低耐圧トランジスターのエクステンション領域形成）
次に、図１３に示す第１２の工程において、半導体基板１０の第３の領域１０３に、低耐圧のＭＯＳトランジスターのソース／ドレインのエクステンション領域となる不純物領域１２及び１３が形成される。即ち、第３の領域１０３の不純物領域１２及び１３を形成するために必要なドーパント（例えば、砒素又は燐等の不純物イオン）が、半導体基板１０の第３の領域１０３に注入される。
具体的には、まず、図１２に示す第１の領域１０１の第２のシリコン酸化膜３２及び第１のゲート電極５１、第２の領域１０２の第３のシリコン酸化膜３３及び第２のゲート電極５２、及び、第３の領域１０３の第６のシリコン酸化膜３６及び第３のゲート電極５３上にレジストが塗布される。さらに、フォトマスクを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、第３の領域１０３の第６のシリコン酸化膜３６及び第３のゲート電極５３を露出するレジストが形成される。
このレジスト及び第３のゲート電極５３をマスクとして使用し、半導体基板１０の第３の領域１０３の一部にドーパントが注入される。それにより、図１３に示すように、平面視で第３のゲート電極５３の周囲の半導体基板１０の第３の領域１０３に、不純物領域１２及び１３が形成される。なお、本願において、「平面視」とは、半導体基板１０の主面に垂直な方向から各部を透視することを言う。
その後、レジストが洗浄処理によって除去される。レジストの洗浄処理は、例えば、ウェット洗浄又はアッシング洗浄等によって行われる。ウェット洗浄は、例えば、ＲＣＡ洗浄でも良いし、ＲＣＡ洗浄中のアンモニア及び過酸化水素水洗浄だけでも良い。アッシング洗浄は、オゾン又は酸素等のガスとレジストとの化学反応によってレジストを剥離する光励起アッシング洗浄でも良いし、酸素ガスを高周波等によりプラズマ化させ、そのプラズマを利用してレジストを剥離するプラズマアッシング洗浄でも良い。
図１３に示すように、レジストの洗浄処理によって、平面視で第１のゲート電極５１の周囲の第２のシリコン酸化膜３２及び第１のシリコン窒化膜４１が完全に除去される。一方、平面視で第１のゲート電極５１の周囲の第１のシリコン酸化膜３１の上部が除去されるが、一部（下部）は除去されずに残る。また、平面視で第２のゲート電極５２の周囲の第３のシリコン酸化膜３３の上部が除去されるが、一部（下部）は除去されずに残る。あるいは、平面視で第２のゲート電極５２の周囲の第３のシリコン酸化膜３３が全て除去されても良い。さらに、平面視で第３のゲート電極５３の周囲の第６のシリコン酸化膜３６が完全に除去される。
このように、第１のゲート電極５１及び第２のゲート電極５２をマスクとして、平面視で第１のゲート電極５１の周囲に第１のシリコン酸化膜３１の一部が残り、平面視で第２のゲート電極５２の周囲に第３のシリコン酸化膜３３の一部が残るように、第１のシリコン酸化膜３１〜第３のシリコン酸化膜３３及び第１のシリコン窒化膜４１が部分的に除去される。
また、図１３に示す第１２の工程において、平面視で第３のゲート電極５３の周囲の半導体基板１０の第３の領域１０３の一部（上部）が除去されても良い。それにより、図１に示すように、低耐圧のＭＯＳトランジスターＱ３のサイドウォールを構成する第４のシリコン窒化膜４４が半導体基板１０上に確実に形成されるので、寄生メモリーセルがさらに形成され難くなる。
（メモリートランジスターのエクステンション領域形成）
次に、図１４に示す第１３の工程及び図１５に示す第１４の工程において、半導体基板１０の第１の領域１０１に、メモリートランジスターのソース／ドレインのエクステンション領域となる不純物領域１２及び１３が形成される。即ち、第１の領域１０１の不純物領域１２及び１３を形成するために必要なドーパント（例えば、砒素又は燐等の不純物イオン）が、半導体基板１０の第１の領域１０１に注入される。
具体的には、まず、第１の領域１０１の第１のシリコン酸化膜３１及び第１のゲート電極５１、第２の領域１０２の第３のシリコン酸化膜３３及び第２のゲート電極５２、及び、半導体基板１０の第３の領域１０３及び第３のゲート電極５３上にレジストが塗布される。さらに、フォトマスクを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、図１４に示すように、第１の領域１０１の第１のシリコン酸化膜３１及び第１のゲート電極５１を露出するレジストＲ３が形成される。
レジストＲ３及び第１のゲート電極５１をマスクとして使用し、半導体基板１０の第１の領域１０１の一部にドーパントが注入される。それにより、図１５に示すように、平面視で第１のゲート電極５１の周囲の半導体基板１０の第１の領域１０１に、不純物領域１２及び１３が形成される。その後、レジストが洗浄処理によって除去される。このとき、第２のゲート電極５２の周囲の第３のシリコン酸化膜３３の膜厚は、５０Å以下、さらに好ましくは、２０Å以下になっている。
本実施形態において、第１のシリコン窒化膜４１にホットキャリアを注入するために、第１の領域１０１の不純物領域１２及び１３におけるドーパントのドーズ量の範囲は、例えば、７×１０１４個／ｃｍ２以上である。
図１５に示すように、第１のゲート電極５１の周囲の第２のシリコン酸化膜３２及び第１のシリコン窒化膜４１が完全に除去されると共に、第１のゲート電極５１の周囲の第１のシリコン酸化膜３１の上部が除去されている。従って、第１の領域１０１の不純物領域１２及び１３を形成するために必要なドーパントを注入する際に、高精度にドーパントのドーズ量（不純物の濃度）を調整することができる。
その際に、第２のシリコン酸化膜３２及び第１のシリコン窒化膜４１による障害がなく、第１のシリコン酸化膜３１による障害が少ないので、ドーパントの注入エネルギーが低下するように調整して、半導体基板１０の第１の領域１０１（ウェル領域１１）にドーパントを浅く注入することができる。
（サイドウォール形成１）
次に、図１６に示す第１５の工程において、第１の領域１０１〜第３の領域１０３に形成されたトランジスター上にシリコン窒化膜が形成される。即ち、第１の領域１０１の第１のシリコン酸化膜３１及び第１のゲート電極５１上に、第１のシリコン窒化膜４１に接するように第２のシリコン窒化膜４２が形成される。また、第２の領域１０２の第３のシリコン酸化膜３３及び第２のゲート電極５２上に、第３のシリコン窒化膜４３が形成される。さらに、半導体基板１０の第３の領域１０３及び第３のゲート電極５３上に、第４のシリコン窒化膜４４が形成される。
第２のシリコン窒化膜４２と第４のシリコン窒化膜４４とを同時に形成することにより、半導体基板１０の主面に沿って延在する第２のシリコン窒化膜４２の第１の部分と、半導体基板１０の主面に沿って延在する第４のシリコン窒化膜４４の第１の部分とが、略等しい膜厚を有することになる。
次に、第３のシリコン窒化膜４３の少なくとも一部が除去される。例えば、図１７に示す第１６の工程において、第１の領域１０１の第２のシリコン窒化膜４２及び第３の領域１０３の第４のシリコン窒化膜４４上にレジストを塗布し、フォトマスクを用いたフォトリソグラフィー法によって露光及び現像を行うことにより、第２のシリコン窒化膜４２及び第４のシリコン窒化膜４４上にレジストＲ４が形成される。レジストＲ４は、第３のシリコン窒化膜４３を露出している。
次に、図１８に示す第１７の工程において、レジストＲ４及び第２のゲート電極５２をマスクとして使用し、第３のシリコン窒化膜４３をエッチングすることにより、第３のシリコン窒化膜４３の少なくとも一部が除去される。エッチングとしては、ドライエッチングが好適である。
その際に、第２のゲート電極５２及び第３のシリコン酸化膜３３の側面の一部に第３のシリコン窒化膜４３を残すように、第３のシリコン窒化膜４３の一部を除去するようにしても良い。その場合には、図１に示すように、高耐圧のＭＯＳトランジスターＱ２のサイドウォールに第３のシリコン窒化膜４３が含まれていても、第３のシリコン窒化膜４３から第２のゲート電極５２に電荷を拡散することができるので、ＭＯＳトランジスターＱ２のサイドウォールに寄生メモリーセルが形成され難くなる。あるいは、第１７の工程において、第３のシリコン窒化膜４３の全部を除去するようにしても良い。第３のシリコン窒化膜４３の全部が除去される場合には、ＭＯＳトランジスターＱ２のサイドウォールに寄生メモリーセルが形成されなくなる。
また、第１７の工程において、平面視で第２のゲート電極５２の周囲の半導体基板１０の第２の領域１０２の一部（上部）が除去されても良い。それにより、図１に示すように、高耐圧のＭＯＳトランジスターＱ２のサイドウォールを構成する第５のシリコン酸化膜３５が半導体基板１０上に確実に形成されるので、サイドウォールの強度が向上する。
（高耐圧トランジスターのエクステンション領域形成）
次に、図１９に示す第１８の工程及び図２０に示す第１９の工程において、半導体基板１０の第２の領域１０２に、高耐圧のＭＯＳトランジスターのソース／ドレインのエクステンション領域となる不純物領域１２及び１３が形成される。
即ち、図１９に示すように、図１７に示す第１６の工程において形成されたレジストＲ４と、第２のゲート電極５２とをマスクとして、第２の領域１０２の不純物領域１２及び１３を形成するために必要なドーパント（例えば、砒素又は燐等の不純物イオン）が、半導体基板１０の第２の領域１０２に注入される。それにより、図２０に示すように、平面視で第２のゲート電極５２の周囲の半導体基板１０の第２の領域１０２に、不純物領域１２及び１３が形成される。その後、レジストＲ４が洗浄処理によって除去される。
それにより、第３のシリコン窒化膜４３をエッチングするためのマスクとして用いられたレジストＲ４を、半導体基板１０の第２の領域１０２にドーパントを注入するためのマスクとして用いることができる。従って、従来の半導体装置の製造工程に新たなフォトリソグラフィー工程を追加することなく、本実施形態に係る半導体装置を製造することができる。
（サイドウォール形成２）
次に、図２１に示す第２０の工程において、第１の領域１０１の第２のシリコン窒化膜４２上に第４のシリコン酸化膜３４が形成され、半導体基板１０の第２の領域１０２上に第５のシリコン酸化膜３５が形成され、第３の領域１０３の第４のシリコン窒化膜４４上に第７のシリコン酸化膜３７が形成される。第５のシリコン酸化膜３５は、第１のシリコン酸化膜３１の膜厚よりも厚い膜厚を有することが望ましい。さらに、第５のシリコン酸化膜３５が、第４のシリコン酸化膜３４の膜厚と略等しい膜厚を有することが望ましい。
具体的には、例えば、ＣＶＤ法によって、第１の領域１０１の第２のシリコン窒化膜４２、半導体基板１０の第２の領域１０２、及び、第３の領域１０３の第４のシリコン窒化膜４４上に、シリコン酸化膜が形成される。その後、このシリコン酸化膜が形成された半導体基板１０をドライエッチングすることにより、このシリコン酸化膜の一部と、第２のシリコン窒化膜４２の一部と、第４のシリコン窒化膜４４の一部とが除去される。それにより、図２１に示すようなサイドウォールが、それぞれのトランジスターに形成される。
（ソース／ドレイン形成）
次に、第１のゲート電極５１〜第３のゲート電極５３及びサイドウォールをマスクとして使用し、半導体基板１０の第１の領域１０１〜１０３にドーパント（例えば、砒素又は燐等の不純物イオン）が注入される。それにより、図１に示すように、平面視で第１のゲート電極５１及びサイドウォールの周囲の半導体基板１０の第１の領域１０１に、不純物領域１４及び１５が形成される。また、平面視で第２のゲート電極５２及びサイドウォールの周囲の半導体基板１０の第２の領域１０２に、不純物領域１４及び１５が形成される。さらに、平面視で第３のゲート電極５３及びサイドウォールの周囲の半導体基板１０の第３の領域１０３に、不純物領域１４及び１５が形成される。
例えば、不純物領域１４は、ウェル領域１１及び不純物領域１２に、不純物領域１２のドーズ量と同程度のドーズ量で不純物領域１２のドーパントと同じ型のドーパントを深くイオン注入することによって形成される。同様に、不純物領域１５は、ウェル領域１１及び不純物領域１３に、不純物領域１３のドーズ量と同程度のドーズ量で不純物領域１３のドーパントと同じ型のドーパントを深くイオン注入することによって形成される。これらの不純物領域１４と不純物領域１５とは、同じ工程において形成されても良い。さらに、不純物領域１４及び１５上にメタルシリサイド層が形成されても良い。
また、図１に示すように、トランジスターＱ１〜Ｑ３が形成された半導体基板１０上に、第５のシリコン窒化膜４５が形成されても良い。少なくともメモリートランジスターＱ１上に、第２のシリコン窒化膜４２に接する第５のシリコン窒化膜４５を形成することにより、プロセスチャージによってメモリートランジスターの第１のシリコン窒化膜４１に捕獲された電荷を第２のシリコン窒化膜４２を介して第５のシリコン窒化膜４５にも拡散させて、メモリートランジスターＱ１の閾値電圧に及ぼすプロセスチャージの影響をさらに低減することができる。
（配線）
その後、トランジスターＱ１〜Ｑ３が形成された半導体基板１０上に、所定の位置に開口を有する層間絶縁膜６０が形成される。また、タングステン（Ｗ）等のプラグ７１〜７３が、層間絶縁膜６０の開口内に形成され、第１のゲート電極５１〜第３のゲート電極５３にそれぞれ接続される。さらに、プラグ７１〜７３に接続されるアルミニウム（Ａｌ）等の配線８１〜８３が形成される。同様に、トランジスターＱ１〜Ｑ３のソース／ドレインにも、プラグを介して配線が接続される（図示せず）。このようにして、必要に応じて所定数の層間絶縁膜及び配線層が形成される。
本実施形態に係る半導体装置の製造方法においては、第１のシリコン窒化膜４１を含むＯＮＯ構造上に第１のゲート電極５１を有し、プロセスチャージによって第１のシリコン窒化膜４１に捕獲された電荷をサイドウォールの第２のシリコン窒化膜４２を介して半導体基板１０等に拡散させることができるメモリートランジスターＱ１と、第３のシリコン酸化膜３３上に第２のゲート電極５１を有し、サイドウォールの第３のシリコン窒化膜４３の少なくとも一部が除去されて寄生メモリーセルが形成され難いＭＯＳトランジスターＱ２とが、同一の半導体基板１０に同時形成される。従って、メモリートランジスターＱ１の閾値電圧に及ぼすプロセスチャージの影響を低減すると共に、ＭＯＳトランジスターＱ２のサイドウォールに寄生メモリーセルが形成されることによる特性変動を抑制した半導体装置を製造することができる。
また、第６のシリコン酸化膜３６上に第３のゲート電極５３を有し、サイドウォールの第４のシリコン窒化膜４４が半導体基板１０上に直接配置されて寄生メモリーセルが形成され難い第２のＭＯＳトランジスターＱ３を、メモリートランジスターＱ１及びＭＯＳトランジスターＱ２と共に同一の半導体基板１０に同時形成することができる。
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１０…半導体基板、１１…ウェル領域、１２〜１５…不純物領域、２０…素子分離領域、２１…プレ酸化膜、３１…第１のシリコン酸化膜、３１ａ…延在部、３２…第２のシリコン酸化膜、３３…第３のシリコン酸化膜、３４…第４のシリコン酸化膜、３５…第５のシリコン酸化膜、３６…第６のシリコン酸化膜、３７…第７のシリコン酸化膜、４１…第１のシリコン窒化膜、４２…第２のシリコン窒化膜、４２ａ…第２のシリコン窒化膜の第１の部分、４２ｂ…第２のシリコン窒化膜の第２の部分、４３…第３のシリコン窒化膜、４４…第４のシリコン窒化膜、４４ａ…第４のシリコン窒化膜の第１の部分、４４ｂ…第４のシリコン窒化膜の第２の部分、４５…第５のシリコン窒化膜、５０…導電膜、５１〜５３…ゲート電極、６０…層間絶縁膜、７１〜７３…プラグ、８１〜８３…配線、Ｑ１…メモリートランジスター、Ｑ２…高耐圧のＭＯＳトランジスター、Ｑ３…低耐圧のＭＯＳトランジスター、Ｒ１〜Ｒ４…レジスト

Claims (7)

  1. 半導体基板の第１の領域上に第１のシリコン酸化膜、第１のシリコン窒化膜、及び、第
    ２のシリコン酸化膜を順に形成する工程（ａ）と、
    前記半導体基板の第２の領域上に第３のシリコン酸化膜を形成する工程（ｂ）と、
    前記第２及び第３のシリコン酸化膜上に導電膜を形成する工程（ｃ）と、
    前記導電膜をパターニングすることにより、前記第２のシリコン酸化膜上に第１のゲー
    ト電極を形成すると共に、前記第３のシリコン酸化膜上に第２のゲート電極を形成する工
    程（ｄ）と、
    前記第１及び第２のゲート電極をマスクとして、平面視で前記第１のゲート電極の周囲
    に前記第１のシリコン酸化膜の一部が残るように、前記第１〜第３のシリコン酸化膜及び
    前記第１のシリコン窒化膜を部分的に除去する工程（ｅ）と、
    前記第１のシリコン酸化膜及び前記第１のゲート電極上に、前記第１のシリコン窒化膜
    に接するように第２のシリコン窒化膜を形成すると共に、前記第２のゲート電極上に第３
    のシリコン窒化膜を形成する工程（ｆ）と、
    前記第３のシリコン窒化膜の少なくとも一部を除去し、少なくとも前記第２のシリコン
    窒化膜上にレジストを形成し、前記レジストをマスクとして前記第３のシリコン窒化膜を
    エッチングする工程（ｇ）と、
    前記第２のシリコン窒化膜上に第４のシリコン酸化膜を形成すると共に、前記半導体基
    板の第２の領域上に前記第１のシリコン酸化膜の膜厚よりも厚い膜厚を有する第５のシリ
    コン酸化膜を形成する工程（ｈ）と、
    前記工程（ｇ）と前記工程（ｈ）との間で、少なくとも前記レジスト及び前記第２のゲー
    ト電極をマスクとして、前記半導体基板の第２の領域に不純物を注入する工程と、を備え
    、
    前記半導体基板上に順に配置された前記第１のシリコン酸化膜、前記第１のシリコン窒
    化膜、前記第２のシリコン酸化膜、及び、前記第１のゲート電極を含むメモリートランジ
    スターと、前記半導体基板上に順に配置された前記第３のシリコン酸化膜及び前記第２の
    ゲート電極を含むＭＯＳトランジスターと、が同一の工程で形成される、半導体装置の製
    造方法。
  2. 前記第５のシリコン酸化膜が、前記第１のシリコン酸化膜の膜厚よりも厚い膜厚を有す
    る、請求項１記載の製造方法。
  3. 工程（ｇ）が、前記第２のゲート電極の側面及び前記第３のシリコン酸化膜の側面に接
    する前記第３のシリコン窒化膜を残すように、前記第３のシリコン窒化膜の一部を除去す
    ることを含む、請求項１又は２項記載の製造方法。
  4. 工程（ｇ）が、前記第３のシリコン窒化膜の全部を除去することを含む、請求項１又は
    ２項記載の製造方法。
  5. 前記半導体基板の第３の領域上に第６のシリコン酸化膜を形成する工程をさらに備え、
    工程（ｃ）が、前記第６のシリコン酸化膜上に導電膜を形成することを含み、
    工程（ｄ）が、前記導電膜をパターニングすることにより、前記第６のシリコン酸化膜
    上に第３のゲート電極を形成することを含み、
    工程（ｅ）が、前記第３のゲート電極をマスクとして、平面視で前記第３のゲート電極
    の周囲に前記第６のシリコン酸化膜が残らないように前記第６のシリコン酸化膜を除去す
    ることを含み、
    工程（ｆ）が、前記半導体基板及び前記第３のゲート電極上に第４のシリコン窒化膜を
    形成することを含み、
    工程（ｈ）が、前記第４のシリコン窒化膜上に第７のシリコン酸化膜を形成することを
    含む、請求項１〜４のいずれか１項記載の製造方法。
  6. 少なくとも前記メモリートランジスター上に、前記第２のシリコン窒化膜に接する第５
    のシリコン窒化膜を形成する工程をさらに備える、請求項１〜５のいずれか１項記載の製
    造方法。
  7. 工程（ｇ）が、前記半導体基板の第２の領域の一部を除去することを含み、又は、工程
    （ｅ）が、前記半導体基板の第３の領域の一部を除去することを含む、請求項１〜６のい
    ずれか１項記載の製造方法。
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CN108987278B (zh) * 2018-07-10 2022-03-04 武汉新芯集成电路制造有限公司 Nmos晶体管及其形成方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3941517B2 (ja) * 2001-02-07 2007-07-04 ソニー株式会社 半導体装置およびその製造方法
JP4477886B2 (ja) * 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4825541B2 (ja) 2006-02-23 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8093128B2 (en) * 2007-05-25 2012-01-10 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
JP5365054B2 (ja) * 2008-04-03 2013-12-11 セイコーエプソン株式会社 半導体装置の製造方法
JP2011096727A (ja) 2009-10-27 2011-05-12 Renesas Electronics Corp 半導体装置の製造方法
US8471328B2 (en) * 2010-07-26 2013-06-25 United Microelectronics Corp. Non-volatile memory and manufacturing method thereof
JP2012099530A (ja) * 2010-10-29 2012-05-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP5998521B2 (ja) * 2012-02-28 2016-09-28 セイコーエプソン株式会社 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法

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