JP2004103945A

JP2004103945A - 半導体装置の製造方法

Info

Publication number: JP2004103945A
Application number: JP2002265750A
Authority: JP
Inventors: Susumu Inoue; 井上　晋
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-09-11
Filing date: 2002-09-11
Publication date: 2004-04-02
Anticipated expiration: 2022-09-11
Also published as: US20040072403A1; JP3975350B2; US6989305B2

Abstract

【課題】データの書き込み／消去の際の劣化に対する耐性を有する不揮発性記憶装置を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む半導体装置の製造方法であって、半導体層１０の上方に、ゲート絶縁層１２、ワードゲートとなる導電層１４、ストッパ層を形成し、メモリ領域の全面に第１絶縁層２２を形成し、前記ワードゲート１４の両側面にサイドウォール状の第１コントロールゲート２０ａ、３０ａを形成し、該第１コントロールゲート２０ａ、３０ａをマスクとして、前記第１絶縁層２２の一部を除去し、第２絶縁層２４を形成し、前記メモリ領域の全面に第３導電層を形成し、異方性エッチングすることにより、第２コントロールゲート２０ｂ、３０ｂを形成することを含む。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ領域を含む半導体装置の製造方法に関し、特に、メモリ領域に形成される不揮発性記憶装置が１つのワードゲートに対して２つの電荷蓄積領域を有する半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある。
【０００３】
ＭＯＮＯＳ型の不揮発性半導体記憶装置として、図１４に示すデバイスが知られている（文献：Ｙ．Ｈａｙａｓｈｉ，ｅｔ　ａｌ　，２０００　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　ＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　ｐ．１２２−ｐ．１２３）。
【０００４】
このＭＯＮＯＳ型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。また、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するＭＯＮＯＳ型の不揮発性記憶装置を含む半導体装置であって、特に、データの書き込み／消去の際の劣化に対する耐性を有する半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置の製造方法であって、以下の工程を含む。
【０００８】
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成し、
（ｅ）少なくとも前記半導体層の上方と、前記第１導電層の両側面とに、第１絶縁層を形成し、
（ｆ）前記メモリ領域の全面に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記半導体層に対して前記第１絶縁層を介してサイドウォール状の第１コントロールゲートを形成し、
（ｇ）前記第１コントロールゲートの表面の酸化膜を除去し、
（ｈ）前記第１コントロールゲートをマスクとして、前記第１絶縁層の一部を除去し、第２絶縁層を形成し、
（ｉ）前記メモリ領域の全面に第３導電層を形成し、
（ｊ）前記第３導電層を異方性エッチングすることにより、前記第１コントロールゲートの側面に、前記半導体層に対して前記第２絶縁層を介して第２コントロールゲートを形成し、
（ｋ）ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成し、
（ｌ）前記メモリ領域の全面に第３絶縁層を形成した後、前記ストッパ層が露出するように、該第３絶縁層を除去し、
（ｍ）前記ストッパ層を除去した後、第４導電層を形成し、該第４導電層をパターニングして、ワードラインを形成すること。
【０００９】
本発明の半導体装置の製造方法によれば、コントロールゲートは、２段階の工程に分けて形成される。具体的には、第１絶縁層の上方に第１コントロールゲートが形成され、ついで、第１絶縁層の一部を除去することで第２絶縁層が形成される。そして、第２絶縁層の上方に第２コントロールゲートが形成されることでコントロールゲートが形成される。そのため、コントロールゲートを膜厚の異なる絶縁層の上に形成することができる。その結果、コントロールゲート２０、３０と基板表面との電界強度が不均一となる半導体装置を製造することができる。
【００１０】
本発明は、下記の態様をとることができる。
【００１１】
（Ａ）本発明の半導体装置の製造方法において、前記（ｇ）、前記（ｈ）および前記（ｉ）は、被処理物を大気にさらすことなく連続して行なわれることができる。
【００１２】
（Ｂ）本発明の半導体装置の製造方法において、前記（ｊ）において、前記第１コントロールゲートをエッチングすること、を含むことができる。
【００１３】
（Ｃ）本発明の半導体装置の製造方法において、前記（ｌ）において、前記第３絶縁層は、研磨することにより除去されることができる。
【００１４】
（Ｄ）本発明の半導体装置の製造方法において、前記第１絶縁層は、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜との積層膜であることができる。
【００１５】
（Ｅ）本発明の半導体装置の製造方法において、前記第２絶縁層は、酸化シリコン膜と、窒化シリコン膜との積層膜であることができる。
【００１６】
【発明の実施の形態】
（デバイスの構造）
図１は、本実施の形態にかかる半導体装置のレイアウトを示す平面図である。半導体装置は、不揮発性記憶装置を有するメモリ領域１０００を含む。
【００１７】
メモリ領域１０００には、ＭＯＮＯＳ型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および複数の列にマトリクス状に配列されている。メモリ領域１０００には、第１のブロックＢ１と、それに隣り合う他のブロックＢ０，Ｂ２の一部とが示されている。ブロックＢ０，Ｂ２は、ブロックＢ１を反転させた構成となる。
【００１８】
ブロックＢ１とそれに隣り合うブロックＢ０，Ｂ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックにおいては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００１９】
コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組のコントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組のコントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、導電層４０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００２０】
単一のメモリセル１００は、１つのワードゲート１４と、コントロールゲート２０，３０と、不純物層１６，１８とを含む。コントロールゲート２０，３０は、ワードゲート１４の両側に形成されている。不純物層１６，１８は、コントロールゲート２０，３０の外側に形成されている。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００２１】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００２２】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００２３】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８であって、ブロックＢ１に形成された不純物層１８とブロックＢ０に形成された不純物層１８とは、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。また、１つのブロックに対し、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００２４】
次に図２を参照しながら、半導体装置の断面構造について説明する。図２は、図１のＡ−Ａ線に沿った断面図である。
【００２５】
メモリ領域１０００において、メモリセル１００は、ワードゲート１４と、不純物層１６，１８と、コントロールゲート２０、３０とを含む。ワードゲート１４は、半導体基板１０の上方にゲート絶縁層１２を介して形成されている。不純物層１６，１８は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００２６】
コントロールゲート２０，３０は、ワードゲート１４の両側に沿ってそれぞれ形成されている。コントロールゲート２０は、互いに接する第１コントロールゲート２０ａと、第２コントロールゲート２０ｂとからなる。第１コントロールゲート２０ａは、半導体基板１０の上方に第１絶縁層２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２６を介して形成されている。第２コントロールゲート２０ｂは、半導体基板の上方に第２絶縁層２４を介して形成されている。同様に、コントロールゲート３０は、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとからなる。
【００２７】
第１絶縁層２２は、ＯＮＯ膜である。具体的には、第１絶縁層２２は、半導体基板１０側からボトム酸化シリコン層（第１酸化シリコン層）２２ａ、窒化シリコン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン層）２２ｃの積層膜である。
【００２８】
第２絶縁層２４は、ＮＯ膜である。具体的には、第２絶縁層２４は、ボトム酸化シリコン層（第１酸化シリコン層）２４ａ、窒化シリコン層２４ｂ、の積層膜である。
【００２９】
第１酸化シリコン層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ　ｂａｒｒｉｅｒ）を形成する。窒化シリコン層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２酸化シリコン層２２ｃは、コントロールゲートと電荷蓄積領域との間に電位障壁を形成する。
【００３０】
サイド絶縁層２６は、ＯＮＯ膜である。具体的には、サイド絶縁層２６は、ワードゲート１４側から第１酸化シリコン層２６ａ、窒化シリコン層２６ｂ、第２酸化シリコン層２６ｃの積層膜である。サイド絶縁層２６は、ワードゲート１４と、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２６において、少なくとも第１酸化シリコン層２６ａの上端は、ワードゲート１４と第１，第２コントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００３１】
サイド絶縁層２６と第１絶縁層２２とは、それぞれの層構造は等しくなる。
【００３２】
コントロールゲート２０、３０は、その表面をサイドウォール絶縁層１５２に覆われている。
【００３３】
そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。さらに、埋め込み絶縁層７０の上面は、ワードゲート１４の上面より半導体基板１０に対して上方に位置している。埋め込み絶縁層７０をこのように形成することで、コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００３４】
ワードゲート１４の上には、図２に示すように、ワード線５０が形成される。
【００３５】
本実施の形態にかかる製造方法により得られる半導体装置は、コントロールゲート２０、３０が、異なる膜厚の絶縁層の上に形成された第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとからなる。そのため、コントロールゲート２０、３０の下方の基板表面の電位も二段階に変動し、電界強度はワードゲート１４とコントロールゲート２０、３０の境界、第１コントロールゲート２０ａ、３０ａと第２コントロールゲート２０ｂ、３０ｂとの境界、不純物領域の端部の三箇所でピークを有することとなる。このことは、メモリセル１００へのデータの書き込み／消去の動作に関して以下のような利点がある。
【００３６】
まず、データの書き込みについて説明する。データの書き込みの際は、不純物領域１６から移動してきた電子は、ワードゲート１４と、コントロールゲート３０との境界でエネルギーを与えられ、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとの境界領域で再びエネルギーを与えられてホットエレクトロンとなり、段差部近傍の第１絶縁層２２に注入・トラップされることとなる。
【００３７】
本実施の形態の半導体装置において、電子の注入位置は第１コントロールゲート３０ａと、第２コントロールゲート３０ｂの境界部を中心に分布することになる。しかし、第２コントロールゲート３０ｂの下方には、ＮＯ膜からなる第２絶縁層２４があるため、電荷はコントロールゲート３０へ抜けてしまう。結果として第１コントロールゲート３０ａ側にトラップされた電子が残ることになる。
【００３８】
次に、データを消去する動作について図１５を参照しながら説明する。図１５は電子のポテンシャルエネルギーを縦軸、実空間座標を横軸としたバンド図であり、不純物層１８の端部、すなわちｐｎ接合部分の状態を示している。
【００３９】
まず、不純物層１８に高い正の電圧を印加し、コントロールゲート３０に負の電圧を印加する。その結果、ｎ型領域である不純物層１８において、電子のポテンシャルエネルギーが小さくなる（図１５において、ｎ型領域の電子のポテンシャルエネルギーが矢印方向にシフトする）。そして、高濃度のｐｎ接合では、空乏層の厚みは数ｎｍと非常に小さいため、ｐ型価電子帯にある電子はｎ型伝導帯中へトンネル効果により移動することが可能となる。つまり、電子の移動に伴い、ｐ型領域である不純物層１８の端部近傍には正孔が発生することになる。すなわち、不純物層の端部近傍にはホール蓄積層が形成されることを意味する。
【００４０】
ここで、コントロールゲート３０において、第２絶縁層２４の上方に形成されている第２コントロールゲート３０ｂと、第１絶縁層２２の上方に形成されている第１コントロールゲート３０ａと、基板表面との電界に着目する。第２絶縁層２４においては、ホール蓄積層が形成されているため、キャリアの伝導度は高い。従って横方向（ゲート長方向）の電界は相対的に小さい。また第２絶縁層２４は、第１絶縁層２２と比して膜厚が薄いために、垂直方向の電界は相対的に大きい。従って、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域では第２絶縁層２４に飛び込むことができない。
【００４１】
一方、第１絶縁層２２の領域では、横方向の電界は相対的に大きく、垂直方向の電界は相対的に小さい。したがって、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域と第１絶縁層２２の領域との境界部で大きなエネルギーを持つこととなり、電荷蓄積膜中に飛び込むことになる。すなわち、電荷蓄積膜の厚みが異なる領域に近いところで正孔の注入が行なわれ、消去はこの位置で行なわれることになる。
【００４２】
このようにして、書き込み時に電子が注入される位置と消去時に正孔が注入される位置とを一致させることができる。その結果、書き込み／消去サイクルを繰り返しても劣化しない不揮発性記憶装置を実現することができる。
【００４３】
（半導体装置の製造方法）
次に、図３〜図１３を参照しながら、本実施の形態の半導体装置の製造方法について説明する。各断面図は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図１３において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００４４】
（１）まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００（図１参照）を形成する。次いで、チャネルドープとしてＰ型不純物をイオン注入する。次いで、イオン注入によって、コンタクト用Ｎ型不純物層４００（図１参照）を半導体基板１０内に形成する。
【００４５】
次いで、図３に示すように、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４になるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００４６】
（２）次いで、レジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層Ｓ１００をマスクとして、ゲート層１４０をエッチングする。図４に示すように、ゲート層１４０がパターニングされゲート層（ワードゲート）１４０ａとなる。
【００４７】
パターニング後の様子を平面的に示したのが図５である。このパターニングによって、メモリ領域１０００内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００４８】
（３）次いで、希フッ酸を用いて半導体基板の表面を洗浄する。これにより、露出していた絶縁層１２０が除去される。次に、図６に示すように、第１酸化シリコン層２２０ａを熱酸化法により成膜する。第１酸化シリコン層２２０ａは、半導体基板１０とゲート層１４０ａとの露出面に形成される。なお、第１酸化シリコン層２２０ａの形成にＣＶＤ法を用いてもよい。
【００４９】
次に、第１酸化シリコン層２２０ａに対しアニール処理を施す。このアニール処理は、ＮＨ_３ガスを含む雰囲気で行なわれる。この前処理により、第１酸化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均一に堆積し易くなる。その後、窒化シリコン層２２０ｂを、ＣＶＤ法によって成膜することができる。
【００５０】
次に、第２酸化シリコン層２２０ｃを、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ：Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄａｔｉｏｎ）で形成する。第２酸化シリコン層２２０ｃは、ＩＳＳＧ（Ｉｎ‐ｓｉｔｕ　Ｓｔｅａｍ　Ｇｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００５１】
なお、上記工程において、窒化シリコン層２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜２２０を形成することができるため、安定した電気特性を有するメモリセル１００が得られる。
【００５２】
本実施の形態においては、ＯＮＯ膜２２０は、後のパターニングによって、第１絶縁層２２、第２絶縁層２４、およびサイド絶縁層２６となる（図２参照）。
【００５３】
（４）図７に示すように、ドープトポリシリコン層（第２導電層）２３０を、第２酸化シリコン層２２０ｃ上に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、第１コントロールゲート２０ａ，３０ａを構成する導電層４０（図１参照）となる。
【００５４】
（５）次いで、図８に示すように、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層２３２が形成される。
【００５５】
（６）ついで、サイドウォール状の導電層２３２の表面に形成された自然酸化膜を除去するためにエッチング処理を行なう。このエッチング処理と同時に、あるいは、エッチング処理に引き続いて、第１コントロールゲート２０ａ、３０ａをマスクとして、ＯＮＯ膜２２０のうち第２酸化シリコン層２２０ｃを除去する。これにより、図９に示すように、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００５６】
（７）ついで、ドープトポリシリコン層（図示せず）を全面的に形成する。ドープトポリシリコン層の形成は、工程（６）の処理が終わった後、基板を大気にさらすことなく連続して行なう。その後、ドープトポリシリコン層を全面的に異方性ドライエッチングする。このエッチングは、シリコンと酸化シリコンのエッチングの選択比（シリコンのエッチングレート／酸化シリコンのエッチングレート）が１００〜３００となるような条件で行なわれる。これにより、図１０に示すように、サイドウォール状の導電層２３２の高さを低くくし、第１コントロールゲート２０ａ、３０ａを形成すると共に、第１酸化シリコン層２４ａと窒化シリコン層２４ｂとからなる第２絶縁層２４の積層膜の上に、第２コントロールゲート２０ｂ、３０ｂを形成することができる。ついで、等方性のエッチングを行ない、コントロールゲート２０、３０の表面をなだらかな面にする。また、これにより、ワードゲート１４０ａの上面と側面の露出した第２酸化シリコン層２６ｃが除去される。
【００５７】
（８）次に、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層（図示しない）を全面的に形成する。次いで、この絶縁層を異方性エッチングすることにより、図１１に示すように、コントロールゲート２０，３０を覆うようにサイドウォール絶縁層１５２が形成される。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板が露出する。
【００５８】
次いで、図１１に示すように、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、不純物層１６，１８を形成する。
【００５９】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、半導体基板の上に形成された金属をシリサイド化反応させることにより、半導体基板の露出面にシリサイド層９２を形成させる。次いで、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの第３絶縁層２７０を全面的に形成する。第３絶縁層２７０は、ストッパ層Ｓ１００を覆うように形成される。
【００６０】
（９）図１２に示すように、第３絶縁層２７０をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研磨し、第３絶縁層２７０を平坦化する。この研磨によって、対向するコントロールゲート２０，３０の間に埋め込む絶縁層７０が残存される。
【００６１】
（１０）ついで、ストッパ層Ｓ１００を熱りん酸で除去する。この結果、少なくともゲート層１４０ａの上面が露出し、図１３に示すように、第１第２絶縁層２７０に開口部１７０が形成される。すなわち、この開口部１７０はストッパ層Ｓ１００が除去されることにより形成された領域であり、ゲート層１４０ａの上に位置する領域である。
【００６２】
（１１）その後、全面的にドープトポリシリコン層（図示せず）を堆積させる。次いで、前記ドープトポリシリコン層上にパターニングされたレジスト層（図示せず）を形成する。レジスト層をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０（図１参照）が形成される。
【００６３】
引き続き、レジスト層をマスクとして、ゲート層１４０ａのエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図１参照）。
【００６４】
なお、このエッチング工程では、第１，第２のコントロールゲート２０、３０は、埋め込み絶縁層７０で覆われているために、エッチングされずに残る。
【００６５】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４０ａの相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図１参照）が形成される。このＰ型不純物層１５によって、メモリセル１００相互の素子分離がより確実に行われる。
【００６６】
以上の工程により、図１、図２に示す半導体装置を製造することができる。
【００６７】
この製造方法による利点は以下の通りである。
【００６８】
第１に、コントロールゲート２０、３０は、２段階の工程に分けて形成される。具体的には、第１コントロールゲート２０ａ、３０ａを形成し、ついで、ＯＮＯ膜２２０のうち、第２酸化シリコン膜２２０ｃを除去し、その後、第２コントロールゲート２０ｂ、３０ｂが形成される。そのため、コントロールゲート２０、３０を膜厚の異なる絶縁層の上に形成することができる。その結果、コントロールゲート２０、３０と基板表面との電界強度が不均一となる半導体装置を製造することができる。
【００６９】
第２に、サイドウォール状の絶縁層２３２を形成した後に、工程（６）で、サイドウォール状の絶縁層２３２の表面の自然酸化膜が除去される。そのため、第２コントロールゲート２０ｂ、３０ｂを構成する導電層を、清浄な面に形成することができる。その結果、サイドウォール絶縁層２３２と、第２コントロールゲート２０ｂ、３０ｂを構成する導電層との間に自然酸化膜が残存することを防ぐことができる。工程（７）では、シリコンと酸化シリコンのエッチング選択比（シリコンのエッチングレート／酸化シリコンのエッチングレート）が高いエッチングが行なわれる。サイドウォール絶縁層２３２と、第２コントロールゲート２０ｂ、３０ｂとの間に自然酸化膜が残存する場合、自然酸化膜がエッチングされず残ることがあり、コントロールゲート２０、３０の高さの制御が困難となる。本実施の形態の製造方法によれば、そのような問題が生じることを防ぐことができ、所望のコントロールゲート２０、３０を形成することができる。
【００７０】
第３に、工程（６）において、サイドウォール状絶縁層２３２の表面の自然酸化膜を除去する際に、同時に、ＯＮＯ膜２２０のうち、第２酸化シリコン膜２２０ｃが除去されている。そのため、工程数の増加を防ぐことができる。
【００７１】
第４に、工程（６）と工程（７）は、基板１０を大気にさらすことなく連続して処理されているため、第２コントロールゲート２０ｂ、３０ｂのための導電層を確実に清浄な面に形成することができる。また、工程（６）と工程（７）で行なわれるエッチングは、ドライエッチングにより行なわれることとなり、その結果、所望のコントロールゲートを形成することができる。
【００７２】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図３】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図４】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】図１および図２半導体装置の製造方法の一工程を示す平面図である。
【図６】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図７】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図８】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図９】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１および図２に示す半導体装置の製造方法の一工程を示す断面図である。
【図１４】公知のＭＯＮＯＳ型メモリセルを示す断面図である。
【図１５】本発明の半導体装置の消去動作を説明する図である。
【符号の説明】
１０　半導体基板、　１２　第１ゲート絶縁層、　１４ａ　ワードゲート
１６，１８　不純物層、　２０，３０　コントロールゲート
２０ａ，３０ａ　第１コントロールゲート、　２０ｂ，３０ｂ　第２コントロールゲート、　２２　第１絶縁層、　２４　第２絶縁層、　２６　サイド絶縁層、５０　ワード線、　６０　ビット線、　７０　埋込み絶縁層、　８０　配線層１００　不揮発性記憶装置（メモリセル）、　１２０　絶縁層、　１２２　第３ゲート絶縁層、　１４０，１４０ａ，１４０ｂ　ゲート層、　１４２　ゲート電極、　１５２　サイドウォール絶縁層、　１６０，１８０　開口部、　１６２，１８２　不純物層、　２００　共通コンタクト部、　２２０　ＯＮＯ膜、　２３２　サイドウォール状の導電層、　３００　素子分離領域、　４００　コンタクト用不純物層、　Ｓ１００　ストッパ層、　１０００　メモリ領域

Claims

不揮発性記憶装置が複数の行および複数の列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成し、
（ｅ）少なくとも前記半導体層の上方と、前記第１導電層の両側面とに、第１絶縁層を形成し、
（ｆ）前記メモリ領域の全面に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記半導体層に対して前記第１絶縁層を介してサイドウォール状の第１コントロールゲートを形成し、
（ｇ）前記第１コントロールゲートの表面の酸化膜を除去し、
（ｈ）前記第１コントロールゲートをマスクとして、前記第１絶縁層の一部を除去し、第２絶縁層を形成し、
（ｉ）前記メモリ領域の全面に第３導電層を形成し、
（ｊ）前記第３導電層を異方性エッチングすることにより、前記第１コントロールゲートの側面に、前記半導体層に対して前記第２絶縁層を介して第２コントロールゲートを形成し、
（ｋ）ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成し、
（ｌ）前記メモリ領域の全面に第３絶縁層を形成した後、前記ストッパ層が露出するように、該第３絶縁層を除去し、
（ｍ）前記ストッパ層を除去した後、第４導電層を形成し、該第４導電層をパターニングして、ワードラインを形成すること。
請求項１において、
前記（ｇ）、前記（ｈ）および前記（ｉ）は、被処理物を大気にさらすことなく連続して行なわれる、半導体装置の製造方法。
請求項１または２において、
前記（ｊ）において、前記第１コントロールゲートをエッチングすること、を含む、半導体装置の製造方法。
請求項１〜３のいずれかにおいて、
前記（ｌ）において、前記第３絶縁層は、研磨することにより除去される、半導体装置の製造方法。
請求項１〜４のいずれかにおいて、
前記第１絶縁層は、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜との積層膜である、半導体装置の製造方法。
請求項１〜５のいずれかにおいて、
前記第２絶縁層は、酸化シリコン膜と、窒化シリコン膜との積層膜である、半導体装置の製造方法。