JP2003218244A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003218244A
JP2003218244A JP2002015390A JP2002015390A JP2003218244A JP 2003218244 A JP2003218244 A JP 2003218244A JP 2002015390 A JP2002015390 A JP 2002015390A JP 2002015390 A JP2002015390 A JP 2002015390A JP 2003218244 A JP2003218244 A JP 2003218244A
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region
insulating layer
gate
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Susumu Inoue
晋 井上
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    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
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    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

(57)【要約】 【課題】 絶縁層を研磨する工程において、チップ上に
おけるスクライブ領域に近い部分（すなわち、チップの
周辺部）におけるゲート電極が露出しないようにする。 【解決手段】 半導体基板上に全面的に絶縁層２７０を
形成する前に、予め、メモリ領域１０００にパターニン
グされたゲート層１４０ａを形成する際に、チップ９０
０の外周部に、同様に、ダミー回路となる、パターニン
グされたゲート層１４０ｃを形成する。これにより、絶
縁層２７０を形成した際に、チップ９００の外周部にお
いて、絶縁層２７０の上面に新たな凸部が発生する。そ
の後、絶縁層２７０をＣＭＰ法を用いて研磨すると、絶
縁層２７０の上面に新たな凸部が発生したことによっ
て、チップ９００の外周部における研磨速度が抑えられ
て、研磨される量も少なくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ領域とロジ
ック回路領域とを含む半導体装置の製造方法に関し、特
に、メモリ領域に形成される不揮発性記憶装置が１つの
ワードゲートに対して２つの電荷蓄積領域を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置は、チップによって構成され
ている。チップ上には、主として、メモリセルを含むメ
モリ領域と、メモリの周辺回路などを含むロジック回路
領域と、が形成され、通常、メモリ領域は、チップの中
央部に配置され、ロジック回路領域は、そのメモリ領域
を取り囲むように、チップの周辺部に配置される。
【０００３】また、各チップは、半導体ウェハ（半導体
基板）において、それぞれ碁盤目状に配置されており、
チップ間には、それぞれ、スクライブ領域が存在する。
このスクライブ領域は、ウェハを個々のチップに分割す
る目的で、ウェハの表面に引っ掻き傷の入れられる領域
である。
【０００４】一方、不揮発性半導体記憶装置のひとつの
タイプとして、チャネル領域とコントロールゲートとの
間のゲート絶縁層が酸化シリコン層と窒化シリコン層と
の積層体からなり、窒化シリコン層に電荷がトラップさ
れるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semicond
uctor）型もしくはＳＯＮＯＳ（Silicon Oxide Nitride
Oxide Silicon）型と呼ばれるタイプがある。
【０００５】ＭＯＮＯＳ型の不揮発性半導体記憶装置と
して、図３１に示すデバイスが知られている（文献：
Ｙ．Hayashi，et al ，2000 Symposium on VLSI Techno
logy Digest of Technical Papers p.122-p.123）。
【０００６】このＭＯＮＯＳ型のメモリセル１００は、
メモリ領域において、半導体基板１０上に第１ゲート絶
縁層１２を介してワードゲート１４が形成されている。
そして、ワードゲート１４の両側には、それぞれサイド
ウォール状の第１コントロールゲート２０と第２コント
ロールゲート３０とが配置されている。第１コントロー
ルゲート２０の底部と半導体基板１０との間には、第２
ゲート絶縁層２２が存在し、第１コントロールゲート２
０の側面とワードゲート１４との間には絶縁層２４が存
在する。同様に、第２コントロールゲート３０の底部と
半導体基板１０との間には、第２ゲート絶縁層２２が存
在し、第２コントロールゲート３０の側面とワードゲー
ト１４との間には絶縁層２４が存在する。そして、隣り
合うメモリセルの、対向するコントロールゲート２０と
コントロールゲート３０との間の半導体基板１０には、
ソース領域またはドレイン領域を構成する不純物層１
６，１８が形成されている。
【０００７】このように、ひとつのメモリセル１００
は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモ
リ素子を有する。また、これらの２つのＭＯＮＯＳ型メ
モリ素子は独立に制御される。したがって、ひとつのメ
モリセル１００は、２ビットの情報を記憶することがで
きる。
【０００８】このようなＭＯＮＯＳ型のメモリセルを含
むメモリ領域と、メモリの周辺回路などを含むロジック
回路領域とを同一チップ上に形成する製造方法として、
基本的にメモリ領域のメモリセルを形成し、次にロジッ
ク回路領域の周辺回路を形成することにより、メモリ領
域とロジック回路領域とを形成し、その上層に絶縁層を
介して種々の配線層を形成する製造方法が考えられてい
る。
【０００９】
【発明が解決しようとする課題】ここで、上記製造方法
の一工程として、酸化シリコン層等の絶縁層を全面に形
成した後、その絶縁層をＣＭＰ（Chemical Mechanical
Polishing ：化学的・機械的研磨）法を用いて研磨する
ことが行われている。なお、かかる研磨は、通常、メモ
リ領域において、上記絶縁層の下層にあるストッパ層が
露出するまで行われる。
【００１０】絶縁層を全面に形成した時、チップ上にお
けるメモリ領域やロジック回路領域において、形成され
る絶縁層の上面には、その絶縁層の下層にあるゲート層
やゲート電極などに応じて、凸部が発生する。これに対
し、チップ間に存在するスクライブ領域では、ゲート層
やゲート電極は存在しないため、そのような凸部は発生
しない。このため、かかる絶縁層の研磨では、研磨の速
度が一様でなく、各チップ間のスクライブ領域の方が、
チップ上のメモリ領域やロジック回路領域に比較して速
く研磨されてしまうため、より多く研磨されることにな
る。それ故、チップ上において、そのようなスクライブ
領域に近い部分、すなわち、チップの外周部も、その影
響を受けて、過剰に研磨される場合があった。
【００１１】チップの外周部は、上述したとおり、ロジ
ック回路領域であるので、そのように過剰に研磨される
部分に、例えば、ゲート電極などが存在すると、絶縁層
の研磨によって、メモリ領域におけるストッパ層が露出
する前に、ロジック回路領域において、そのようなゲー
ト電極が露出してしまう可能性があった。
【００１２】仮に、このように、ロジック回路領域にお
いて、そのようなゲート電極が露出すると、ゲート電極
の上面には、前の工程において既にシリサイド層が形成
されているため、このシリサイド層も研磨されてしま
い、絶縁研磨を行っているＣＭＰ装置内を金属によって
汚染してしまう恐れがある。また、後の工程において、
エッチングによりパターニングしてワード線を形成する
際に、露出しているゲート電極もエッチングされてしま
い、消失してしまう恐れがあった。
【００１３】従って、本発明の目的は、上記した従来技
術の問題点を解決し、絶縁層を研磨する工程において、
チップ上におけるスクライブ領域に近い部分（すなわ
ち、チップの周辺部）におけるゲート電極が露出しない
ようにする半導体装置の製造方法を提供することにあ
る。
【００１４】
【課題を解決するための手段およびその作用・効果】上
記した目的の少なくとも一部を達成するために、本発明
の製造方法は、チップ上に、不揮発性記憶装置を含むメ
モリ領域と、該不揮発性記憶装置の周辺回路を含むロジ
ック回路領域と、を備えた半導体装置の製造方法であっ
て、（ａ）半導体層と、該半導体層の上方に形成された
第１絶縁層と、該第１絶縁層の上方に形成された第１導
電層と、該第１導電層の上方に形成されたストッパ層
と、を備えた半導体基板を用意する工程と、（ｂ）前記
チップのメモリ領域において、前記ストッパ層と前記第
１導電層とをパターニングする工程と、（ｃ）前記チッ
プのメモリ領域において、パターニングされた前記第１
導電層の両側面にＯＮＯ（Oxide Nitride Oxide：オキ
サイド・ナイトライド・オキサイド）膜を介してサイド
ウォール状のコントロールゲートを形成する工程と、
（ｄ）前記チップのロジック回路領域において、前記ス
トッパ層をエッチングにより除去する工程と、（ｅ）前
記チップのロジック回路領域において、前記第１導電層
をパターニングして、絶縁ゲート電界効果トランジスタ
のゲート電極を形成する工程と、（ｆ）前記半導体基板
上に全面的に第２絶縁層を形成する工程と、（ｇ）前記
メモリ領域における前記ストッパ層が露出するまで、前
記第２絶縁層を研磨する工程と、を備えると共に、前記
工程（ｆ）よりも前に、（ｈ）前記チップの外周部また
は前記チップ間のスクライブ領域において、少なくとも
前記第１導電層をパターニングして、ダミー回路となる
ゲート層を形成する工程を備えることを要旨とする。
【００１５】このように、本発明の製造方法では、半導
体基板上に全面的に第２絶縁層を形成する前に、予め、
チップの外周部またはチップ間のスクライブ領域におい
て、第１導電層をパターニングして、ダミー回路となる
ゲート層を形成することにより、チップの外周部または
チップ間のスクライブ領域において、第２絶縁層の上面
に新たな凸部が発生する。
【００１６】従って、本発明の製造方法によれば、この
ように、チップの外周部またはチップ間のスクライブ領
域において、第２絶縁層の上面にダミー回路のゲート層
による新たな凸部が発生したことによって、チップの外
周部またはチップ間のスクライブ領域における研磨速度
が抑えられて、研磨される量も少なくなるため、チップ
の外周部が、過剰に研磨されるの防ぐことができる。
【００１７】よって、チップの外周部に、ロジック回路
領域があっても、第２絶縁層の研磨によって、メモリ領
域のストッパ層が露出する前に、ロジック回路領域おい
て、ゲート電極が露出する恐れがなくなる。
【００１８】本発明の半導体装置の製造方法において、
前記工程（ｂ）は、前記工程（ｈ）を含むことが好まし
い。
【００１９】このように含むことにより、チップのメモ
リ領域において、ストッパ層と第１導電層とをパターニ
ングする際に、チップの外周部またはチップ間のスクラ
イブ領域において、少なくとも第１導電層をパターニン
グして、ダミー回路となるゲート層を、同時に形成する
ことができるので、製造工程を簡略化することができ
る。
【００２０】本発明の半導体装置の製造方法において、
前記工程（ｅ）は、前記工程（ｈ）を含むことが好まし
い。
【００２１】このように含むことにより、チップのロジ
ック回路領域において、第１導電層をパターニングし
て、絶縁ゲート電界効果トランジスタのゲート電極を形
成する際に、チップの外周部またはチップ間のスクライ
ブ領域において、少なくとも第１導電層をパターニング
して、ダミー回路となるゲート層を、同時に形成するこ
とができるので、製造工程を簡略化することができる
【００２２】本発明の半導体装置の製造方法において、
前記工程（ｃ）は、（ｃ−１）少なくとも前記メモリ領
域に、前記ＯＮＯ膜を形成する工程と、（ｃ−２）前記
ＯＮＯ膜の上方に、第２導電層を形成する工程と、（ｃ
−３）前記第２導電層をエッチングすることにより、前
記メモリ領域において、パターニングされた前記第１導
電層の両側面に、前記ＯＮＯ膜を介して、前記第２導電
層によって構成された前記コントロールゲートを形成す
る工程と、を備えることが好ましい。
【００２３】このような工程を備えることにより、パタ
ーニングされた第１導電層の両側面にＯＮＯ膜を介して
サイドウォール状にコントロールゲートを形成すること
ができる。
【００２４】本発明の半導体装置の製造方法において、
前記工程（ｇ）では、前記第２絶縁層の研磨に、ＣＭＰ
法を用いることが好ましい。
【００２５】半導体基板全面において、層間絶縁層を平
坦化していくのに適した方法だからである。
【００２６】
【発明の実施の形態】図１は本発明の一実施例としての
製造方法によって製造される半導体装置を構成するチッ
プの配列を示す平面図である。
【００２７】本実施例に係る半導体装置は、チップ９０
０によって構成されている。各チップ９００は、半導体
ウェハ（半導体基板）において、図１に示すように、そ
れぞれ碁盤目状に配置されており、チップ間には、それ
ぞれ、スクライブ領域３０００が存在する。また、１つ
のチップ９００上には、主として、メモリセルを含むメ
モリ領域１０００と、メモリの周辺回路などを含むロジ
ック回路領域２０００と、が形成され、メモリ領域１０
００は、チップ９００の中央部に配置され、ロジック回
路領域２０００は、そのメモリ領域１０００を取り囲む
ように、チップ９００の周辺部に配置される。
【００２８】図２および図３は本実施例の製造方法によ
って製造される半導体装置のメモリ領域のレイアウトを
示す平面図である。図４は本実施例の製造方法によって
製造される半導体装置の一部分を示す平面図である。図
５は図４のＢ−Ｂ線に沿った断面図である。
【００２９】図２〜図５に示す半導体装置は、ＭＯＮＯ
Ｓ型不揮発性記憶装置（以下、「メモリセル」という）
１００が複数の行および列に格子状に配列されてメモリ
セルアレイを構成しているメモリ領域１０００と、メモ
リの周辺回路などを含むロジック回路領域２０００とを
含む。
【００３０】Ａ．デバイスの構造：まず、図２および図
３を参照しながら、メモリ領域１０００のレイアウトに
ついて説明する。
【００３１】図２には、メモリ領域１０００の一部であ
る第１のブロックＢ１と、これに隣り合う第２のブロッ
クＢ２とが示されている。図３には、第１のブロックＢ
１と、第１のブロックＢ１のコンタクト構造とが示され
ている。
【００３２】第１のブロックＢ１と第２のブロックＢ２
との間の一部領域には、素子分離領域３００が形成され
ている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行
方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４に接続されている。ビット
線６０は不純物層１６，１８によって構成されている。
【００３３】第１および第２コントロールゲート２０，
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層４０によって互
いに接続されている。また、１組の第１，第２コントロ
ールゲート２０，３０の他方の端部はともに１つの共通
コンタクト部２００に接続されている。したがって、各
第１，第２コントロールゲート２０，３０は、メモリセ
ルのコントロールゲートの機能と、Ｙ方向に配列された
各コントロールゲートを接続する配線としての機能とを
有する。
【００３４】１つのメモリセル１００は、１つのワード
ゲート１４と、このワードゲート１４の両側に形成され
た第１，第２コントロールゲート２０，３０と、これら
のコントロールゲート２０，３０の外側であって、半導
体基板内に形成された不純物層１６，１８とを含む。そ
して、不純物層１６，１８は、それぞれ隣り合うメモリ
セル１００によって共有される。
【００３５】Ｙ方向に互いに隣り合う不純物層１６であ
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
【００３６】このコンタクト用不純物層４００上には、
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
【００３７】同様に、Ｙ方向に互いに隣り合う２つの不
純物層１８は、共通コンタクト部２００が配置されてい
ない側において、コンタクト用不純物層４００によって
互いに電気的に接続されている（図３参照）。
【００３８】図２からわかるように、１つのブロックに
おいて、複数の共通コンタクト部２００の平面レイアウ
トは、不純物層１６と不純物層１８とで交互に異なる側
に形成され、千鳥配置となる。同様に、図３に示すよう
に、１つのブロックにおいて、複数のコンタクト用不純
物層４００の平面レイアウトは、不純物層１６と不純物
層１８とで交互に異なる側に形成され、千鳥配置とな
る。
【００３９】次に、図４および図５を参照しながら、半
導体装置の平面構造および断面構造について説明する。
メモリ領域１０００と隣り合う位置に、例えばメモリの
周辺回路を構成するロジック回路領域２０００が形成さ
れている。メモリ領域１０００とロジック回路領域２０
００とは、素子分離領域３００によって電気的に分離さ
れている。メモリ領域１０００には、少なくともメモリ
セル１００が形成されている。ロジック回路領域２００
０には、少なくともロジック回路を構成する絶縁ゲート
電界効果トランジスタ（以下、「ＭＯＳトランジスタ」
という）５００が形成されている。
【００４０】まず、メモリ領域１０００について説明す
る。
【００４１】図５に示すように、メモリセル１００は、
半導体基板１０の上方に第１ゲート絶縁層１２を介して
形成されたワードゲート１４と、半導体基板１０内に形
成された、ソース領域またはドレイン領域を構成する不
純物層１６，１８と、ワードゲート１４の両側に沿って
それぞれ形成された、サイドウォール状の第１および第
２コントロールゲート２０，３０とを含む。また、不純
物層１６，１８上には、シリサイド層９２が形成されて
いる。
【００４２】第１コントロールゲート２０は、半導体基
板１０の上方に第２ゲート絶縁層２２を介して形成さ
れ、かつ、ワードゲート１４の一方の側面に対してサイ
ド絶縁層２４を介して形成されている。同様に、第２コ
ントロールゲート３０は、半導体基板１０の上方に第２
ゲート絶縁層２２を介して形成され、かつ、ワードゲー
ト１４の他方の側面に対してサイド絶縁層２４を介して
形成されている。
【００４３】第２ゲート絶縁層２２およびサイド絶縁層
２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁
層２２およびサイド絶縁層２４は、ボトム酸化シリコン
層（第１酸化シリコン層（Ｏ））、窒化シリコン層
（Ｎ）、トップ酸化シリコン層（第２酸化シリコン層
（Ｏ））の積層膜である。
【００４４】第２ゲート絶縁層２２の第１酸化シリコン
層は、チャネル領域と電荷蓄積領域との間に電位障壁
（potential barrier）を形成する。
【００４５】第２ゲート絶縁層２２の窒化シリコン層
は、キャリア（例えば、電子）をトラップする電荷蓄積
領域として機能する。
【００４６】第２ゲート絶縁層２２の第２酸化シリコン
層は、コントロールゲートと電荷蓄積領域との間に電位
障壁（potential barrier）を形成する。
【００４７】サイド絶縁層２４は、ワードゲート１４
と、コントロールゲート２０，３０とをそれぞれ電気的
に分離させる。また、サイド絶縁層２４の上端は、ワー
ドゲート１４と第１，第２コントロールゲート２０，３
０とのショートを防ぐために、コントロールゲート２
０，３０の上端に比べ、半導体基板１０に対して上方に
位置している。
【００４８】なお、サイド絶縁層２４と第２ゲート絶縁
層２２とは、同一の成膜工程で形成され、それぞれの層
構造は等しくなる。
【００４９】そして、隣り合うメモリセル１００におい
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、埋め込み絶縁層７０が形
成される。この埋め込み絶縁層７０は、少なくともコン
トロールゲート２０，３０が露出しないようにこれらを
覆っている。具体的には、埋込み絶縁層７０の上面は、
サイド絶縁層２４の上端よりも半導体基板１０に対して
上方に位置している。埋込み絶縁層７０をこのように形
成することで、ワードゲート１４およびワード線５０に
対する第１，第２コントロールゲート２０，３０の電気
的分離をより確実に行うことができる。
【００５０】共通コンタクト部２００には、コントロー
ルゲート２０，３０に所定の電位を供給するための導電
層が形成される。共通コンタクト部２００は、第１コン
タクト絶縁層２１２、第２コンタクト絶縁層２１０、第
１コンタクト導電層２１４、第２コンタクト導電層２３
２、第３コンタクト絶縁層２５２および第３コンタクト
導電層２６０から構成されている。
【００５１】第１コンタクト絶縁層２１２は、第１ゲー
ト絶縁層１２と同一の工程で形成される。
【００５２】第２コンタクト絶縁層２１０は、第２ゲー
ト絶縁層２２およびサイド絶縁層２４と同一の工程で形
成される。従って、第２コンタクト絶縁層２１０は、Ｏ
ＮＯ膜であって、第１酸化シリコン層と窒化シリコン層
と第２酸化シリコン層の積層体から構成されている。
【００５３】第１コンタクト導電層２１４は、ワードゲ
ート１４と同一の工程で形成される。第１コンタクト導
電層２１４は、第２コンタクト絶縁層２１０の外側に形
成されている。
【００５４】第２コンタクト導電層２３２は、第２コン
タクト絶縁層２１０の内側に形成されている。第２コン
タクト導電層２３２は、第１，第２コントロールゲート
２０，３０の形成と同一の工程によって、これらのコン
トロールゲート２０，３０と連続するように形成され
る。従って、第２コンタクト導電層２３２と、コントロ
ールゲート２０，３０とは、同一の材質で形成されてい
る。
【００５５】第３コンタクト絶縁層２５２は、第２コン
タクト導電層２３２の内側に形成されている。第３コン
タクト絶縁層２５２は、サイドウォール絶縁層１５２と
同一の工程によって形成される。
【００５６】第３コンタクト導電層２６０は、ワード線
５０と同一の工程で形成され、第１コンタクト導電層２
１４と第２コンタクト導電層２３２とに接続されてい
る。
【００５７】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００が形成されている。ＭＯＳトラ
ンジスタ５００は、半導体基板１０の上方に第３ゲート
絶縁層１２２を介して形成されたゲート電極１４２と、
半導体基板１０内に形成されたソース領域またはドレイ
ン領域を構成する不純物層１６２，１８２と、ゲート電
極１４２の両側面に沿ってそれぞれ形成されたサイドウ
ォール絶縁層１５２とを含む。さらに、不純物層１６
２，１８２の上面にはシリサイド層１９２が形成され、
ゲート電極１４２の上面にはシリサイド層１９４が形成
されている。
【００５８】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００は絶縁層２７０によって覆われ
ている。この絶縁層２７０は、埋込み絶縁層７０と同一
の工程で形成される。
【００５９】メモリ領域１０００とロジック回路領域２
０００との境界領域には、図４および図５に示すよう
に、ワードゲート１４およびゲート電極１４２と同一の
材質からなる境界部１４０ｃが形成される。この境界部
１４０ｃは、ワードゲート１４およびゲート電極１４２
と同一の成膜工程で形成される。また、境界部１４０ｃ
の少なくとも一部は、素子分離領域３００の上方に形成
される。
【００６０】境界部１４０ｃの一方の側面（メモリ領域
１０００側）には、コントロールゲート２０，３０と同
一の材質のサイドウォール状導電層２０ａが形成されて
いる。このサイドウォール状導電層２０ａは、Ｙ方向に
延びており、共通コンタクト部２００を介して隣り合う
コントロールゲート３０と電気的に接続されている。こ
のサイドウォール状導電層２０ａは、メモリセルのコン
トロールゲートとしては利用されない。しかしながら、
サイドウォール状導電層２０ａを隣り合うコントロール
ゲート３０と電気的に接続させることによって、サイド
ウォール状導電層２０ａと隣り合うコントロールゲート
３０の電気特性を、他のコントロールゲートの電気特性
と等しくすることができる。
【００６１】また、境界部１４０ｃの他の側面（ロジッ
ク回路領域２０００側）には、ＭＯＳトランジスタ５０
０のサイドウォール絶縁層１５２の形成と同一の工程に
よって形成されたサイドウォール状絶縁層１５２が形成
されている。
【００６２】メモリセル１００およびＭＯＳトランジス
タ５００などが形成された半導体基板１０上には、層間
絶縁層７２が形成されている。そして、層間絶縁層７２
には、例えば、共通コンタクト部２００の第３コンタク
ト導電層２６０に到達するコンタクトホールが形成され
ている。このコンタクトホール内に、タングステンプラ
グまたは銅プラグなどの導電層８２が充填され、この導
電層８２は層間絶縁層７２上に形成された配線層８０と
接続されている。
【００６３】Ｂ．半導体装置の基本的な製造方法：次
に、本発明の一実施例としての半導体装置の製造方法を
説明するために、まず、その前提となる基本的な製造方
法について、図６〜図１７を参照しながら説明する。な
お、図６〜図１７の各断面図は、図４のＢ−Ｂ線に沿っ
た部分に対応する。また、図６〜図１７において、図２
〜図５で示す部分と実質的に同一の部分には同一の符号
を付し、重複する記載は省略する。
【００６４】（１）図６に示すように、まず、半導体基
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００を形成する。そして、イオン注入に
よって、コンタクト用不純物層４００（図２参照）を半
導体基板１０内に形成する。
【００６５】次いで、半導体基板１０の表面に、ゲート
絶縁層となる絶縁層１２０を形成する。そして、ワード
ゲート１４とゲート電極１４２とになるゲート層１４０
を絶縁層１２０上に堆積する。ゲート層１４０はドープ
トポリシリコンからなる。次いで、後のＣＭＰ（Chemic
al Mechanical Polishing ：化学的・機械的研磨）工程
において、研磨の終了の目安となるストッパ層Ｓ１００
をゲート層１４０上に形成する。ストッパ層Ｓ１００
は、窒化シリコン層からなる。
【００６６】なお、絶縁層１２０は本発明における第１
絶縁層に、ゲート層１４０は第１導電層に、ストッパ層
Ｓ１００はストッパ層に、それぞれ対応する。
【００６７】（２）図７に示すように、メモリ領域１０
００にパターニングされたゲート層１４０ａを形成す
る。例えば、ストッパ層Ｓ１００（図６参照）の上に、
ロジック回路領域２０００の全てを覆い、さらに、メモ
リ領域１０００の一部にまで張り出したレジスト層（図
示しない）を形成する。次いで、このレジスト層をマス
クとしてストッパ層Ｓ１００をパターニングする。その
後、パターニングされたストッパ層をマスクとして、ゲ
ート層１４０をエッチングする。この結果、図７に示す
ように、メモリ領域１０００では、ゲート層１４０がパ
ターニングされゲート層１４０ａとなる。一方、この工
程では、ロジック回路領域２０００内のゲート層１４０
はパターニングされない（以後、ロジック回路領域内の
ゲート層１４０を便宜的に１４０ｂと呼ぶ）。
【００６８】パターニング後の様子を平面的に示したの
が図８である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
【００６９】（３）図９に示すように、半導体基板１０
上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２
２０は、第１酸化シリコン層（Ｏ）、窒化シリコン層
（Ｎ）および第２酸化シリコン層（Ｏ）を順次堆積させ
ることで形成される。第１酸化シリコン層は、たとえば
熱酸化法、ＣＶＤ法を用いて成膜することができる。窒
化シリコン層は、たとえばＣＶＤ法によって成膜するこ
とができる。第２酸化シリコン層は、ＣＶＤ法、具体的
には高温酸化法（ＨＴＯ）を用いて成膜することができ
る。これらの各層を成膜した後、アニール処理を行い、
各層を緻密化することが好ましい。
【００７０】ＯＮＯ膜２２０は、後のパターニングによ
って、第２ゲート絶縁層２２およびサイド絶縁層２４、
ならびに第２コンタクト絶縁層２１０となる（図５参
照）。
【００７１】（４）図１０に示すように、ドープトポリ
シリコン層２３０を、ＯＮＯ膜２２０上に全面的に形成
する。ドープトポリシリコン層２３０は、後にエッチン
グされて、コントロールゲート２０，３０を構成する導
電層４０（図２参照）および共通コンタクト部２００の
第２導電層２３２（図４参照）となる。
【００７２】次いで、共通コンタクト部が形成される領
域に、レジスト層Ｒ１００を形成する。
【００７３】（５）図１１に示すように、ドープトポリ
シリコン層２３０（図１０参照）をレジスト層Ｒ１００
をマスクとして全面的に異方性エッチングすることによ
り、第１および第２コントロールゲート２０，３０およ
び第２コンタクト導電層２３２を形成する。
【００７４】すなわち、このエッチング工程によって、
メモリ領域１０００の開口部１６０，１８０（図８参
照）の側面に沿って、サイドウォール状のコントロール
ゲート２０，３０が形成される。これと同時に、レジス
ト層Ｒ１００（図１０参照）でマスクされた部分には、
第２コンタクト導電層２３２が形成される。一方、ロジ
ック回路領域２０００内に堆積されたドープトポリシリ
コン層２３０は完全に除去される。但し、境界領域にお
いては、ゲート層１４０ｂの一方の端部（メモリ領域１
０００側）の側面に、ドープトポリシリコン層２３０が
サイドウォール状に残存することになる。その後、レジ
スト層Ｒ１００は除去される。
【００７５】なお、ＯＮＯ膜２２０は本発明におけるＯ
ＮＯ膜に、コントロールゲート２０，３０はコントロー
ルゲートに、ドープトポリシリコン層２３０は第２導電
層に、それぞれ対応する。
【００７６】（６）図１２に示すように、メモリ領域１
０００の全てを覆い、さらにロジック回路領域の一部に
まで張り出したレジスト層Ｒ２００を形成する。次い
で、レジスト層Ｒ２００をマスクとしてロジック回路領
域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１０
０とを除去する。このエッチング工程によって、境界領
域を除くロジック回路領域２０００内のストッパ層Ｓ１
００は全て除去される。
【００７７】このとき、メモリ領域１０００とロジック
回路領域２０００との境界領域に位置するゲート層１４
０ｂであって、上記（２）のエッチング工程（図７参
照）で使用されるレジスト層と、この（６）のエッチン
グ工程で使用されるレジスト層Ｒ２００とに共に覆われ
ていた領域は、後の工程で境界部１４０ｃ（図５参照）
となる。また、このパターニングによって形成されたス
トッパ層Ｓ１００ａは、メモリ領域１０００内の他のス
トッパ層Ｓ１００より幅が大きい。その後、レジスト層
Ｒ２００は除去される。
【００７８】（７）図１３に示すように、ゲート電極１
４２を形成するためのレジスト層Ｒ３００を形成する。
このレジスト層Ｒ３００は、メモリ領域１０００の全て
と、ロジック回路領域２０００内の所定の部分とを覆う
ようにパターニングされている。次いで、レジスト層Ｒ
３００をマスクとしてゲート層１４０ｂ（図１２参照）
をエッチングすることにより、ロジック回路領域２００
０内にゲート電極１４２を形成する。また、このエッチ
ングによって、境界領域にはレジスト層Ｒ３００とスト
ッパ層Ｓ１００ａとをマスクとして自己整合的に境界部
１４０ｃがパターニングされる。
【００７９】その後、レジスト層Ｒ３００は除去され
る。次いで、Ｎ型不純物をドープすることで、ロジック
回路領域２０００においてソース領域およびドレイン領
域のエクステンション層１６１，１８１が形成される。
【００８０】（８）図１４に示すように、メモリ領域１
０００およびロジック回路領域２０００において、酸化
シリコンまたは窒化酸化シリコンなどの絶縁層２５０を
全面的に形成する。
【００８１】（９）図１５に示すように、絶縁層２５０
（図１４参照）を全面的に異方性エッチングすることに
より、ロジック回路領域２０００において、ゲート電極
１４２の両側面にサイドウォール絶縁層１５２が形成さ
れる。これと共に、境界部１４０ｃのロジック回路領域
２０００側の側面にサイドウォール絶縁層１５２が形成
さる。また、コントロールゲート２０，３０上には絶縁
層１５２ａが残存させられる。また、第２コンタクト導
電層２３２を覆う第３コンタクト絶縁層２５２が形成さ
れる。さらに、このエッチングによって、後の工程でシ
リサイド層が形成される領域、すなわち、例えば、後の
イオン注入によって、メモリ領域１０００の不純物層１
６，１８が形成される領域、ロジック回路領域２０００
の不純物層１６２，１８２が形成される領域、及びロジ
ック回路領域２０００のゲート電極１４２の、それぞれ
の上に堆積された絶縁層は除去され、半導体基板が露出
する。
【００８２】次いで、Ｎ型不純物をイオン注入すること
により、半導体基板１０内に、メモリ領域１０００のソ
ース領域またはドレイン領域を構成する不純物層１６，
１８、およびロジック回路領域２０００のソース領域ま
たはドレイン領域を構成する不純物層１６２，１８２を
形成する。
【００８３】次いで、シリサイド形成用の金属を全面的
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、不純物層１６，１
８，１６２，１８２及びゲート電極１４２の、それぞれ
の上に形成された金属をシリサイド化反応させることに
より、不純物層１６，１８の上面にシリサイド層９２を
形成させ、不純物層１６２，１８２の上面にシリサイド
層１９２を形成させ、ゲート電極１４２の上面にシリサ
イド層１９４を形成させる。従って、このシリサイド工
程によって、ロジック回路領域２０００のＭＯＳトラン
ジスタ５００（図５参照）は、ゲート電極と、ソース領
域またはドレイン領域とが共に自己整合的にシリサイド
化される。また、同一のシリサイド工程によって、メモ
リ領域１０００のメモリセル１００（図５参照）は、ソ
ース領域またはドレイン領域の表面が自己整合的にシリ
サイド化される。
【００８４】次いで、メモリ領域１０００およびロジッ
ク回路領域２０００において、酸化シリコンまたは窒化
酸化シリコンなどの絶縁層２７０を全面的に形成する。
絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを
覆うように形成される。
【００８５】（１０）図１６に示すように、絶縁層２７
０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００
ａが露出するまで研磨し、絶縁層２７０を平坦化する。
この研磨によって、コントロールゲート２０，３０をは
さんで対向する２つのサイド絶縁層２４の間に絶縁層２
７０が残存され、埋込み絶縁層７０となる。
【００８６】このとき、メモリ領域１０００において
は、ゲート層１４０ａおよびストッパ層Ｓ１００の側面
に形成されたサイド絶縁層２４の上端は、第１，第２コ
ントロールゲート２０，３０の上端に比べ、半導体基板
１０に対して上方に位置する。また、ロジック回路領域
２０００においては、ＭＯＳトランジスタ５００は絶縁
層２７０によって完全に覆われていることが望ましい。
【００８７】従って、この研磨工程が完了した段階で、
ワードゲート１４となるゲート層１４０ａと境界部１４
０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１０
０ａとが存在することになる。一方、ゲート電極１４２
の上方にはストッパ層は無く、絶縁層２７０が存在する
ことが望ましい。
【００８８】（１１）ストッパ層Ｓ１００，Ｓ１００ａ
（図１６参照）を熱りん酸で除去する。この結果、少な
くともゲート層１４０ａと境界部１４０ｃとの上面が露
出する。その後、全面的にドープトポリシリコン層を堆
積させる。
【００８９】次いで、図１７に示すように、堆積形成し
たドープトポリシリコン層上にパターニングされたレジ
スト層Ｒ４００を形成する。レジスト層Ｒ４００をマス
クとして、エッチングにより、上記ドープトポリシリコ
ン層をパターニングすることによって、ワード線５０と
第３コンタクト導電層２６０とが形成される。
【００９０】さらに、レジスト層Ｒ４００をマスクとし
て、ゲート層１４０ａ（図１６参照）のエッチングが行
われる。このエッチングにより、ワード線５０が上方に
形成されないゲート層１４０ａが除去される。その結
果、アレイ状に配列したワードゲート１４を形成するこ
とができる。ゲート層１４０ａの除去領域は、後に形成
されるＰ型不純物層（素子分離用不純物層）１５の領域
と対応する（図４参照）。
【００９１】なお、このエッチング工程では、第１，第
２のコントロールゲート２０、３０をなす導電層４０
は、埋込み絶縁層７０で覆われているために、エッチン
グされずに残る。また、ロジック回路領域２０００のＭ
ＯＳトランジスタ５００は、絶縁層２７０によって完全
に覆われている限り、このエッチングによって影響を受
けることは無い。
【００９２】次いで、Ｐ型不純物を半導体基板１０に全
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４の相互間の領域にＰ型不純物層（素子分離用
不純物層）１５（図４参照）が形成される。このＰ型不
純物層１５によって、不揮発性半導体記憶装置１００相
互の素子分離がより確実に行われる。
【００９３】（１２）次いで、第１層間絶縁層を形成し
た後、公知の方法でコンタクトホールを形成し、コンタ
クトホール内の導電層および第１配線層を形成できる。
例えば、図５に示すように、層間絶縁層７２にコンタク
トホールを形成した後、共通コンタクト部２００と接続
された導電層８２および配線層８０を形成する。この工
程では、ロジック回路領域２０００においても同様にコ
ンタクト部および配線層を形成することができる。
【００９４】以上の工程により、図２〜図５に示す半導
体装置を製造することができる。
【００９５】Ｃ．ＣＭＰ法を用いた絶縁層研磨の詳細：
図１８は、上記（１０）で説明したＣＭＰ法を用いた研
磨工程（図１６参照）の前後の様子を、チップ全体の観
点から示した説明図である。図１８では、チップ上のメ
モリ領域およびロジック回路領域並びにチップ間のスク
ライブ領域の断面を簡略的に示しており、図１のＡ−Ａ
線に沿った部分に対応する。但し、説明を分かり易くす
るため、図１８における寸法及び寸法比などは、実際の
ものとは違えて描いてある。図１８において、（ａ）は
研磨工程前の様子を、（ｂ）は研磨工程後の様子を、そ
れぞれ示している。
【００９６】上記（９）で説明した通り、シリサイド工
程を終えた後、メモリ領域１０００およびロジック回路
領域２０００に、絶縁層２７０が形成される（図１５参
照）が、この絶縁層２７０は、実際には、半導体ウェハ
全面に形成される。従って、チップ９００上のメモリ領
域１０００およびロジック回路領域２０００だけでな
く、当然に、チップ９００間のスクライブ領域３０００
にも、絶縁層２７０が形成される。このように、絶縁層
２７０が形成されると、チップ９００上のメモリ領域１
０００及びロジック回路領域２０００には、その絶縁層
２７０の上面に、図１８（ａ）に示すように、複数の凸
部が発生する。これら凸部は、絶縁層２７０の下層にあ
るメモリ領域１０００のゲート層１４０ａやロジック回
路領域２０００のゲート電極１４２などに応じて発生す
る。
【００９７】具体的には、チップ９００上において、メ
モリ領域１０００ではゲート層１４０ａが形成される密
度が比較的高く、ロジック回路領域２０００ではゲート
電極１４２が形成される密度が比較的低いため、絶縁層
２７０の上面における凸部の発生密度は、メモリ領域１
０００で比較的高く、ロジック回路領域２０００で比較
的低くなる。またさらに、チップ９００間のスクライブ
領域３０００では、ゲート層やゲート電極が何も形成さ
れていないため、絶縁層２７０の上面には、そのような
凸部は発生しない。
【００９８】次に、このような絶縁層２７０が形成され
た後、上記（１０）で説明したように、ＣＭＰ法を用い
て、この絶縁層２７０をストッパ層Ｓ１００，Ｓ１００
ａが露出するまで研磨するが、かかる研磨は、半導体ウ
ェハ全面にわたって行われる。従って、チップ９００上
のメモリ領域１０００およびロジック回路領域２０００
だけでなく、当然に、チップ９００間のスクライブ領域
３０００も、絶縁層２７０の研磨が行われる。
【００９９】しかしながら、絶縁層２７０の上面に上記
したような複数の凸部が存在すると、その凸部の発生密
度に起因して、領域毎に、絶縁層２７０の研磨速度に差
が発生する場合がある。具体的には、絶縁層２７０は、
比較的凸部の発生密度の低いロジック回路領域２０００
の方が、比較的凸部の発生密度の高いメモリ領域１００
０に比べて、早く研磨され、さらに、凸部の存在しない
スクライブ領域３０００の方が、凸部の存在するメモリ
領域１０００やロジック回路領域２０００に比較して、
より早く研磨される。
【０１００】このため、このような絶縁層の研磨では、
図１８（ｂ）に示すように、チップ間のスクライブ領域
３０００の方が、チップ９００上のメモリ領域１０００
やロジック回路領域２０００に比べて、より多く研磨さ
れることになる。それ故、チップ９００上において、そ
のようなスクライブ領域３０００に近い部分、すなわ
ち、チップ９００の外周部（例えば、一点鎖線の丸で囲
んだ部分）も、その影響を受けて、過剰に研磨される可
能性がある。
【０１０１】チップ９００の外周部は、ロジック回路領
域２０００であるので、過剰に研磨される部分に、図１
８（ｂ）に示すように、ゲート電極１４２などが存在す
ると、絶縁層の研磨によって、メモリ領域１０００のス
トッパ層Ｓ１００が露出する前に、ロジック回路領域２
０００において、そのようなゲート電極１４２が露出し
てしまう場合が発生する。
【０１０２】このように、絶縁層の研磨によって、ロジ
ック回路領域２０００のゲート電極１４２が露出する
と、ゲート電極１４２の上面には、前の（９）の工程
（図１５参照）において既にシリサイド層１９４が形成
されているため、このシリサイド層１９４も研磨されて
しまい、絶縁研磨を行っているＣＭＰ装置（図示せず）
内を金属によって汚染してしまう恐れがある。
【０１０３】また、ロジック回路領域２０００のゲート
電極１４２が露出すると、後の（１１）の工程（図１７
参照）において、堆積形成したドープトポリシリコン層
をエッチングによりパターニングして、ワード線５０な
どを形成する際に、露出しているゲート電極１４２もエ
ッチングされてしまい、消失してしまう恐れがある。
【０１０４】Ｄ．本実施例の製造方法：そこで、本発明
の一実施例としての半導体装置の製造方法では、上記
（２）で説明したとおり、メモリ領域１０００にパター
ニングされたゲート層１４０ａを形成する際（図７参
照）に、チップ９００の外周部に、同様に、ダミー回路
となる、パターニングされたゲート層を形成した上で、
上記（１０）の工程で説明したＣＭＰ法を用いた絶縁層
２７０の研磨工程を実行するようにしている。
【０１０５】図１９〜図２８は、それぞれ、本発明の一
実施例としての半導体装置の製造方法の各工程を示す断
面図である。なお、これら図１９〜図２８はチップの外
周部近辺の断面を模式的に示している。
【０１０６】上記（１）で説明したとおり、まず、半導
体基板１０の表面に素子分離領域３００を形成する際
に、図１９に示すように、チップの外周部およびチップ
間のスクライブ領域にも、素子分離領域３００を形成す
る。
【０１０７】次いで、半導体基板１０の表面に、それら
チップの外周部およびチップ間のスクライブ領域も含め
て、全面的に、絶縁層１２０、ゲート層１４０、及びス
トッパ層Ｓ１００を順次形成する。
【０１０８】続いて、上記（２）で説明したとおり、メ
モリ領域１０００にパターニングされたゲート層１４０
ａを形成する際に、図２０に示すように、チップ９００
の外周部に、同様に、ダミー回路となる、パターニング
されたゲート層１４０ｃを形成する。
【０１０９】その後、上記（３）で説明したとおり、半
導体基板１０上に、図２１に示すように、チップの外周
部およびチップ間のスクライブ領域も含めて、全面的
に、ＯＮＯ膜２２０を形成する。
【０１１０】次いで、上記（４）で説明したとおり、Ｏ
ＮＯ膜２２０上に、図２２に示すように、チップの外周
部およびチップ間のスクライブ領域も含めて、全面的
に、ドープトポリシリコン層２３０を形成する。
【０１１１】さらに、上記（５）で説明したとおり、ド
ープトポリシリコン層２３０を、図２３に示すように、
全面的に異方性エッチングすることにより、ゲート層１
４０ｃの両端部の側面、およびゲート層１４０ｂの一方
の端部（チップの外周部側）の側面に、ドープトポリシ
リコン層２３０がサイドウォール状に残存する。
【０１１２】次に、上記（６）で説明したとおり、レジ
スト層Ｒ２００を形成する際に、図２４に示すように、
メモリ領域１０００だけでなく、チップの外周部および
チップ間のスクライブ領域も覆うように、レジスト層Ｒ
２００を形成する。その上で、それらレジスト層Ｒ２０
０をマスクとして、不要部分のＯＮＯ膜２２０とストッ
パ層Ｓ１００とを除去する。このとき、ゲート層１４０
ｂの一方の端部（チップの外周部側）の側面に、サイド
ウォール状に残存していたドープトポリシリコン層２３
０も除去される。
【０１１３】次に、上記（７）で説明したように、ゲー
ト電極１４２を形成するためのレジスト層Ｒ３００を形
成する際に、図２５に示すように、メモリ領域１０００
だけでなく、チップの外周部およびチップ間のスクライ
ブ領域も覆うように、レジスト層Ｒ３００を形成する。
そして、それらレジスト層Ｒ３００をマスクとして、ゲ
ート層１４０ｂをエッチングすることにより、ロジック
回路領域２０００内にゲート電極１４２を形成する。
【０１１４】続いて、上記（８）で説明したとおり、半
導体基板１０上に、図２６に示すように、チップの外周
部およびチップ間のスクライブ領域も含めて、全面的
に、絶縁層２５０を形成する。
【０１１５】そして、上記（９）で説明したとおり、そ
れら絶縁層２５０を、図２７に示すように、チップの外
周部およびチップ間のスクライブ領域も含めて、全面的
に異方性エッチングすることにより、ロジック回路領域
２０００において、ゲート電極１４２の両側面にサイド
ウォール絶縁層１５２を形成する。またこのとき、ゲー
ト層１４０ｃの両側面にサイドウォール状に残存してい
たドープトポリシリコン層２３０上にも、絶縁層１５０
が残存することになる。
【０１１６】次いで、不純物層１６，１８，１６２，１
８２を形成するために、半導体基板１０内にＮ型不純物
がイオン注入されることになるが、チップの外周部およ
びチップ間のスクライブ領域には、素子分離領域３００
が存在するため、不純物層は形成されない。また、その
後、シリサイド層９２，１９２を形成するために、堆積
した金属にシリサイド化反応を生じさせるが、チップの
外周部およびチップ間のスクライブ領域には、素子分離
領域３００が存在するため、シリサイド層は形成されな
い。
【０１１７】続いて、半導体基板１０の表面に、チップ
の外周部およびチップ間のスクライブ領域も含めて、全
面的に、酸化シリコンまたは窒化酸化シリコンなどの絶
縁層２７０を形成する。
【０１１８】そしてその後、上記（１０）で説明したと
おり、絶縁層２７０をＣＭＰ法を用いて、図２８に示す
ように、ストッパ層Ｓ１００が露出するまで研磨する。
【０１１９】図２９は、本発明の一実施例としての半導
体装置の製造方法におけるＣＭＰ法を用いた研磨工程の
前後の様子を、チップ全体の観点から示した説明図であ
る。図２９では、図１８と同様に、チップ上のメモリ領
域およびロジック回路領域並びにチップ間のスクライブ
領域の断面を簡略的に示しており、図１のＡ−Ａ線に沿
った部分に対応する。図２９において、（ａ）は研磨工
程前の様子を、（ｂ）は研磨工程後の様子を、それぞれ
示している。
【０１２０】図２７または図２９（ａ）に示すように、
半導体基板１０の表面に、全面的に、絶縁層２７０を形
成したとき、上記したように、予め、チップ９００の外
周部にダミー回路となるゲート層１４０ｃを形成したこ
とによって、そのゲート層１４０ｃの上方には、絶縁層
２７０の上面に凸部が新たに発生することになる。
【０１２１】そして続いて、この絶縁層２７０をＣＭＰ
法を用いて研磨すると、図２８または図２９（ｂ）に示
す如くになり、例え、チップ間のスクライブ領域３００
０が、メモリ領域１０００やロジック回路領域２０００
に比較して、より早く研磨されて、より多く研磨されて
も、チップ９００の外周部において、絶縁層２７０の上
面に新たな凸部が発生したことによって、チップ９００
の外周部における研磨速度が抑えられて、研磨される量
も少なくなるため、チップ９００の外周部が、過剰に研
磨されるの防ぐことができる。
【０１２２】よって、チップ９００の外周部に、ロジッ
ク回路領域２０００があっても、絶縁層２７０の研磨に
よって、メモリ領域１０００のストッパ層Ｓ１００が露
出する前に、ロジック回路領域２０００において、ゲー
ト電極１４２が露出することがなくなる。
【０１２３】なお、このように、チップ９００の外周部
に形成されたダミー回路であるゲート層１４０ｃは、研
磨工程が完了した後、上記（１１）で説明したとおり、
ワード線５０を形成する工程において、エッチングによ
り消失する。
【０１２４】なお、本発明は上記した実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様にて実施することが可能である。
【０１２５】上記した実施例においては、チップ９００
の外周部に、ダミー回路となる、パターニングされたゲ
ート層を形成したが、本発明はこれに限定されるもので
はなく、チップ間のスクライブ領域３０００に、ダミー
回路となる、パターニングされたゲート層を形成するよ
うにしても良い。
【０１２６】図３０は、本発明の変形例としての半導体
装置の製造方法におけるＣＭＰ法を用いた研磨工程の前
後の様子を、チップ全体の観点から示した説明図であ
る。図３０では、図２９と同様に、チップ上のメモリ領
域およびロジック回路領域並びにチップ間のスクライブ
領域の断面を簡略的に示しており、図１のＡ−Ａ線に沿
った部分に対応する。図３０において、（ａ）は研磨工
程前の様子を、（ｂ）は研磨工程後の様子を、それぞれ
示している。
【０１２７】上記したように、チップ間のスクライブ領
域３０００に、ダミー回路となる、パターニングされた
ゲート層１４０ｄを形成したことによって、図３０
（ａ）に示すように、半導体基板１０の表面に、全面的
に、絶縁層２７０を形成したとき、スクライブ領域３０
００において、そのゲート層１４０ｄの上方に、絶縁層
２７０の凸部が新たに発生する。
【０１２８】そして、この絶縁層２７０をＣＭＰ法を用
いて研磨すると、チップ間のスクライブ領域３０００に
おいて、絶縁層２７０の上面に新たな凸部が発生したこ
とによって、クライブ領域３０００における研磨速度が
抑えられ、研磨される量も減少する。
【０１２９】従って、チップ９００上において、クライ
ブ領域３０００に近い部分、すなわち、チップ９００の
外周部が、過剰に研磨される恐れはなくなる。
【０１３０】また、上記した実施例においては、ダミー
回路となる、パターニングされたゲート層１４０ｃ，１
４０ｄの形状については、言及しなかったが、いわゆる
ガードリングのように、チップ９００の周りを連続して
取り囲むように形成しても良いし、チップ９００の周り
の所々に断続的に形成するようにしても良い。また、チ
ップ９００の周りに、二重，三重など、多重に形成する
ようにして良い。
【０１３１】また、上記した実施例においては、ダミー
回路となる、パターニングされたゲート層１４０ｃ，１
４０ｄを、メモリ領域１０００にパターニングされたゲ
ート層１４０ａを形成する際に同時に形成するようにし
ていたが、本発明はこれに限定されるものではなく、ロ
ジック回路領域２０００において、ゲート電極１４２を
形成する際に同時に形成するようにしても良いし、メモ
リ領域１０００におけるゲート層１４０ａやロジック回
路領域２０００におけるゲート電極１４２とは、無関係
に独立して形成するようにしても良い。
【０１３２】さらにまた、上記した実施例においては、
最初に、上記（２）〜（５）で説明したとおり、メモリ
領域１０００側のゲート層１４０ａやコントロールゲー
ト２０，３０などを形成し、その後、上記（６）〜
（９）で説明したとおり、ロジック回路領域２０００側
のゲート電極１４２やサイドウォール絶縁層１５２など
を形成していた。しかしながら、本発明は、かかる順序
に限定されるものではなく、最初に、ロジック回路領域
２０００側のゲート電極１４２やサイドウォール絶縁層
１５２などを形成し、次いで、メモリ領域１０００側の
ゲート層１４０ａやコントロールゲート２０，３０など
を形成するようにしても良い。
【図面の簡単な説明】
【図１】本発明の一実施例としての製造方法によって製
造される半導体装置を構成するチップの配列を示す平面
図である。
【図２】半導体装置のメモリ領域のレイアウトを模式的
に示す平面図である。
【図３】半導体装置のメモリ領域のレイアウトを模式的
に示す別の平面図である。
【図４】半導体装置の要部を模式的に示す平面図であ
る。
【図５】図３のＢ−Ｂ線に沿った部分を模式的に示す断
面図である。
【図６】図２から図５に示す半導体装置の製造方法の一
工程を示す断面図である。
【図７】図２から図５に示す半導体装置の製造方法の一
工程を示す断面図である。
【図８】図７に示す半導体装置の製造方法の一工程を示
す平面図である。
【図９】図２から図５に示す半導体装置の製造方法の一
工程を示す断面図である。
【図１０】図２から図５に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１１】図２から図５に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１２】図２から図５に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１３】図２から図５に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１４】図２から図５に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１５】図２から図５に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１６】図２から図５に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１７】図２から図５に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１８】従来におけるＣＭＰ法を用いた研磨工程の前
後の様子を、チップ全体の観点から示した説明図であ
る。
【図１９】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２０】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２１】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２２】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２３】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２４】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２５】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２６】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２７】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２８】本発明の一実施例としての半導体装置の製造
方法の一工程を示す断面図である。
【図２９】本発明の一実施例としての半導体装置の製造
方法におけるＣＭＰ法を用いた研磨工程の前後の様子
を、チップ全体の観点から示した説明図である。
【図３０】本発明の変形例としての半導体装置の製造方
法におけるＣＭＰ法を用いた研磨工程の前後の様子を、
チップ全体の観点から示した説明図である。
【図３１】公知のＭＯＮＯＳ型メモリセルを示す断面図
である。
【符号の説明】
１０…半導体基板 １２…第１ゲート絶縁層 １４…ワードゲート １６，１８…不純物層 ２０…第１コントロールゲート ２２…第２ゲート絶縁層 ２４…サイド絶縁層 ３０…第２コントロールゲート ５０…ワード線 ６０…ビット線 ７０…埋込み絶縁層 ７２…層間絶縁層 ８０…配線層 １００…不揮発性記憶装置（メモリセル） １２０…絶縁層 １２２…第３ゲート絶縁層 １４０，１４０ａ，１４０ｂ…ゲート層 １４０ｃ，１４０ｄ…ダミー回路となるゲート層 １４２…ゲート電極 １６０，１８０…開口部 １６２，１８２…不純物層 ２００…共通コンタクト部 ２１０…第２コンタクト絶縁層 ２１２…第１コンタクト絶縁層 ２１４…第１コンタクト導電層 ２２０…ＯＮＯ膜 ２３０…ドープドポリシリコン層 ２３２…第２コンタクト導電層 ２５２…第３コンタクト絶縁層 ２６０…第３コンタクト導電層 ２７０…絶縁層 ３００…素子分離領域 ４００…コンタクト用不純物層 ５００…絶縁ゲート電界効果トランジスタ（ＭＯＳトラ
ンジスタ） ９００…チップ Ｓ１００…ストッパ層 Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００…レジスト層 １０００…メモリ領域 ２０００…ロジック回路領域 ３０００…スクライブ領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 29/788 29/792 Ｆターム(参考） 4M104 BB01 BB20 BB25 BB40 CC01 CC05 DD66 DD75 DD84 EE05 EE16 EE17 GG09 GG16 HH12 5F033 HH04 HH25 HH27 LL04 MM15 QQ08 QQ09 QQ16 QQ25 QQ48 QQ49 QQ70 QQ74 RR04 RR06 RR08 SS11 SS27 TT02 TT08 VV01 VV06 VV16 XX01 XX31 5F048 AA01 AB01 AC01 BA02 BB05 BB08 BB11 BB12 BC06 BF06 BG01 BG03 BG13 DA23 DA24 5F083 EP18 EP22 EP28 EP32 EP33 EP34 EP35 EP36 GA27 JA35 JA37 JA39 MA06 MA16 PR06 PR09 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA06 ZA21 ZA28 5F101 BA45 BB02 BD22 BD50 BE20 BF05 BH21

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 チップ上に、不揮発性記憶装置を含むメ
    モリ領域と、該不揮発性記憶装置の周辺回路を含むロジ
    ック回路領域と、を備えた半導体装置の製造方法であっ
    て、 （ａ）半導体層と、該半導体層の上方に形成された第１
    絶縁層と、該第１絶縁層の上方に形成された第１導電層
    と、該第１導電層の上方に形成されたストッパ層と、を
    備えた半導体基板を用意する工程と、 （ｂ）前記チップのメモリ領域において、前記ストッパ
    層と前記第１導電層とをパターニングする工程と、 （ｃ）前記チップのメモリ領域において、パターニング
    された前記第１導電層の両側面にＯＮＯ（Oxide Nitrid
    e Oxide：オキサイド・ナイトライド・オキサイド）膜
    を介してサイドウォール状のコントロールゲートを形成
    する工程と、 （ｄ）前記チップのロジック回路領域において、前記ス
    トッパ層をエッチングにより除去する工程と、 （ｅ）前記チップのロジック回路領域において、前記第
    １導電層をパターニングして、絶縁ゲート電界効果トラ
    ンジスタのゲート電極を形成する工程と、 （ｆ）前記半導体基板上に全面的に第２絶縁層を形成す
    る工程と、 （ｇ）前記メモリ領域における前記ストッパ層が露出す
    るまで、前記第２絶縁層を研磨する工程と、 を備えると共に、 前記工程（ｆ）よりも前に、 （ｈ）前記チップの外周部または前記チップ間のスクラ
    イブ領域において、少なくとも前記第１導電層をパター
    ニングして、ダミー回路となるゲート層を形成する工程
    を備える半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 前記工程（ｂ）は、前記工程（ｈ）を含むことを特徴と
    する半導体装置の製造方法。
  3. 【請求項３】 請求項１に記載の半導体装置の製造方法
    において、 前記工程（ｅ）は、前記工程（ｈ）を含むことを特徴と
    する半導体装置の製造方法。
  4. 【請求項４】 請求項１ないし請求項３のうちの任意の
    １つに記載の半導体装置の製造方法において、 前記工程（ｃ）は、 （ｃ−１）少なくとも前記メモリ領域に、前記ＯＮＯ膜
    を形成する工程と、 （ｃ−２）前記ＯＮＯ膜の上方に、第２導電層を形成す
    る工程と、 （ｃ−３）前記第２導電層をエッチングすることによ
    り、前記メモリ領域において、パターニングされた前記
    第１導電層の両側面に、前記ＯＮＯ膜を介して、前記第
    ２導電層によって構成された前記コントロールゲートを
    形成する工程と、 を備える半導体装置の製造方法。
  5. 【請求項５】 請求項１ないし請求項４のうちの任意の
    １つに記載の半導体装置の製造方法において、 前記工程（ｇ）では、前記第２絶縁層の研磨に、ＣＭＰ
    （Chemical Mechanical Polishing ：化学的・機械的研
    磨）法を用いることを特徴とする半導体装置の製造方
    法。
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