JPH11289015A - 半導体ウェハ及び半導体装置の製造方法 - Google Patents

半導体ウェハ及び半導体装置の製造方法

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JPH11289015A
JPH11289015A JP10108664A JP10866498A JPH11289015A JP H11289015 A JPH11289015 A JP H11289015A JP 10108664 A JP10108664 A JP 10108664A JP 10866498 A JP10866498 A JP 10866498A JP H11289015 A JPH11289015 A JP H11289015A
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JP
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insulating film
element region
film
predetermined
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JP10108664A
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Tomofune Tani
智船 谷
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Nippon Steel Corp
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Nippon Steel Corp
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】 【課題】 化学機械研磨(CMP)により絶縁膜や導電
膜が平坦化された場合でも、研磨後のフォトリソグラフ
ィーを容易且つ確実に行う。 【解決手段】 スクライブ領域Aに、素子領域Bにフィ
ールド酸化膜3を形成する工程やトランジスタを形成す
る諸工程を利用して、凹部11やトランジスタ材料の各
層からなる凸部を形成する。そして、凹部11や凸部上
に突起上の位置合わせ用マーク14(35)を形成し、
マーク14(35)含む全面を覆うようにされた絶縁膜
にCMPを施した場合、素子領域Bでは絶縁膜の表面が
平坦化されるのに対して凹部11や凸部上では絶縁膜の
表面はマーク形状を反映した形となるようにする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に化学機械研磨(CMP)を行う工
程を経て製造される半導体装置に適用して好適である。
【0002】
【従来の技術】近時では、半導体素子の更なる微細化や
多層配線化、プロセス処理温度の低温化、工程簡略化等
が進んでおり、それに伴って層間絶縁膜を平坦化する手
法として化学機械研磨(CMP)法の適用が検討されて
いる。従来、層間絶縁膜を平坦化するには、BPSG膜
の堆積工程及びそれに続くリフロー工程を行っていた
が、この場合当該リフロー工程で高温熱処理が必要であ
り、既形成の導電膜等に悪影響を及ぼす危険性があっ
た。それに対して、CMP法を用いた場合では、高温熱
処理が不要となり、しかも完全な平坦化を容易且つ確実
に実現することができる。
【0003】
【発明が解決しようとする課題】通常、半導体装置を製
造するに際して、導電膜や絶縁膜をパターニングする場
合のフォトリソグラフィーでは、半導体ウェハ表面に設
けられたスクライブ領域上に形成されている位置合わせ
用指標(位置合わせ用マーク)を所定の光学系により検
出することにより、各層の位置合わせを行っている。こ
の位置合わせ用マークは、前工程で予めスクライブ領域
上に凹凸パターンとして形成されたものである。
【0004】位置合わせ用マークの検出をより正確に行
うためのいくつかの手法が提案されている。例えば特開
平3−177013号公報には、位置合わせ用マークを
異なる層上に形成し、スクライブ領域への位置合わせ用
マークの収容数を増大化させる手法が開示されている。
【0005】しかしながら、位置合わせ用マークを形成
した後に絶縁膜や導電膜である上層膜を形成し、この上
層膜をCMPにより平坦化する場合、位置合わせ用マー
クを覆う上層膜も素子領域と同様に平坦化される。従っ
て、後の工程で更に積層された絶縁膜や導電膜をパター
ニングする際に、前記上層膜の表面に位置合わせ用マー
クの形状が反映されていないために位置合わせが著しく
困難となり、正確なフォトリソグラフィーが不能となる
場合もある。
【0006】一方、例えば特開平7−283103号公
報には、位置合わせ用マークを覆い表面が平坦化された
保護膜をむしろ積極的に形成し、マークエッジの劣化を
防止する手法が開示されている。ところがこの場合、良
好な位置検出を行うためには保護膜の膜厚や材質に大き
な制限が加わることが必定であり、このような保護膜を
形成すること自体が近時における工程簡略化の要請に反
する。しかも、CMPにより前記上層膜を平坦化する場
合には、当然のことながら任意の膜厚や材質の上層膜に
対処可能でなければならず、特開平7−283103号
公報の手法は適用困難である言わざるを得ない。
【0007】そこで本発明の目的は、化学機械研磨(C
MP)により絶縁膜や導電膜が平坦化された場合でも、
研磨後のフォトリソグラフィーを容易且つ確実に行い、
しかもそのための位置合せ用指標を徒に工程を増加させ
ることなく形成することができる信頼性の高い半導体装
置及びその製造方法を提供することである。
【0008】
【課題を解決するための手段】本発明の半導体ウェハ
は、各素子領域に所定形状の複数の導電膜と少なくとも
前記導電膜間を埋め込む複数の絶縁膜を備えた半導体素
子が形成されてなる半導体ウェハであって、前記導電膜
及び前記絶縁膜を形成する各材料が素子領域以外の所定
領域上にも積層されてなる凸部及び/又は前記所定領域
の表面の一部に形成されてなる凹部を有しており、前記
凸部及び/又は前記凹部には、前記所定領域上の前記材
料のうちの所定の導電膜材料に対応した前記導電膜と共
にパターン形成されてなる突起が設けられている。
【0009】本発明の半導体ウェハの一態様例において
は、前記突起を覆う絶縁膜材料は、前記突起上で当該突
起の形状に倣った凸状とされており、少なくとも前記絶
縁膜材料の前記凸状部位が、前記素子領域上で前記絶縁
膜材料に対応した前記絶縁膜にフォトリソグラフィーを
施す際の位置合せ用指標となる。
【0010】本発明の半導体ウェハの一態様例において
は、前記突起を覆う絶縁膜材料に対応した前記絶縁膜
は、前記素子領域上のみで表面が平坦化されている。
【0011】本発明の半導体ウェハの一態様例において
は、前記突起が、前記各素子領域を分離するためのスク
ライブ領域に形成されている。
【0012】本発明の半導体装置の製造方法は、半導体
ウェハの表面の各素子領域に所定形状の複数の導電膜と
少なくとも前記導電膜間を埋め込む複数の絶縁膜とを備
えた半導体素子が形成されてなる半導体装置の製造方法
であって、前記素子領域に所定の前記導電膜及び前記絶
縁膜を形成した後、前記半導体ウェハ上で前記素子領域
以外の所定領域に凹部を形成する第1の工程と、前記素
子領域を含む全面に更なる前記導電膜を堆積し、前記素
子領域の前記導電膜をパターニングすると同時に前記凹
部の前記導電膜をパターニングして、前記所定領域の前
記凹部にフォトリソグラフィーのための位置合せ用指標
となる突起を形成する第2の工程と、前記素子領域及び
前記凹部を含む全面に更なる前記絶縁膜を堆積した後、
前記素子領域の前記導電膜が露出するまで前記絶縁膜を
研磨し、前記素子領域の前記絶縁膜の表面を平坦化する
第3の工程と、前記凹部上で前記突起を覆う前記絶縁膜
の表面に前記突起形状に倣って形成された部位を指標と
して、前記素子領域の平坦化された前記絶縁膜の上層に
形成された前記絶縁膜及び/又は前記導電膜をパターニ
ングする第4の工程とを有する。
【0013】本発明の半導体装置の製造方法の一態様例
においては、前記第4の工程において、前記突起形状に
倣って形成された部位を指標として、前記素子領域の少
なくとも1層の前記絶縁膜に開孔を形成する。
【0014】本発明の半導体装置の製造方法の一態様例
においては、前記第1の工程において、前記半導体ウェ
ハの表面領域をフィールド酸化し、素子領域の素子分離
領域及び前記所定領域にそれぞれフィールド酸化膜を形
成した後、前記所定領域に形成されたフィールド酸化膜
を除去することにより、前記凹部を形成する。
【0015】本発明の半導体装置の製造方法の一態様例
においては、前記突起を形成する前記所定領域が、前記
各素子領域を分離するためのスクライブ領域である。
【0016】本発明の半導体装置の製造方法の一態様例
においては、前記第4の工程を経て、前記素子領域に前
記半導体素子を形成した後、前記半導体ウェハを前記ス
クライブ領域にて切断することにより、前記各素子領域
毎に分離する第5の工程を更に有する。
【0017】本発明の半導体装置の製造方法は、半導体
ウェハの表面の各素子領域に所定形状の複数の導電膜と
少なくとも前記導電膜間を埋め込む複数の絶縁膜とを備
えた半導体素子が形成されてなる半導体装置の製造方法
であって、前記素子領域に前記導電膜及び前記絶縁膜を
形成する際に、当該素子領域以外の所定部位にも前記導
電膜及び前記絶縁膜を堆積して凸部を形成する第1の工
程と、前記導電膜のうちの所定の前記導電膜について、
当該導電膜を前記素子領域上でパターニングする際に、
前記所定領域上でも当該導電膜をパターニングし、前記
所定領域の前記凸部にフォトリソグラフィーのための位
置合せ用指標となる突起を形成する第2の工程と、前記
素子領域及び前記凸部を含む全面に更なる前記絶縁膜を
堆積した後、前記素子領域の前記導電膜が露出するまで
前記絶縁膜を研磨し、前記素子領域の前記絶縁膜の表面
を平坦化する第3の工程と、前記凸部で前記突起を覆う
前記絶縁膜の表面近傍に存する前記突起を指標として、
前記素子領域の平坦化された前記絶縁膜の上層に形成さ
れた前記絶縁膜及び/又は前記導電膜をパターニングす
る第4の工程とを有する。
【0018】本発明の半導体装置の製造方法の一態様例
においては、前記第4の工程において、前記突起を指標
として、前記素子領域の少なくとも1層の前記絶縁膜に
開孔を形成する。
【0019】本発明の半導体装置の製造方法の一態様例
においては、前記突起を形成する前記所定領域が、前記
各素子領域を分離するためのスクライブ領域である。
【0020】本発明の半導体装置の製造方法の一態様例
においては、前記第4の工程を経て、前記素子領域に前
記半導体素子を形成した後、前記半導体ウェハを前記ス
クライブ領域にて切断することにより、前記各素子領域
毎に分離する第5の工程を更に有する。
【0021】本発明の半導体装置の製造方法は、半導体
ウェハの表面の各素子領域に所定形状の複数の導電膜と
少なくとも前記導電膜間を埋め込む複数の絶縁膜とを備
えた半導体素子が形成されてなる半導体装置の製造方法
であって、前記素子領域に前記導電膜及び前記絶縁膜を
形成する際に、当該素子領域以外の第1の所定領域に前
記導電膜及び前記絶縁膜を堆積して凸部を形成する第1
の工程と、前記素子領域に所定の前記導電膜及び前記絶
縁膜を形成した後、前記素子領域以外の第2の所定領域
に凹部を形成する第2の工程と、前記素子領域及び前記
第1及び第2の所定領域に更なる前記導電膜を堆積し、
前記素子領域の前記導電膜をパターニングすると同時に
前記凹部の前記導電膜をパターニングし、前記凹部にフ
ォトリソグラフィーのための位置合せ用指標となる第1
の突起を形成する第3の工程と、前記素子領域及び前記
第1及び第2の所定領域を含む全面に更なる前記絶縁膜
を堆積した後、前記素子領域の前記導電膜が露出するま
で前記絶縁膜を研磨し、前記素子領域の前記絶縁膜の表
面を平坦化する第4の工程と、前記凹部で前記第1の突
起を覆う前記絶縁膜の表面に前記第1の突起形状に倣っ
て形成された部位を指標として、前記素子領域の平坦化
された前記絶縁膜の上層に形成された前記絶縁膜及び/
又は前記導電膜をパターニングする第5の工程と、前記
素子領域及び前記第1及び第2の所定領域に形成する前
記導電膜のうちの所定の前記導電膜について、当該導電
膜を前記素子領域上でパターニングする際に、前記凸部
上でも当該導電膜をパターニングし、前記凸部にフォト
リソグラフィーのための位置合せ用指標となる第2の突
起を形成する第6の工程と、前記素子領域及び前記第1
及び第2の所定領域を含む全面に更なる前記絶縁膜を堆
積した後、前記素子領域の前記導電膜が露出するまで前
記絶縁膜を研磨し、前記素子領域の前記絶縁膜の表面を
平坦化する第7の工程と、前記凸部上で前記突起を覆う
前記絶縁膜の表面近傍に存する前記第2の突起を指標と
して、前記素子領域の平坦化された前記絶縁膜上に形成
された前記絶縁膜及び/又は前記導電膜をパターニング
する第8の工程とを有する。
【0022】本発明の半導体装置の製造方法の一態様例
においては、前記第5の工程において、前記第1の突起
形状に倣って形成された部位を指標として、前記素子領
域の前記絶縁膜に開孔を形成する。
【0023】本発明の半導体装置の製造方法の一態様例
においては、前記第8の工程において、前記第2の突起
を指標として、前記素子領域の前記絶縁膜に開孔を形成
する。
【0024】本発明の半導体装置の製造方法の一態様例
においては、前記第2の工程において、前記半導体ウェ
ハの表面領域をフィールド酸化し、素子領域の素子分離
領域及び前記所定領域にそれぞれフィールド酸化膜を形
成した後、前記所定領域に形成されたフィールド酸化膜
を除去することにより、前記凹部を形成する。
【0025】本発明の半導体装置の製造方法の一態様例
においては、前記第1及び第2の突起を形成する前記第
1及び第2の所定領域が、前記各素子領域を分離するた
めのスクライブ領域である。
【0026】本発明の半導体装置の製造方法の一態様例
においては、前記第8の工程を経て、前記素子領域に前
記半導体素子を形成した後、前記半導体ウェハを前記ス
クライブ領域にて切断することにより、前記各素子領域
毎に分離する第9の工程を更に有する。
【0027】
【作用】本発明においては、素子領域と異なる所定領
域、例えばスクライブ領域に、素子領域に形成する材料
等を利用して素子領域に比して低い部位(凹部)及び/
又は高い部位(凸部)を設け、当該凹部及び/又は凸部
に位置合せ用指標を形成する。しかる後、全面を覆うよ
うに絶縁膜(や導電膜)を形成し、この絶縁膜を化学機
械研磨しても、素子領域の絶縁膜は表面が平坦化される
のに対して、スクライブ領域の絶縁膜は、当該絶縁膜の
高さが素子領域と異なるために平坦化されることなく位
置合せ用指標の形状を反映した表面を有するものとな
る。従って、後工程で更なる絶縁膜等をパターニングす
る際に、位置合せ用指標を容易に検出することができ、
極めて微細なフォトリソグラフィーでも正確に行うこと
が可能となる。
【0028】
【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法のいくつかの具体的な実施形態につい
て、図面を参照しながら詳細に説明する。この実施形態
においては、半導体装置としてアクセストランジスタ及
びメモリキャパシタを有し、このメモリキャパシタが実
質的にビット線の上層に形成される所謂COB(Capaci
tor OverBitline)構造のDRAMを例示し、その構成
を製造方法とともに説明する。図1〜図4は、この実施
形態のDRAMの製造方法を工程順に示す概略断面図で
ある。
【0029】先ず、図1(a)に示すように、表面にス
クライブ領域Aが形成され、このスクライブ領域Aに囲
まれた複数の領域が各々素子領域Bとされてなる、例え
ばp型のシリコン半導体基板1を用意する。そして、こ
のシリコン半導体基板1の素子領域B上に、素子分離構
造として所謂LOCOS法によりフィールド酸化膜3を
形成してメモリセル領域B1の素子活性領域や周辺回路
領域B2の素子活性領域を画定する。それと同時に、ス
クライブ領域Aの所定領域A2にも、LOCOS法によ
りフィールド酸化膜21を形成する。
【0030】続いて、フィールド酸化膜3により互いに
分離されて相対的に画定されたメモリセル領域B1のシ
リコン半導体基板1の表面を含む、スクライブ領域A及
び素子領域Bの全面に熱酸化を施してシリコン酸化膜2
2を形成し、続いてCVD法により不純物がドープされ
た多結晶シリコン膜23を、更にこの多結晶シリコン膜
23上にシリコン酸化膜24を順次堆積形成する。
【0031】続いて、シリコン酸化膜22、多結晶シリ
コン膜23及びシリコン酸化膜24をフォトリソグラフ
ィー及びそれに続くドライエッチングによりパターニン
グして、メモリセル領域B1や周辺回路領域B2には、
シリコン酸化膜22、多結晶シリコン膜23及びシリコ
ン酸化膜24を電極形状に残してゲート酸化膜4、ゲー
ト電極5及びそのキャップ絶縁膜10を形成する。一
方、所定領域A2に隣接するスクライブ領域Aの所定領
域A1には、凸状となる所定形状にシリコン酸化膜2
2、多結晶シリコン膜23及びシリコン酸化膜24を残
す。
【0032】続いて、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜10上
を含む全面にCVD法によりシリコン酸化膜を堆積形成
し、このシリコン酸化膜の全面を異方性エッチングし
て、メモリセル領域B1や周辺回路領域B2では、ゲー
ト酸化膜4、ゲート電極5及びキャップ絶縁膜10の側
面にのみシリコン酸化膜を残してサイドウォール6を形
成する。一方、所定領域A2では、シリコン酸化膜2
2、多結晶シリコン膜23及びシリコン酸化膜24の側
面に同様にサイドウォール25が形成されることにな
る。
【0033】続いて、メモリセル領域B1では、キャッ
プ絶縁膜10及びサイドウォール6をマスクとして、ゲ
ート電極5の両側のシリコン半導体基板1の表面領域に
イオン注入により不純物を導入し、ソース/ドレインと
なる一対の不純物拡散層7を形成し、ゲート電極5及び
一対の不純物拡散層7を有するアクセストランジスタを
完成させる。なお、このとき、上述と同様の工程を経
て、素子領域Bの周辺回路領域B2にもゲート電極5及
び一対の不純物拡散層7等を有するトランジスタが形成
される。
【0034】続いて、スクライブ領域A及び素子領域B
を含むシリコン半導体基板1の全面にCVD法によりシ
リコン酸化膜を堆積形成し、層間絶縁膜8を形成する。
【0035】次いで、図1(b)に示すように、層間絶
縁膜8をパターニングする。具体的に、メモリセル領域
B1では、一対の不純物拡散層7のうちドレインとなる
不純物拡散層7の表面の一部を露出させるコンタクト孔
9を形成し、所定領域A2では、層間絶縁膜8及びフィ
ールド酸化膜21を除去することによりシリコン半導体
基板1に凹部11を形成する。
【0036】次いで、図1(c)に示すように、全面に
CVD法により不純物がドープされた多結晶シリコン膜
25及びシリコン窒化膜26を順次堆積形成し、これら
多結晶シリコン膜25及びシリコン窒化膜26をパター
ニングする。具体的に、メモリセル領域B1では、コン
タクト孔9を埋め込み不純物拡散層7と導通するビット
線12及びそのキャップ絶縁膜13を形成する。一方、
スクライブ領域Aにおいて、所定領域A1では、層間絶
縁膜8上に多結晶シリコン膜25及びシリコン窒化膜2
6を所定形状にパターニングして残し、所定領域A2で
は、凹部11上に突起状の位置合わせ用マーク14を形
成する。なお、シリコン窒化膜26を全面に形成した関
係上、位置合わせ用マーク14上にシリコン窒化膜26
が残存することになる。
【0037】次いで、図2(a)に示すように、全面を
覆うようにCVD法によりシリコン酸化膜を材料として
層間絶縁膜15を堆積形成し、ビット線12上のキャッ
プ絶縁膜13をストッパーとしてこの層間絶縁膜15に
化学機械研磨(CMP)を施す。このとき、メモリセル
領域B1を含む素子領域B及び所定領域A1では、層間
絶縁膜15の表面が平坦化されるのに対して、所定領域
A2では、凹部11が形成されているために層間絶縁膜
15の表面は平坦化されることなく位置合わせ用マーク
14の突起を反映した形状となる。
【0038】次いで、図2(b)に示すように、層間絶
縁膜15の全面にホウ燐酸珪酸塩ガラス(BPSG)等
からなる平坦化層2をCVD法により堆積形成する。こ
の場合も、平坦化層2の表面は位置合わせ用マーク14
の突起を反映した形状となる。
【0039】次いで、図2(c)に示すように、メモリ
セル領域B1において、平坦化層2、層間絶縁膜15,
8をパターニングし、一対の不純物拡散層7のうちソー
スとなる不純物拡散層7の表面の一部を露出させるスト
レージコンタクト孔16を形成する。ここで、フォトリ
ソグラフィーを行う際に平坦化層2の表面に反映された
位置合わせ用マーク14の突起部位の位置を光学系を用
いて検出することにより、ストレージコンタクト孔16
を形成するための位置合わせを行う。この場合、ストレ
ージコンタクト孔16はアスペクト比が大きいために高
精度の位置合わせが必要であるが、位置合わせ用マーク
14の形状が平坦化層2の表面に十分に反映されている
ので、容易且つ確実に位置合わせを行うことが可能とな
る。
【0040】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、図3(a)に示すよう
に、全面にCVD法により不純物がドープされた多結晶
シリコン膜27を堆積形成し、この多結晶シリコン膜2
7をパターニングする。具体的に、メモリセル領域B1
では、ストレージコンタクト孔16を埋め込み島状の電
極形状となるストレージノード電極17を形成し、所定
領域A1では、平坦化膜11上に多結晶シリコン膜27
を所定形状にパターニングして残す。
【0041】続いて、CVD法によりストレージノード
電極17の表層を覆うように、全面にシリコン酸化膜/
シリコン窒化膜/シリコン酸化膜の3層構造膜(ONO
膜)である誘電体膜18を形成し、更に、CVD法によ
り誘電体膜18を覆うように全面に多結晶シリコン膜2
8及びシリコン窒化膜20を順次堆積し、パターニング
する。具体的に、メモリセル領域B1では、誘電体膜1
8を介してストレージノード電極17の表層と対向する
セルプレート電極19をパターン形成し、所定領域A1
では、誘電体膜18上に突起状の位置合わせ用マーク3
5を形成する。なお、位置合わせ用マーク35上にはシ
リコン窒化膜20が残存することになる。このとき、メ
モリセル領域B1には、ストレージノード電極17とセ
ルプレート電極19とが誘電体膜18を介して容量結合
するメモリキャパシタが完成される。
【0042】次いで、図3(b)に示すように、全面を
覆うようにシリコン酸化膜からなる層間絶縁膜31を堆
積形成する。このとき、所定領域A1では、アスペクト
比の高い位置合わせ用マーク35が形成されているため
に層間絶縁膜31の表面は突起形状を反映した形状とな
る。続いて、シリコン窒化膜20をストッパーとして層
間絶縁膜31にCMPを施し、表面を平坦化する。この
とき、メモリセル領域B1を含む素子領域B及び所定領
域A1では、層間絶縁膜31の表面が平坦化されるのに
対して、所定領域A1では、層間絶縁膜31の表面は、
元々突起形状を反映した形状であったのに加えて位置合
わせ用マーク35上のシリコン窒化膜20が露出するた
めに平坦化されることなく更に位置合わせ用マーク35
の突起を反映した形状となる。
【0043】次いで、図4(a)に示すように、層間絶
縁膜31を覆うように全面にBPSG膜からなる平坦化
層32を形成した後、下層に存するセルプレート電極1
9や周辺回路領域B2におけるトランジスタのソース/
ドレインと導通をとるためのコンタクト孔36やヴィア
孔(不図示)を形成する。例えばコンタクト孔36につ
いては、平坦化層32、層間絶縁膜31、平坦化層2、
層間絶縁膜15,8をパターニングし、周辺回路領域B
2のトランジスタの一対の不純物拡散層7のうち一方の
表面の一部を露出させるように形成する。ここで、フォ
トリソグラフィーを行う際に平坦化層32の表面に反映
された位置合わせ用マーク35の突起部位の位置を光学
系を用いて検出することにより、コンタクト孔36を形
成するための位置合わせを行う。この場合、コンタクト
孔36は極めてアスペクト比が大きいために高精度の位
置合わせが必要であるが、位置合わせ用マーク35の形
状が平坦化層32の表面に十分に反映されているので、
容易且つ確実に位置合わせを行うことが可能となる。
【0044】次いで、図4(b)に示すように、平坦化
膜32上にアルミニウム合金膜及びシリコン窒化膜34
を堆積形成し、これらアルミニウム合金膜及びシリコン
窒化膜34をパターニングする。具体的に、メモリセル
領域B1では、平坦化膜32上でコンタクト孔36やヴ
ィア孔を埋め込み不純物拡散層7と導通する配線層37
(及びシリコン窒化膜34)を形成する。
【0045】しかる後、図示は省略したが、更なる層間
絶縁膜や平坦化膜の形成、位置合わせ用マーク35や更
なる位置合わせ用マークを利用したコンタクト孔のパタ
ーン形成やそれに続く配線層の形成等の諸工程を経て、
DRAMを完成させる。
【0046】以上説明したように、本実施形態において
は、素子領域Bと異なる所定領域、例えばスクライブ領
域Aに、素子領域Bに形成する材料等を利用して素子領
域Bに比して低い部位(凹部)及び高い部位(凸部)を
設け、当該凹部及び凸部に位置合せ用指標14,35を
形成する。しかる後、全面を覆うように絶縁膜(や導電
膜)を形成し、この絶縁膜を化学機械研磨しても、素子
領域Bの絶縁膜は表面が平坦化されるのに対して、スク
ライブ領域Aの絶縁膜は、当該絶縁膜の高さが素子領域
Bと異なるために平坦化されることなく位置合せ用指標
14,35の形状を反映した表面を有するものとなる。
従って、後工程で更なる絶縁膜等をパターニングする際
に、位置合せ用指標14,35を容易に検出することが
でき、極めて微細なフォトリソグラフィーでも正確に行
うことが可能となる。
【0047】なお、この実施形態では、半導体装置とし
て比較的工程数の多いDRAMを例示た関係上、スクラ
イブ領域Aに凸部となる所定領域A1及び凹部となる所
定領域A2を設け、それぞれ位置合せ用指標14,35
を形成した場合について説明したが、半導体装置によっ
ては、所定領域A1のみ、或いは所定領域A2を設け、
位置合せ用指標14,35の一方を形成するようにして
もよい。
【0048】また、この実施形態では半導体装置として
DRAMを例示したが、本発明は当然のことながらDR
AMに限定されるものではない。例えば通常のMOSト
ランジスタやCMOSインバータ、EEPROM等のあ
らゆる半導体装置に適用することが可能である。
【0049】
【発明の効果】本発明によれば、化学機械研磨(CM
P)により絶縁膜や導電膜が平坦化された場合でも、研
磨後のフォトリソグラフィーを容易且つ確実に行い、し
かもそのための位置合せ用指標を徒に工程を増加させる
ことなく形成することができ、半導体装置の信頼性の向
上に寄与する。
【図面の簡単な説明】
【図1】本発明の実施形態におけるDRAMの製造方法
を工程順に示す概略断面図である。
【図2】図1に引き続き、本発明の実施形態におけるD
RAMの製造方法を工程順に示す概略断面図である。
【図3】図2に引き続き、本発明の実施形態におけるD
RAMの製造方法を工程順に示す概略断面図である。
【図4】図3に引き続き、本発明の実施形態におけるD
RAMの製造方法を工程順に示す概略断面図である。
【符号の説明】
1 シリコン半導体基板 2,32 平坦化膜 3,21 フィールド酸化膜 4 ゲート酸化膜 5 ゲート電極 6,25 サイドウォール 7 不純物拡散層 8,15,31 層間絶縁膜 9,36 コンタクト孔 10,13 キャップ絶縁膜 11 凹部 12 ビット線 14,35 位置合わせ用マーク 16 ストレージコンタクト孔 17 ストレージノード電極 18 誘電体膜 19 セルプレート電極 20,26,34 シリコン窒化膜 22,24 シリコン酸化膜 23,27,28 多結晶シリコン膜 37 配線層 A スクライブ領域 B 素子領域 A1,A2 所定領域 B1 メモリセル領域 B2 周辺回路領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/108 H01L 27/10 681F 21/8242

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】 各素子領域に所定形状の複数の導電膜と
    少なくとも前記導電膜間を埋め込む複数の絶縁膜を備え
    た半導体素子が形成されてなる半導体ウェハにおいて、 前記導電膜及び前記絶縁膜を形成する各材料が素子領域
    以外の所定領域上にも積層されてなる凸部及び/又は前
    記所定領域の表面の一部に形成されてなる凹部を有して
    おり、 前記凸部及び/又は前記凹部には、前記所定領域上の前
    記材料のうちの所定の導電膜材料に対応した前記導電膜
    と共にパターン形成されてなる突起が設けられているこ
    とを特徴とする半導体ウェハ。
  2. 【請求項2】 前記突起を覆う絶縁膜材料は、前記突起
    上で当該突起の形状に倣った凸状とされており、 少なくとも前記絶縁膜材料の前記凸状部位が、前記素子
    領域上で前記絶縁膜材料に対応した前記絶縁膜にフォト
    リソグラフィーを施す際の位置合せ用指標となることを
    特徴とする請求項1に記載の半導体ウェハ。
  3. 【請求項3】 前記突起を覆う絶縁膜材料に対応した前
    記絶縁膜は、前記素子領域上のみで表面が平坦化されて
    いることを特徴とする請求項1又は2に記載の半導体ウ
    ェハ。
  4. 【請求項4】 前記突起が、前記各素子領域を分離する
    ためのスクライブ領域に形成されていることを特徴とす
    る請求項1〜3のいずれか1項に記載の半導体装置。
  5. 【請求項5】 半導体ウェハの表面の各素子領域に所定
    形状の複数の導電膜と少なくとも前記導電膜間を埋め込
    む複数の絶縁膜とを備えた半導体素子が形成されてなる
    半導体装置の製造方法であって、 前記素子領域に所定の前記導電膜及び前記絶縁膜を形成
    した後、前記半導体ウェハ上で前記素子領域以外の所定
    領域に凹部を形成する第1の工程と、 前記素子領域を含む全面に更なる前記導電膜を堆積し、
    前記素子領域の前記導電膜をパターニングすると同時に
    前記凹部の前記導電膜をパターニングして、前記所定領
    域の前記凹部にフォトリソグラフィーのための位置合せ
    用指標となる突起を形成する第2の工程と、 前記素子領域及び前記凹部を含む全面に更なる前記絶縁
    膜を堆積した後、前記素子領域の前記導電膜が露出する
    まで前記絶縁膜を研磨し、前記素子領域の前記絶縁膜の
    表面を平坦化する第3の工程と、 前記凹部上で前記突起を覆う前記絶縁膜の表面に前記突
    起形状に倣って形成された部位を指標として、前記素子
    領域の平坦化された前記絶縁膜の上層に形成された前記
    絶縁膜及び/又は前記導電膜をパターニングする第4の
    工程とを有することを特徴とする半導体装置の製造方
    法。
  6. 【請求項6】 前記第4の工程において、前記突起形状
    に倣って形成された部位を指標として、前記素子領域の
    少なくとも1層の前記絶縁膜に開孔を形成することを特
    徴とする請求項5に記載の半導体装置の製造方法。
  7. 【請求項7】 前記第1の工程において、前記半導体ウ
    ェハの表面領域をフィールド酸化し、素子領域の素子分
    離領域及び前記所定領域にそれぞれフィールド酸化膜を
    形成した後、前記所定領域に形成されたフィールド酸化
    膜を除去することにより、前記凹部を形成することを特
    徴とする請求項5又は6に記載の半導体装置の製造方
    法。
  8. 【請求項8】 前記突起を形成する前記所定領域が、前
    記各素子領域を分離するためのスクライブ領域であるこ
    とを特徴とする請求項5〜7のいずれか1項に記載の半
    導体装置の製造方法。
  9. 【請求項9】 前記第4の工程を経て、前記素子領域に
    前記半導体素子を形成した後、前記半導体ウェハを前記
    スクライブ領域にて切断することにより、前記各素子領
    域毎に分離する第5の工程を更に有することを特徴とす
    る請求項8に記載の半導体装置の製造方法。
  10. 【請求項10】 半導体ウェハの表面の各素子領域に所
    定形状の複数の導電膜と少なくとも前記導電膜間を埋め
    込む複数の絶縁膜とを備えた半導体素子が形成されてな
    る半導体装置の製造方法であって、 前記素子領域に前記導電膜及び前記絶縁膜を形成する際
    に、当該素子領域以外の所定部位にも前記導電膜及び前
    記絶縁膜を堆積して凸部を形成する第1の工程と、 前記導電膜のうちの所定の前記導電膜について、当該導
    電膜を前記素子領域上でパターニングする際に、前記所
    定領域上でも当該導電膜をパターニングし、前記所定領
    域の前記凸部にフォトリソグラフィーのための位置合せ
    用指標となる突起を形成する第2の工程と、 前記素子領域及び前記凸部を含む全面に更なる前記絶縁
    膜を堆積した後、前記素子領域の前記導電膜が露出する
    まで前記絶縁膜を研磨し、前記素子領域の前記絶縁膜の
    表面を平坦化する第3の工程と、 前記凸部で前記突起を覆う前記絶縁膜の表面近傍に存す
    る前記突起を指標として、前記素子領域の平坦化された
    前記絶縁膜の上層に形成された前記絶縁膜及び/又は前
    記導電膜をパターニングする第4の工程とを有すること
    を特徴とする半導体装置の製造方法。
  11. 【請求項11】 前記第4の工程において、前記突起を
    指標として、前記素子領域の少なくとも1層の前記絶縁
    膜に開孔を形成することを特徴とする請求項10に記載
    の半導体装置の製造方法。
  12. 【請求項12】 前記突起を形成する前記所定領域が、
    前記各素子領域を分離するためのスクライブ領域である
    ことを特徴とする請求項10又は11に記載の半導体装
    置の製造方法。
  13. 【請求項13】 前記第4の工程を経て、前記素子領域
    に前記半導体素子を形成した後、前記半導体ウェハを前
    記スクライブ領域にて切断することにより、前記各素子
    領域毎に分離する第5の工程を更に有することを特徴と
    する請求項12に記載の半導体装置の製造方法。
  14. 【請求項14】 半導体ウェハの表面の各素子領域に所
    定形状の複数の導電膜と少なくとも前記導電膜間を埋め
    込む複数の絶縁膜とを備えた半導体素子が形成されてな
    る半導体装置の製造方法であって、 前記素子領域に前記導電膜及び前記絶縁膜を形成する際
    に、当該素子領域以外の第1の所定領域に前記導電膜及
    び前記絶縁膜を堆積して凸部を形成する第1の工程と、 前記素子領域に所定の前記導電膜及び前記絶縁膜を形成
    した後、前記素子領域以外の第2の所定領域に凹部を形
    成する第2の工程と、 前記素子領域及び前記第1及び第2の所定領域に更なる
    前記導電膜を堆積し、前記素子領域の前記導電膜をパタ
    ーニングすると同時に前記凹部の前記導電膜をパターニ
    ングし、前記凹部にフォトリソグラフィーのための位置
    合せ用指標となる第1の突起を形成する第3の工程と、 前記素子領域及び前記第1及び第2の所定領域を含む全
    面に更なる前記絶縁膜を堆積した後、前記素子領域の前
    記導電膜が露出するまで前記絶縁膜を研磨し、前記素子
    領域の前記絶縁膜の表面を平坦化する第4の工程と、 前記凹部で前記第1の突起を覆う前記絶縁膜の表面に前
    記第1の突起形状に倣って形成された部位を指標とし
    て、前記素子領域の平坦化された前記絶縁膜の上層に形
    成された前記絶縁膜及び/又は前記導電膜をパターニン
    グする第5の工程と、 前記素子領域及び前記第1及び第2の所定領域に形成す
    る前記導電膜のうちの所定の前記導電膜について、当該
    導電膜を前記素子領域上でパターニングする際に、前記
    凸部上でも当該導電膜をパターニングし、前記凸部にフ
    ォトリソグラフィーのための位置合せ用指標となる第2
    の突起を形成する第6の工程と、 前記素子領域及び前記第1及び第2の所定領域を含む全
    面に更なる前記絶縁膜を堆積した後、前記素子領域の前
    記導電膜が露出するまで前記絶縁膜を研磨し、前記素子
    領域の前記絶縁膜の表面を平坦化する第7の工程と、 前記凸部上で前記突起を覆う前記絶縁膜の表面近傍に存
    する前記第2の突起を指標として、前記素子領域の平坦
    化された前記絶縁膜上に形成された前記絶縁膜及び/又
    は前記導電膜をパターニングする第8の工程とを有する
    ことを特徴とする半導体装置の製造方法。
  15. 【請求項15】 前記第5の工程において、前記第1の
    突起形状に倣って形成された部位を指標として、前記素
    子領域の前記絶縁膜に開孔を形成することを特徴とする
    請求項14に記載の半導体装置の製造方法。
  16. 【請求項16】 前記第8の工程において、前記第2の
    突起を指標として、前記素子領域の前記絶縁膜に開孔を
    形成することを特徴とする請求項14又は15に記載の
    半導体装置の製造方法。
  17. 【請求項17】 前記第2の工程において、前記半導体
    ウェハの表面領域をフィールド酸化し、素子領域の素子
    分離領域及び前記所定領域にそれぞれフィールド酸化膜
    を形成した後、前記所定領域に形成されたフィールド酸
    化膜を除去することにより、前記凹部を形成することを
    特徴とする請求項14〜16のいずれか1項に記載の半
    導体装置の製造方法。
  18. 【請求項18】 前記第1及び第2の突起を形成する前
    記第1及び第2の所定領域が、前記各素子領域を分離す
    るためのスクライブ領域であることを特徴とする請求項
    14〜17のいずれか1項に記載の半導体装置の製造方
    法。
  19. 【請求項19】 前記第8の工程を経て、前記素子領域
    に前記半導体素子を形成した後、前記半導体ウェハを前
    記スクライブ領域にて切断することにより、前記各素子
    領域毎に分離する第9の工程を更に有することを特徴と
    する請求項18に記載の半導体装置の製造方法。
JP10108664A 1998-04-03 1998-04-03 半導体ウェハ及び半導体装置の製造方法 Withdrawn JPH11289015A (ja)

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* Cited by examiner, † Cited by third party
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