JPH11289015A - 半導体ウェハ及び半導体装置の製造方法 - Google Patents

半導体ウェハ及び半導体装置の製造方法

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JPH11289015A
JPH11289015A JP10108664A JP10866498A JPH11289015A JP H11289015 A JPH11289015 A JP H11289015A JP 10108664 A JP10108664 A JP 10108664A JP 10866498 A JP10866498 A JP 10866498A JP H11289015 A JPH11289015 A JP H11289015A
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JP
Japan
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region
insulating film
element region
film
predetermined
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JP10108664A
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Tomofune Tani
智船 谷
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Original Assignee
Nippon Steel Corp
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Publication date
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Abstract

(57)【要約】 【課題】 化学機械研磨（ＣＭＰ）により絶縁膜や導電
膜が平坦化された場合でも、研磨後のフォトリソグラフ
ィーを容易且つ確実に行う。 【解決手段】 スクライブ領域Ａに、素子領域Ｂにフィ
ールド酸化膜３を形成する工程やトランジスタを形成す
る諸工程を利用して、凹部１１やトランジスタ材料の各
層からなる凸部を形成する。そして、凹部１１や凸部上
に突起上の位置合わせ用マーク１４（３５）を形成し、
マーク１４（３５）含む全面を覆うようにされた絶縁膜
にＣＭＰを施した場合、素子領域Ｂでは絶縁膜の表面が
平坦化されるのに対して凹部１１や凸部上では絶縁膜の
表面はマーク形状を反映した形となるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に化学機械研磨（ＣＭＰ）を行う工
程を経て製造される半導体装置に適用して好適である。
【０００２】
【従来の技術】近時では、半導体素子の更なる微細化や
多層配線化、プロセス処理温度の低温化、工程簡略化等
が進んでおり、それに伴って層間絶縁膜を平坦化する手
法として化学機械研磨（ＣＭＰ）法の適用が検討されて
いる。従来、層間絶縁膜を平坦化するには、ＢＰＳＧ膜
の堆積工程及びそれに続くリフロー工程を行っていた
が、この場合当該リフロー工程で高温熱処理が必要であ
り、既形成の導電膜等に悪影響を及ぼす危険性があっ
た。それに対して、ＣＭＰ法を用いた場合では、高温熱
処理が不要となり、しかも完全な平坦化を容易且つ確実
に実現することができる。
【０００３】
【発明が解決しようとする課題】通常、半導体装置を製
造するに際して、導電膜や絶縁膜をパターニングする場
合のフォトリソグラフィーでは、半導体ウェハ表面に設
けられたスクライブ領域上に形成されている位置合わせ
用指標（位置合わせ用マーク）を所定の光学系により検
出することにより、各層の位置合わせを行っている。こ
の位置合わせ用マークは、前工程で予めスクライブ領域
上に凹凸パターンとして形成されたものである。
【０００４】位置合わせ用マークの検出をより正確に行
うためのいくつかの手法が提案されている。例えば特開
平３−１７７０１３号公報には、位置合わせ用マークを
異なる層上に形成し、スクライブ領域への位置合わせ用
マークの収容数を増大化させる手法が開示されている。
【０００５】しかしながら、位置合わせ用マークを形成
した後に絶縁膜や導電膜である上層膜を形成し、この上
層膜をＣＭＰにより平坦化する場合、位置合わせ用マー
クを覆う上層膜も素子領域と同様に平坦化される。従っ
て、後の工程で更に積層された絶縁膜や導電膜をパター
ニングする際に、前記上層膜の表面に位置合わせ用マー
クの形状が反映されていないために位置合わせが著しく
困難となり、正確なフォトリソグラフィーが不能となる
場合もある。
【０００６】一方、例えば特開平７−２８３１０３号公
報には、位置合わせ用マークを覆い表面が平坦化された
保護膜をむしろ積極的に形成し、マークエッジの劣化を
防止する手法が開示されている。ところがこの場合、良
好な位置検出を行うためには保護膜の膜厚や材質に大き
な制限が加わることが必定であり、このような保護膜を
形成すること自体が近時における工程簡略化の要請に反
する。しかも、ＣＭＰにより前記上層膜を平坦化する場
合には、当然のことながら任意の膜厚や材質の上層膜に
対処可能でなければならず、特開平７−２８３１０３号
公報の手法は適用困難である言わざるを得ない。
【０００７】そこで本発明の目的は、化学機械研磨（Ｃ
ＭＰ）により絶縁膜や導電膜が平坦化された場合でも、
研磨後のフォトリソグラフィーを容易且つ確実に行い、
しかもそのための位置合せ用指標を徒に工程を増加させ
ることなく形成することができる信頼性の高い半導体装
置及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の半導体ウェハ
は、各素子領域に所定形状の複数の導電膜と少なくとも
前記導電膜間を埋め込む複数の絶縁膜を備えた半導体素
子が形成されてなる半導体ウェハであって、前記導電膜
及び前記絶縁膜を形成する各材料が素子領域以外の所定
領域上にも積層されてなる凸部及び／又は前記所定領域
の表面の一部に形成されてなる凹部を有しており、前記
凸部及び／又は前記凹部には、前記所定領域上の前記材
料のうちの所定の導電膜材料に対応した前記導電膜と共
にパターン形成されてなる突起が設けられている。
【０００９】本発明の半導体ウェハの一態様例において
は、前記突起を覆う絶縁膜材料は、前記突起上で当該突
起の形状に倣った凸状とされており、少なくとも前記絶
縁膜材料の前記凸状部位が、前記素子領域上で前記絶縁
膜材料に対応した前記絶縁膜にフォトリソグラフィーを
施す際の位置合せ用指標となる。
【００１０】本発明の半導体ウェハの一態様例において
は、前記突起を覆う絶縁膜材料に対応した前記絶縁膜
は、前記素子領域上のみで表面が平坦化されている。
【００１１】本発明の半導体ウェハの一態様例において
は、前記突起が、前記各素子領域を分離するためのスク
ライブ領域に形成されている。
【００１２】本発明の半導体装置の製造方法は、半導体
ウェハの表面の各素子領域に所定形状の複数の導電膜と
少なくとも前記導電膜間を埋め込む複数の絶縁膜とを備
えた半導体素子が形成されてなる半導体装置の製造方法
であって、前記素子領域に所定の前記導電膜及び前記絶
縁膜を形成した後、前記半導体ウェハ上で前記素子領域
以外の所定領域に凹部を形成する第１の工程と、前記素
子領域を含む全面に更なる前記導電膜を堆積し、前記素
子領域の前記導電膜をパターニングすると同時に前記凹
部の前記導電膜をパターニングして、前記所定領域の前
記凹部にフォトリソグラフィーのための位置合せ用指標
となる突起を形成する第２の工程と、前記素子領域及び
前記凹部を含む全面に更なる前記絶縁膜を堆積した後、
前記素子領域の前記導電膜が露出するまで前記絶縁膜を
研磨し、前記素子領域の前記絶縁膜の表面を平坦化する
第３の工程と、前記凹部上で前記突起を覆う前記絶縁膜
の表面に前記突起形状に倣って形成された部位を指標と
して、前記素子領域の平坦化された前記絶縁膜の上層に
形成された前記絶縁膜及び／又は前記導電膜をパターニ
ングする第４の工程とを有する。
【００１３】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記突起形状に
倣って形成された部位を指標として、前記素子領域の少
なくとも１層の前記絶縁膜に開孔を形成する。
【００１４】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程において、前記半導体ウェ
ハの表面領域をフィールド酸化し、素子領域の素子分離
領域及び前記所定領域にそれぞれフィールド酸化膜を形
成した後、前記所定領域に形成されたフィールド酸化膜
を除去することにより、前記凹部を形成する。
【００１５】本発明の半導体装置の製造方法の一態様例
においては、前記突起を形成する前記所定領域が、前記
各素子領域を分離するためのスクライブ領域である。
【００１６】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程を経て、前記素子領域に前
記半導体素子を形成した後、前記半導体ウェハを前記ス
クライブ領域にて切断することにより、前記各素子領域
毎に分離する第５の工程を更に有する。
【００１７】本発明の半導体装置の製造方法は、半導体
ウェハの表面の各素子領域に所定形状の複数の導電膜と
少なくとも前記導電膜間を埋め込む複数の絶縁膜とを備
えた半導体素子が形成されてなる半導体装置の製造方法
であって、前記素子領域に前記導電膜及び前記絶縁膜を
形成する際に、当該素子領域以外の所定部位にも前記導
電膜及び前記絶縁膜を堆積して凸部を形成する第１の工
程と、前記導電膜のうちの所定の前記導電膜について、
当該導電膜を前記素子領域上でパターニングする際に、
前記所定領域上でも当該導電膜をパターニングし、前記
所定領域の前記凸部にフォトリソグラフィーのための位
置合せ用指標となる突起を形成する第２の工程と、前記
素子領域及び前記凸部を含む全面に更なる前記絶縁膜を
堆積した後、前記素子領域の前記導電膜が露出するまで
前記絶縁膜を研磨し、前記素子領域の前記絶縁膜の表面
を平坦化する第３の工程と、前記凸部で前記突起を覆う
前記絶縁膜の表面近傍に存する前記突起を指標として、
前記素子領域の平坦化された前記絶縁膜の上層に形成さ
れた前記絶縁膜及び／又は前記導電膜をパターニングす
る第４の工程とを有する。
【００１８】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記突起を指標
として、前記素子領域の少なくとも１層の前記絶縁膜に
開孔を形成する。
【００１９】本発明の半導体装置の製造方法の一態様例
においては、前記突起を形成する前記所定領域が、前記
各素子領域を分離するためのスクライブ領域である。
【００２０】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程を経て、前記素子領域に前
記半導体素子を形成した後、前記半導体ウェハを前記ス
クライブ領域にて切断することにより、前記各素子領域
毎に分離する第５の工程を更に有する。
【００２１】本発明の半導体装置の製造方法は、半導体
ウェハの表面の各素子領域に所定形状の複数の導電膜と
少なくとも前記導電膜間を埋め込む複数の絶縁膜とを備
えた半導体素子が形成されてなる半導体装置の製造方法
であって、前記素子領域に前記導電膜及び前記絶縁膜を
形成する際に、当該素子領域以外の第１の所定領域に前
記導電膜及び前記絶縁膜を堆積して凸部を形成する第１
の工程と、前記素子領域に所定の前記導電膜及び前記絶
縁膜を形成した後、前記素子領域以外の第２の所定領域
に凹部を形成する第２の工程と、前記素子領域及び前記
第１及び第２の所定領域に更なる前記導電膜を堆積し、
前記素子領域の前記導電膜をパターニングすると同時に
前記凹部の前記導電膜をパターニングし、前記凹部にフ
ォトリソグラフィーのための位置合せ用指標となる第１
の突起を形成する第３の工程と、前記素子領域及び前記
第１及び第２の所定領域を含む全面に更なる前記絶縁膜
を堆積した後、前記素子領域の前記導電膜が露出するま
で前記絶縁膜を研磨し、前記素子領域の前記絶縁膜の表
面を平坦化する第４の工程と、前記凹部で前記第１の突
起を覆う前記絶縁膜の表面に前記第１の突起形状に倣っ
て形成された部位を指標として、前記素子領域の平坦化
された前記絶縁膜の上層に形成された前記絶縁膜及び／
又は前記導電膜をパターニングする第５の工程と、前記
素子領域及び前記第１及び第２の所定領域に形成する前
記導電膜のうちの所定の前記導電膜について、当該導電
膜を前記素子領域上でパターニングする際に、前記凸部
上でも当該導電膜をパターニングし、前記凸部にフォト
リソグラフィーのための位置合せ用指標となる第２の突
起を形成する第６の工程と、前記素子領域及び前記第１
及び第２の所定領域を含む全面に更なる前記絶縁膜を堆
積した後、前記素子領域の前記導電膜が露出するまで前
記絶縁膜を研磨し、前記素子領域の前記絶縁膜の表面を
平坦化する第７の工程と、前記凸部上で前記突起を覆う
前記絶縁膜の表面近傍に存する前記第２の突起を指標と
して、前記素子領域の平坦化された前記絶縁膜上に形成
された前記絶縁膜及び／又は前記導電膜をパターニング
する第８の工程とを有する。
【００２２】本発明の半導体装置の製造方法の一態様例
においては、前記第５の工程において、前記第１の突起
形状に倣って形成された部位を指標として、前記素子領
域の前記絶縁膜に開孔を形成する。
【００２３】本発明の半導体装置の製造方法の一態様例
においては、前記第８の工程において、前記第２の突起
を指標として、前記素子領域の前記絶縁膜に開孔を形成
する。
【００２４】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記半導体ウェ
ハの表面領域をフィールド酸化し、素子領域の素子分離
領域及び前記所定領域にそれぞれフィールド酸化膜を形
成した後、前記所定領域に形成されたフィールド酸化膜
を除去することにより、前記凹部を形成する。
【００２５】本発明の半導体装置の製造方法の一態様例
においては、前記第１及び第２の突起を形成する前記第
１及び第２の所定領域が、前記各素子領域を分離するた
めのスクライブ領域である。
【００２６】本発明の半導体装置の製造方法の一態様例
においては、前記第８の工程を経て、前記素子領域に前
記半導体素子を形成した後、前記半導体ウェハを前記ス
クライブ領域にて切断することにより、前記各素子領域
毎に分離する第９の工程を更に有する。
【００２７】
【作用】本発明においては、素子領域と異なる所定領
域、例えばスクライブ領域に、素子領域に形成する材料
等を利用して素子領域に比して低い部位（凹部）及び／
又は高い部位（凸部）を設け、当該凹部及び／又は凸部
に位置合せ用指標を形成する。しかる後、全面を覆うよ
うに絶縁膜（や導電膜）を形成し、この絶縁膜を化学機
械研磨しても、素子領域の絶縁膜は表面が平坦化される
のに対して、スクライブ領域の絶縁膜は、当該絶縁膜の
高さが素子領域と異なるために平坦化されることなく位
置合せ用指標の形状を反映した表面を有するものとな
る。従って、後工程で更なる絶縁膜等をパターニングす
る際に、位置合せ用指標を容易に検出することができ、
極めて微細なフォトリソグラフィーでも正確に行うこと
が可能となる。
【００２８】
【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法のいくつかの具体的な実施形態につい
て、図面を参照しながら詳細に説明する。この実施形態
においては、半導体装置としてアクセストランジスタ及
びメモリキャパシタを有し、このメモリキャパシタが実
質的にビット線の上層に形成される所謂ＣＯＢ（Capaci
tor OverBitline）構造のＤＲＡＭを例示し、その構成
を製造方法とともに説明する。図１〜図４は、この実施
形態のＤＲＡＭの製造方法を工程順に示す概略断面図で
ある。
【００２９】先ず、図１（ａ）に示すように、表面にス
クライブ領域Ａが形成され、このスクライブ領域Ａに囲
まれた複数の領域が各々素子領域Ｂとされてなる、例え
ばｐ型のシリコン半導体基板１を用意する。そして、こ
のシリコン半導体基板１の素子領域Ｂ上に、素子分離構
造として所謂ＬＯＣＯＳ法によりフィールド酸化膜３を
形成してメモリセル領域Ｂ１の素子活性領域や周辺回路
領域Ｂ２の素子活性領域を画定する。それと同時に、ス
クライブ領域Ａの所定領域Ａ２にも、ＬＯＣＯＳ法によ
りフィールド酸化膜２１を形成する。
【００３０】続いて、フィールド酸化膜３により互いに
分離されて相対的に画定されたメモリセル領域Ｂ１のシ
リコン半導体基板１の表面を含む、スクライブ領域Ａ及
び素子領域Ｂの全面に熱酸化を施してシリコン酸化膜２
２を形成し、続いてＣＶＤ法により不純物がドープされ
た多結晶シリコン膜２３を、更にこの多結晶シリコン膜
２３上にシリコン酸化膜２４を順次堆積形成する。
【００３１】続いて、シリコン酸化膜２２、多結晶シリ
コン膜２３及びシリコン酸化膜２４をフォトリソグラフ
ィー及びそれに続くドライエッチングによりパターニン
グして、メモリセル領域Ｂ１や周辺回路領域Ｂ２には、
シリコン酸化膜２２、多結晶シリコン膜２３及びシリコ
ン酸化膜２４を電極形状に残してゲート酸化膜４、ゲー
ト電極５及びそのキャップ絶縁膜１０を形成する。一
方、所定領域Ａ２に隣接するスクライブ領域Ａの所定領
域Ａ１には、凸状となる所定形状にシリコン酸化膜２
２、多結晶シリコン膜２３及びシリコン酸化膜２４を残
す。
【００３２】続いて、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜１０上
を含む全面にＣＶＤ法によりシリコン酸化膜を堆積形成
し、このシリコン酸化膜の全面を異方性エッチングし
て、メモリセル領域Ｂ１や周辺回路領域Ｂ２では、ゲー
ト酸化膜４、ゲート電極５及びキャップ絶縁膜１０の側
面にのみシリコン酸化膜を残してサイドウォール６を形
成する。一方、所定領域Ａ２では、シリコン酸化膜２
２、多結晶シリコン膜２３及びシリコン酸化膜２４の側
面に同様にサイドウォール２５が形成されることにな
る。
【００３３】続いて、メモリセル領域Ｂ１では、キャッ
プ絶縁膜１０及びサイドウォール６をマスクとして、ゲ
ート電極５の両側のシリコン半導体基板１の表面領域に
イオン注入により不純物を導入し、ソース／ドレインと
なる一対の不純物拡散層７を形成し、ゲート電極５及び
一対の不純物拡散層７を有するアクセストランジスタを
完成させる。なお、このとき、上述と同様の工程を経
て、素子領域Ｂの周辺回路領域Ｂ２にもゲート電極５及
び一対の不純物拡散層７等を有するトランジスタが形成
される。
【００３４】続いて、スクライブ領域Ａ及び素子領域Ｂ
を含むシリコン半導体基板１の全面にＣＶＤ法によりシ
リコン酸化膜を堆積形成し、層間絶縁膜８を形成する。
【００３５】次いで、図１（ｂ）に示すように、層間絶
縁膜８をパターニングする。具体的に、メモリセル領域
Ｂ１では、一対の不純物拡散層７のうちドレインとなる
不純物拡散層７の表面の一部を露出させるコンタクト孔
９を形成し、所定領域Ａ２では、層間絶縁膜８及びフィ
ールド酸化膜２１を除去することによりシリコン半導体
基板１に凹部１１を形成する。
【００３６】次いで、図１（ｃ）に示すように、全面に
ＣＶＤ法により不純物がドープされた多結晶シリコン膜
２５及びシリコン窒化膜２６を順次堆積形成し、これら
多結晶シリコン膜２５及びシリコン窒化膜２６をパター
ニングする。具体的に、メモリセル領域Ｂ１では、コン
タクト孔９を埋め込み不純物拡散層７と導通するビット
線１２及びそのキャップ絶縁膜１３を形成する。一方、
スクライブ領域Ａにおいて、所定領域Ａ１では、層間絶
縁膜８上に多結晶シリコン膜２５及びシリコン窒化膜２
６を所定形状にパターニングして残し、所定領域Ａ２で
は、凹部１１上に突起状の位置合わせ用マーク１４を形
成する。なお、シリコン窒化膜２６を全面に形成した関
係上、位置合わせ用マーク１４上にシリコン窒化膜２６
が残存することになる。
【００３７】次いで、図２（ａ）に示すように、全面を
覆うようにＣＶＤ法によりシリコン酸化膜を材料として
層間絶縁膜１５を堆積形成し、ビット線１２上のキャッ
プ絶縁膜１３をストッパーとしてこの層間絶縁膜１５に
化学機械研磨（ＣＭＰ）を施す。このとき、メモリセル
領域Ｂ１を含む素子領域Ｂ及び所定領域Ａ１では、層間
絶縁膜１５の表面が平坦化されるのに対して、所定領域
Ａ２では、凹部１１が形成されているために層間絶縁膜
１５の表面は平坦化されることなく位置合わせ用マーク
１４の突起を反映した形状となる。
【００３８】次いで、図２（ｂ）に示すように、層間絶
縁膜１５の全面にホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等
からなる平坦化層２をＣＶＤ法により堆積形成する。こ
の場合も、平坦化層２の表面は位置合わせ用マーク１４
の突起を反映した形状となる。
【００３９】次いで、図２（ｃ）に示すように、メモリ
セル領域Ｂ１において、平坦化層２、層間絶縁膜１５，
８をパターニングし、一対の不純物拡散層７のうちソー
スとなる不純物拡散層７の表面の一部を露出させるスト
レージコンタクト孔１６を形成する。ここで、フォトリ
ソグラフィーを行う際に平坦化層２の表面に反映された
位置合わせ用マーク１４の突起部位の位置を光学系を用
いて検出することにより、ストレージコンタクト孔１６
を形成するための位置合わせを行う。この場合、ストレ
ージコンタクト孔１６はアスペクト比が大きいために高
精度の位置合わせが必要であるが、位置合わせ用マーク
１４の形状が平坦化層２の表面に十分に反映されている
ので、容易且つ確実に位置合わせを行うことが可能とな
る。
【００４０】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、図３（ａ）に示すよう
に、全面にＣＶＤ法により不純物がドープされた多結晶
シリコン膜２７を堆積形成し、この多結晶シリコン膜２
７をパターニングする。具体的に、メモリセル領域Ｂ１
では、ストレージコンタクト孔１６を埋め込み島状の電
極形状となるストレージノード電極１７を形成し、所定
領域Ａ１では、平坦化膜１１上に多結晶シリコン膜２７
を所定形状にパターニングして残す。
【００４１】続いて、ＣＶＤ法によりストレージノード
電極１７の表層を覆うように、全面にシリコン酸化膜／
シリコン窒化膜／シリコン酸化膜の３層構造膜（ＯＮＯ
膜）である誘電体膜１８を形成し、更に、ＣＶＤ法によ
り誘電体膜１８を覆うように全面に多結晶シリコン膜２
８及びシリコン窒化膜２０を順次堆積し、パターニング
する。具体的に、メモリセル領域Ｂ１では、誘電体膜１
８を介してストレージノード電極１７の表層と対向する
セルプレート電極１９をパターン形成し、所定領域Ａ１
では、誘電体膜１８上に突起状の位置合わせ用マーク３
５を形成する。なお、位置合わせ用マーク３５上にはシ
リコン窒化膜２０が残存することになる。このとき、メ
モリセル領域Ｂ１には、ストレージノード電極１７とセ
ルプレート電極１９とが誘電体膜１８を介して容量結合
するメモリキャパシタが完成される。
【００４２】次いで、図３（ｂ）に示すように、全面を
覆うようにシリコン酸化膜からなる層間絶縁膜３１を堆
積形成する。このとき、所定領域Ａ１では、アスペクト
比の高い位置合わせ用マーク３５が形成されているため
に層間絶縁膜３１の表面は突起形状を反映した形状とな
る。続いて、シリコン窒化膜２０をストッパーとして層
間絶縁膜３１にＣＭＰを施し、表面を平坦化する。この
とき、メモリセル領域Ｂ１を含む素子領域Ｂ及び所定領
域Ａ１では、層間絶縁膜３１の表面が平坦化されるのに
対して、所定領域Ａ１では、層間絶縁膜３１の表面は、
元々突起形状を反映した形状であったのに加えて位置合
わせ用マーク３５上のシリコン窒化膜２０が露出するた
めに平坦化されることなく更に位置合わせ用マーク３５
の突起を反映した形状となる。
【００４３】次いで、図４（ａ）に示すように、層間絶
縁膜３１を覆うように全面にＢＰＳＧ膜からなる平坦化
層３２を形成した後、下層に存するセルプレート電極１
９や周辺回路領域Ｂ２におけるトランジスタのソース／
ドレインと導通をとるためのコンタクト孔３６やヴィア
孔（不図示）を形成する。例えばコンタクト孔３６につ
いては、平坦化層３２、層間絶縁膜３１、平坦化層２、
層間絶縁膜１５，８をパターニングし、周辺回路領域Ｂ
２のトランジスタの一対の不純物拡散層７のうち一方の
表面の一部を露出させるように形成する。ここで、フォ
トリソグラフィーを行う際に平坦化層３２の表面に反映
された位置合わせ用マーク３５の突起部位の位置を光学
系を用いて検出することにより、コンタクト孔３６を形
成するための位置合わせを行う。この場合、コンタクト
孔３６は極めてアスペクト比が大きいために高精度の位
置合わせが必要であるが、位置合わせ用マーク３５の形
状が平坦化層３２の表面に十分に反映されているので、
容易且つ確実に位置合わせを行うことが可能となる。
【００４４】次いで、図４（ｂ）に示すように、平坦化
膜３２上にアルミニウム合金膜及びシリコン窒化膜３４
を堆積形成し、これらアルミニウム合金膜及びシリコン
窒化膜３４をパターニングする。具体的に、メモリセル
領域Ｂ１では、平坦化膜３２上でコンタクト孔３６やヴ
ィア孔を埋め込み不純物拡散層７と導通する配線層３７
（及びシリコン窒化膜３４）を形成する。
【００４５】しかる後、図示は省略したが、更なる層間
絶縁膜や平坦化膜の形成、位置合わせ用マーク３５や更
なる位置合わせ用マークを利用したコンタクト孔のパタ
ーン形成やそれに続く配線層の形成等の諸工程を経て、
ＤＲＡＭを完成させる。
【００４６】以上説明したように、本実施形態において
は、素子領域Ｂと異なる所定領域、例えばスクライブ領
域Ａに、素子領域Ｂに形成する材料等を利用して素子領
域Ｂに比して低い部位（凹部）及び高い部位（凸部）を
設け、当該凹部及び凸部に位置合せ用指標１４，３５を
形成する。しかる後、全面を覆うように絶縁膜（や導電
膜）を形成し、この絶縁膜を化学機械研磨しても、素子
領域Ｂの絶縁膜は表面が平坦化されるのに対して、スク
ライブ領域Ａの絶縁膜は、当該絶縁膜の高さが素子領域
Ｂと異なるために平坦化されることなく位置合せ用指標
１４，３５の形状を反映した表面を有するものとなる。
従って、後工程で更なる絶縁膜等をパターニングする際
に、位置合せ用指標１４，３５を容易に検出することが
でき、極めて微細なフォトリソグラフィーでも正確に行
うことが可能となる。
【００４７】なお、この実施形態では、半導体装置とし
て比較的工程数の多いＤＲＡＭを例示た関係上、スクラ
イブ領域Ａに凸部となる所定領域Ａ１及び凹部となる所
定領域Ａ２を設け、それぞれ位置合せ用指標１４，３５
を形成した場合について説明したが、半導体装置によっ
ては、所定領域Ａ１のみ、或いは所定領域Ａ２を設け、
位置合せ用指標１４，３５の一方を形成するようにして
もよい。
【００４８】また、この実施形態では半導体装置として
ＤＲＡＭを例示したが、本発明は当然のことながらＤＲ
ＡＭに限定されるものではない。例えば通常のＭＯＳト
ランジスタやＣＭＯＳインバータ、ＥＥＰＲＯＭ等のあ
らゆる半導体装置に適用することが可能である。
【００４９】
【発明の効果】本発明によれば、化学機械研磨（ＣＭ
Ｐ）により絶縁膜や導電膜が平坦化された場合でも、研
磨後のフォトリソグラフィーを容易且つ確実に行い、し
かもそのための位置合せ用指標を徒に工程を増加させる
ことなく形成することができ、半導体装置の信頼性の向
上に寄与する。
【図面の簡単な説明】
【図１】本発明の実施形態におけるＤＲＡＭの製造方法
を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
【符号の説明】
１ シリコン半導体基板 ２，３２ 平坦化膜 ３，２１ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６，２５ サイドウォール ７ 不純物拡散層 ８，１５，３１ 層間絶縁膜 ９，３６ コンタクト孔 １０，１３ キャップ絶縁膜 １１ 凹部 １２ ビット線 １４，３５ 位置合わせ用マーク １６ ストレージコンタクト孔 １７ ストレージノード電極 １８ 誘電体膜 １９ セルプレート電極 ２０，２６，３４ シリコン窒化膜 ２２，２４ シリコン酸化膜 ２３，２７，２８ 多結晶シリコン膜 ３７ 配線層 Ａ スクライブ領域 Ｂ 素子領域 Ａ１，Ａ２ 所定領域 Ｂ１ メモリセル領域 Ｂ２ 周辺回路領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ 21/8242

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 各素子領域に所定形状の複数の導電膜と
    少なくとも前記導電膜間を埋め込む複数の絶縁膜を備え
    た半導体素子が形成されてなる半導体ウェハにおいて、 前記導電膜及び前記絶縁膜を形成する各材料が素子領域
    以外の所定領域上にも積層されてなる凸部及び／又は前
    記所定領域の表面の一部に形成されてなる凹部を有して
    おり、 前記凸部及び／又は前記凹部には、前記所定領域上の前
    記材料のうちの所定の導電膜材料に対応した前記導電膜
    と共にパターン形成されてなる突起が設けられているこ
    とを特徴とする半導体ウェハ。
  2. 【請求項２】 前記突起を覆う絶縁膜材料は、前記突起
    上で当該突起の形状に倣った凸状とされており、 少なくとも前記絶縁膜材料の前記凸状部位が、前記素子
    領域上で前記絶縁膜材料に対応した前記絶縁膜にフォト
    リソグラフィーを施す際の位置合せ用指標となることを
    特徴とする請求項１に記載の半導体ウェハ。
  3. 【請求項３】 前記突起を覆う絶縁膜材料に対応した前
    記絶縁膜は、前記素子領域上のみで表面が平坦化されて
    いることを特徴とする請求項１又は２に記載の半導体ウ
    ェハ。
  4. 【請求項４】 前記突起が、前記各素子領域を分離する
    ためのスクライブ領域に形成されていることを特徴とす
    る請求項１〜３のいずれか１項に記載の半導体装置。
  5. 【請求項５】 半導体ウェハの表面の各素子領域に所定
    形状の複数の導電膜と少なくとも前記導電膜間を埋め込
    む複数の絶縁膜とを備えた半導体素子が形成されてなる
    半導体装置の製造方法であって、 前記素子領域に所定の前記導電膜及び前記絶縁膜を形成
    した後、前記半導体ウェハ上で前記素子領域以外の所定
    領域に凹部を形成する第１の工程と、 前記素子領域を含む全面に更なる前記導電膜を堆積し、
    前記素子領域の前記導電膜をパターニングすると同時に
    前記凹部の前記導電膜をパターニングして、前記所定領
    域の前記凹部にフォトリソグラフィーのための位置合せ
    用指標となる突起を形成する第２の工程と、 前記素子領域及び前記凹部を含む全面に更なる前記絶縁
    膜を堆積した後、前記素子領域の前記導電膜が露出する
    まで前記絶縁膜を研磨し、前記素子領域の前記絶縁膜の
    表面を平坦化する第３の工程と、 前記凹部上で前記突起を覆う前記絶縁膜の表面に前記突
    起形状に倣って形成された部位を指標として、前記素子
    領域の平坦化された前記絶縁膜の上層に形成された前記
    絶縁膜及び／又は前記導電膜をパターニングする第４の
    工程とを有することを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】 前記第４の工程において、前記突起形状
    に倣って形成された部位を指標として、前記素子領域の
    少なくとも１層の前記絶縁膜に開孔を形成することを特
    徴とする請求項５に記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１の工程において、前記半導体ウ
    ェハの表面領域をフィールド酸化し、素子領域の素子分
    離領域及び前記所定領域にそれぞれフィールド酸化膜を
    形成した後、前記所定領域に形成されたフィールド酸化
    膜を除去することにより、前記凹部を形成することを特
    徴とする請求項５又は６に記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記突起を形成する前記所定領域が、前
    記各素子領域を分離するためのスクライブ領域であるこ
    とを特徴とする請求項５〜７のいずれか１項に記載の半
    導体装置の製造方法。
  9. 【請求項９】 前記第４の工程を経て、前記素子領域に
    前記半導体素子を形成した後、前記半導体ウェハを前記
    スクライブ領域にて切断することにより、前記各素子領
    域毎に分離する第５の工程を更に有することを特徴とす
    る請求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 半導体ウェハの表面の各素子領域に所
    定形状の複数の導電膜と少なくとも前記導電膜間を埋め
    込む複数の絶縁膜とを備えた半導体素子が形成されてな
    る半導体装置の製造方法であって、 前記素子領域に前記導電膜及び前記絶縁膜を形成する際
    に、当該素子領域以外の所定部位にも前記導電膜及び前
    記絶縁膜を堆積して凸部を形成する第１の工程と、 前記導電膜のうちの所定の前記導電膜について、当該導
    電膜を前記素子領域上でパターニングする際に、前記所
    定領域上でも当該導電膜をパターニングし、前記所定領
    域の前記凸部にフォトリソグラフィーのための位置合せ
    用指標となる突起を形成する第２の工程と、 前記素子領域及び前記凸部を含む全面に更なる前記絶縁
    膜を堆積した後、前記素子領域の前記導電膜が露出する
    まで前記絶縁膜を研磨し、前記素子領域の前記絶縁膜の
    表面を平坦化する第３の工程と、 前記凸部で前記突起を覆う前記絶縁膜の表面近傍に存す
    る前記突起を指標として、前記素子領域の平坦化された
    前記絶縁膜の上層に形成された前記絶縁膜及び／又は前
    記導電膜をパターニングする第４の工程とを有すること
    を特徴とする半導体装置の製造方法。
  11. 【請求項１１】 前記第４の工程において、前記突起を
    指標として、前記素子領域の少なくとも１層の前記絶縁
    膜に開孔を形成することを特徴とする請求項１０に記載
    の半導体装置の製造方法。
  12. 【請求項１２】 前記突起を形成する前記所定領域が、
    前記各素子領域を分離するためのスクライブ領域である
    ことを特徴とする請求項１０又は１１に記載の半導体装
    置の製造方法。
  13. 【請求項１３】 前記第４の工程を経て、前記素子領域
    に前記半導体素子を形成した後、前記半導体ウェハを前
    記スクライブ領域にて切断することにより、前記各素子
    領域毎に分離する第５の工程を更に有することを特徴と
    する請求項１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 半導体ウェハの表面の各素子領域に所
    定形状の複数の導電膜と少なくとも前記導電膜間を埋め
    込む複数の絶縁膜とを備えた半導体素子が形成されてな
    る半導体装置の製造方法であって、 前記素子領域に前記導電膜及び前記絶縁膜を形成する際
    に、当該素子領域以外の第１の所定領域に前記導電膜及
    び前記絶縁膜を堆積して凸部を形成する第１の工程と、 前記素子領域に所定の前記導電膜及び前記絶縁膜を形成
    した後、前記素子領域以外の第２の所定領域に凹部を形
    成する第２の工程と、 前記素子領域及び前記第１及び第２の所定領域に更なる
    前記導電膜を堆積し、前記素子領域の前記導電膜をパタ
    ーニングすると同時に前記凹部の前記導電膜をパターニ
    ングし、前記凹部にフォトリソグラフィーのための位置
    合せ用指標となる第１の突起を形成する第３の工程と、 前記素子領域及び前記第１及び第２の所定領域を含む全
    面に更なる前記絶縁膜を堆積した後、前記素子領域の前
    記導電膜が露出するまで前記絶縁膜を研磨し、前記素子
    領域の前記絶縁膜の表面を平坦化する第４の工程と、 前記凹部で前記第１の突起を覆う前記絶縁膜の表面に前
    記第１の突起形状に倣って形成された部位を指標とし
    て、前記素子領域の平坦化された前記絶縁膜の上層に形
    成された前記絶縁膜及び／又は前記導電膜をパターニン
    グする第５の工程と、 前記素子領域及び前記第１及び第２の所定領域に形成す
    る前記導電膜のうちの所定の前記導電膜について、当該
    導電膜を前記素子領域上でパターニングする際に、前記
    凸部上でも当該導電膜をパターニングし、前記凸部にフ
    ォトリソグラフィーのための位置合せ用指標となる第２
    の突起を形成する第６の工程と、 前記素子領域及び前記第１及び第２の所定領域を含む全
    面に更なる前記絶縁膜を堆積した後、前記素子領域の前
    記導電膜が露出するまで前記絶縁膜を研磨し、前記素子
    領域の前記絶縁膜の表面を平坦化する第７の工程と、 前記凸部上で前記突起を覆う前記絶縁膜の表面近傍に存
    する前記第２の突起を指標として、前記素子領域の平坦
    化された前記絶縁膜上に形成された前記絶縁膜及び／又
    は前記導電膜をパターニングする第８の工程とを有する
    ことを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記第５の工程において、前記第１の
    突起形状に倣って形成された部位を指標として、前記素
    子領域の前記絶縁膜に開孔を形成することを特徴とする
    請求項１４に記載の半導体装置の製造方法。
  16. 【請求項１６】 前記第８の工程において、前記第２の
    突起を指標として、前記素子領域の前記絶縁膜に開孔を
    形成することを特徴とする請求項１４又は１５に記載の
    半導体装置の製造方法。
  17. 【請求項１７】 前記第２の工程において、前記半導体
    ウェハの表面領域をフィールド酸化し、素子領域の素子
    分離領域及び前記所定領域にそれぞれフィールド酸化膜
    を形成した後、前記所定領域に形成されたフィールド酸
    化膜を除去することにより、前記凹部を形成することを
    特徴とする請求項１４〜１６のいずれか１項に記載の半
    導体装置の製造方法。
  18. 【請求項１８】 前記第１及び第２の突起を形成する前
    記第１及び第２の所定領域が、前記各素子領域を分離す
    るためのスクライブ領域であることを特徴とする請求項
    １４〜１７のいずれか１項に記載の半導体装置の製造方
    法。
  19. 【請求項１９】 前記第８の工程を経て、前記素子領域
    に前記半導体素子を形成した後、前記半導体ウェハを前
    記スクライブ領域にて切断することにより、前記各素子
    領域毎に分離する第９の工程を更に有することを特徴と
    する請求項１８に記載の半導体装置の製造方法。
JP10108664A 1998-04-03 1998-04-03 半導体ウェハ及び半導体装置の製造方法 Withdrawn JPH11289015A (ja)

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