KR100275401B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

평탄한(planar) 제어 게이트를 이용하는 비휘발성 메모리 셀은, 자기 정렬 실리사이드 공정에 부합하고, 후속 배선 공정을 위한 평탄한 표면을 제공하는 장점들을 제공한다. 기판은, 보다 작은 차단 영역들로 개별 메모리 셀을 절연시키는 거대 플로팅 게이트 영역을 갖는 제 1 NVRAM 영역과, 제 2 CMOS 로직 영역을 정의한다. ONO를 플로팅 게이트 영역상에 증착시키고, 블랭킷 방식으로 두꺼운 폴리실리콘층을 기판의 제 1 및 제 2 영역위에 증착시킨다. 레지스트층은 기결정된 밀도 알고리즘에 따라 필요한 어레이내로 로직 영역위에 패터닝된다. 폴리실리콘층을 반응성 이온 에칭한 후, 이를 화학 기계적 연마(CMP)한다. 최종 폴리실리콘 게이트의 두께는 CMOS 로직 영역 및 플로팅 게이트 영역간의 NVRAM 제어 게이트 영역에서 200∼220nm이나, 플로팅 게이트위의 NVRAM 제어 게이트에 대해서는 단지 100∼120nm이다. 제어 게이트의 물리적인 두께는 표준 포토 에칭 공정에 의해 표준 로직으로부터 분리(절연)되고, 최종 구조는 토포그래피의 측면에서 볼 때 표준 CMOS 구조와 동일하게 보인다.

Description

반도체 디바이스 및 그 제조 방법
본 발명은 전반적으로 평탄한 제어 게이트(planar control gate)를 갖는 NVRAM(nonvolatile random access memory;비휘발성 램) 셀에 관한 것으로서, 보다 구체적으로는 자기 정렬(self-aligned) 실리사이드 공정에 부합하고, 또한 후속 배선 공정을 위한 평탄한 표면을 제공하는, 평탄한 제어 게이트를 갖는 NVRAM 셀에 관한 것이다.
실리사이드화된 폴리실리콘이 그 내부에 매우 큰 스텝(step)들을 포함하는 토포그래피(topography)를 갖는 경우, 살리사이드(salicide)(자기 정렬 실리사이드) 공정은 제대로 동작하지 않거나, 또는 전혀 동작하지 않게 된다. 살리사이드 공정은 통상적인 NVRAM 셀에 잘 맞지 않는데, 그 이유는 워드 라인 폴리실리콘(wordline poly)이 플로팅 게이트(floating gate) 위를 통과할 때 심각한 토포그래피가 초래되기 때문이다. NVRAM 기술의 경우에 있어서, 스텝은, 워드 라인이 플로팅 게이트 폴리실리콘 위를 통과할 때, 워드 라인 위에 스페이서(spacer)의 형성이 가능하게 할 정도로, 충분히 크고 가파르다. 스페이서의 형성으로 인해 실리사이드가 워드 라인 위에 연속적으로 형성되지 않게 될 것이다.
따라서, 본 발명의 주목적은 평탄한 제어 게이트를 갖는 NVRAM 셀을 제공하는데 있다. 이러한 타입의 구조의 장점은, 1) 자기 정렬 실리사이드(살리사이드) 공정에 부합하고, 2) 내장 NVRAM이 없는 표준 CMOS 공정과 유사한 후속 배선 공정을 위한 평탄한 표면을 제공한다는 것이다. 이러한 구조를 얻기 위한 기술은 CMP(chemical mechanical polishing;화학 기계적 연마) 공정에 달려있다. 거대 플로팅 게이트 영역들을 보다 작은 차단 영역들로 정의하여, 개별 메모리 셀을 절연시킨다. ONO가 플로팅 게이트 영역상에 증착되고 제 2 폴리실리콘층이 그 위에 증착되거나, 본 명세서에 기술된 바와 같이 ONO가 먼저 증착되고 난 다음 플로팅 게이트가 패터닝될 수 있다. 본 발명의 평탄화 공정은 이 시점에서 표준 CMOS 공정으로부터 벗어나기 시작한다. 이 시점에서, 표준 CMOS 공정과 비교할 때, 본 발명의 평탄화 공정의 경우, 제 2 폴리 실리콘이 각각 320nm 대 220nm로 보다 두껍게 증착된다. 이렇게 폴리실리콘을 보다 두껍게 증착해야, 후속 평탄화 공정 동안에 폴리실리콘을 제거할 수 있다. 기결정된 밀도 알고리즘에 따라 필요한 어레이내의 로직 영역 위에 레지스트 형상을 패터닝한다. 제 2 폴리실리콘을 반응성 이온 에칭한 다음, 화학 기계적 연마(CMP)하여, 평탄화 공정을 완료한다. 최종 폴리실리콘 게이트의 두께는 로직 영역 및 플로팅 게이트 영역간의 NVRAM 제어 게이트 영역에서 200∼220nm이나, 플로팅 게이트 영역 위의 제어 게이트에 대해서는 단지 100∼120nm이다. 제어 게이트의 물리적인 두께는 표준 포토패터닝 및 RIE 에칭 공정에 의하여 표준 로직으로부터 분리(절연)되고, CMOS 로직 디바이스의 최종 구조는 토포그래피의 측면에서 볼 때, 표준 CMOS 구조와 동일하게 보인다. 이러한 에칭 단계 동안에, NVRAM의 제어 게이트와 CMOS 디바이스의 FET 게이트가 정의된다. 이와 달리, 필요하다면, 로직 영역내에 질화물 마스크를 구비함으로써, CMP 공정 동안의 디싱(dishing)(접시모양화)을 방지할 수 있도록, 공정을 변경할 수도 있다.
본 명세서에 개시된 바에 따르면, 본 발명은, 그 위에 제 1 타입의 디바이스 영역과 제 2 타입의 디바이스 영역―제 1 타입의 디바이스 영역은 제 2 타입의 디바이스 영역보다 두꺼움―을 갖는 통상의 기판상에 혼합된 제 1 및 제 2 타입의 디바이스를 제조하는 방법을 제공한다. 연속적 도전층이 제 1 타입 디바이스 영역 및 제 2 타입 디바이스 영역 위에 모두 형성되어, 제 1 디바이스 게이트와 제 2 디바이스 게이트가 형성된다. 다음에, 이 도전층을 평탄화하여, 제 1 디바이스 게이트를 형성하는 도전층이 제 2 디바이스 게이트를 형성하는 도전층과 평탄하게 되도록 하고, 제 2 디바이스 게이트를 형성하는 도전층이 제 1 디바이스 게이트를 형성하는 도전층보다 더 두껍게 되도록 한다.
보다 상세하게는, 기판은 그 위에 제 1 NVRAM 영역 및 제 2 CMOS 영역을 구비하고, 소정의 폴리실리콘층은 NVRAM 제어 게이트 및 CMOS 게이트를 형성하기 위해 증착된다. 이후, 평탄화 공정을 수행하면, 그 결과로서 생긴 CMOS 게이트 표면의 상부 표면은 NVRAM 제어 게이트의 상부 표면과 평탄하게 되고, CMOS 게이트를 형성하는 도전층은, 플로팅 게이트 영역 위에 NVRAM 게이트를 형성하는 도전층보다 두껍게 된다. 평탄화 단계는 바람직하게, 마스크를 통해 도전층을 반응성 이온 에칭한 후, 도전층을 화학 기계적으로 연마하는 단계를 포함한다. 평탄화 공정과 패터닝 공정을 수행하여 불연속적인(discrete) 제어 게이트를 형성한 후, 금속층을 증착하고 실리사이드를 형성한다. 이와 달리, 평탄화 단계의 수행 후, 금속층을 증착하고, 평탄화된 표면상에 실리사이드를 형성한 다음, 패터닝하여 불연속적인 제어 게이트를 형성한다.
또한, 본 발명은 상부 도전층을 갖는 제 1 다층 디바이스 및 상부 도전층을 갖는 제 2 다층 디바이스를 그 위에 구비하는 평탄한 기판을 포함하는 반도체 디바이스를 제공한다. 제 2 다층 디바이스는 제 1 다층 디바이스와는 상이한 개수의 층을 가지며, 제 1 및 제 2 다층 디바이스의 상부 도전층들은, 평탄화되어 상호 평탄한 상단 도전면을 갖는다.
보다 상세하게는, 제 1 다층 디바이스는 NVRAM 메모리 셀을 위한 플로팅 게이트 위의 제어 게이트를 포함하고, 제 2 다층 디바이스는 FET 게이트를 포함하고, 제 1 다층 디바이스의 상부 도전층은 제 2 다층 디바이스의 상부 도전층보다 얇다. 제 1 다층 디바이스는 NVRAM 제어 게이트를 위한 폴리실리콘층을 구비하며, 제 2 다층 디바이스는 CMOS FET 게이트를 위한 폴리실리콘층을 구비한다. 이후, 평탄화 공정을 수행하면, 그 결과로서 생긴 CMOS 게이트의 상부 표면은 NVRAM 제어 게이트의 상부 표면과 평탄하게 되고, CMOS 게이트의 상부 도전층은 플로팅 게이트 영역 위의 NVRAM 게이트의 상부 도전층보다 두껍게 된다.
도 1은 주로, 그 내부에 형성된 NVRAM(nonvolatile random access memory;비휘발성 램) 영역을 갖는 CMOS(complementary-metal-oxide semiconductor;상보형 금속 산화물 반도체) 칩인 반도체 칩의 일부를 도시한 도면,
도 2는 제 2 폴리실리콘층이 그 위에 증착되어, 결과적으로 제어 게이트와 로직 디바이스가 반도체 칩상에 형성된 도 1의 구조를 도시한 도면,
도 3은 폴리실리콘층을 레지스트 마스크내의 개구를 통해 일정한 방향으로 반응성 이온 에칭하여 폴리실리콘층의 상부에 존재하는 주요한 토포그래피적 돌출부를 제거할 수 있도록, 마스크를 형성할 필요가 있는 어레이내의 로직 영역 위에 레지스트 형상이 패터닝된 도 2의 구조를 도시한 도면,
도 4는 폴리실리콘층에 대해 평탄한 상부 표면을 제공하는 화학 기계적 연마 공정 후에, 제어 게이트를 형성하는 NVRAM 플로팅 게이트(floating gate)상에 잔류하는 폴리실리콘층과 CMOS 게이트상에 잔류하는 폴리실리콘층의 상이한 두께를 도시한 도면,
도 5 및 도 6은 폴리실리콘층 및 살리사이드화 금속층을 통상의 공정 기법으로 패터닝한 후의 도 4의 구조―도 5는 도 4의 방향과 동일하며, 도 6은 도 4 및 도 5에 대해 90°로 회전됨―를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 12 : STI 절연 영역
14 : 터널 산화물 16 : 플로팅 게이트
18 : ONO층 22 : CMOS 게이트 산화물
24 : 폴리실리콘층 26 : 레지스트층
28 : 블랭킷 금속층 30 : 살리사이드 금속층
평탄한 제어 게이트를 갖는 NVRAM 셀에 대한 본 발명의 전술한 목적 및 장점들은, 동일한 구성요소가 동일한 참조부호를 나타내는 첨부된 도면과 함께 다음의 몇가지 바람직한 실시예에 대한 상세한 설명을 참조하면 당업자로부터 보다 용이하게 이해될 수 있을 것이다.
도면을 상세히 참조하면, 도 1은 형성된 또는 그 내부에 내장된 CMOS(complementary-metal-oxide semiconductor;상보형 금속 산화물 반도체) 영역과 NVRAM(nonvolatile random access memory;비휘발성 램) 영역을 포함하는 반도체 칩의 일부를 도시하고 있다. 그 내부에 형성된 다수의 STI(shallow trench isolation;얕은 트렌치 절연) 산화물 절연 영역(12)을 갖는 기판(10)상에 반도체 칩이 형성되고, 터널 산화물(tunnel oxide)(14)과 CMOS 게이트 산화물(22)이 실리콘 표면상에 형성된다.
칩의 NVRAM 영역은, 그 위에 증착된 제 1 폴리실리콘층으로부터 형성된 다수의 플로팅 게이트(16)를 포함하며, 각 플로팅 게이트의 높이는 약 1000Å이다. 이러한 높이는 일정한 집적 요구에 따라, 1000±500Å의 적정 범위내에서 달라질 수 있다. 각각의 플로팅 게이트는 제 1 폴리실리콘층 위에 증착된 ONO(산화물-질화물-산화물)층(18)과, 그 측면상에 성장된 산화물 영역(도시안됨)을 구비한다. 칩의 CMOS 영역은, 그 위에 형성된 다수의 CMOS 산화물 게이트(22)를 포함하며, 도 1에는 다수의 산화물 게이트중 단지 하나만을 그 높이를 확대하여 도시하고 있다.
도 2는 메모리 셀, 절연 영역 및 CMOS 영역상에 블랭킷 방식(blanket manner)으로 그 위에 증착된 제 2 폴리실리콘층(24)을 갖는 도 1의 구조를 도시하고 있다. 결국, 제 2 폴리실리콘층은 반도체 칩상에 제어 게이트와 CMOS 로직 디바이스 게이트를 형성한다.
제 2 폴리실리콘층(24)은, 본 명세서에 기술된 바와 같이 평탄화 공정의 최적화를 위해, 널리 쓰이는 보다 표준적인 종래 기술의 두께에 비해 320nm 대 220nm로, 다소 두껍다(500∼1000Å). 보다 두꺼운 폴리실리콘층은 후속하는 평탄화 공정 동안 폴리실리콘층의 제거를 가능하게 하는데 필요하다. 도 2에 도시한 바와 같이, 제 2 폴리실리콘층을 도 1의 구조 위에 부합적으로(conformally) 증착하여, 그 상부 표면이 폴리실리콘층이 증착된 칩상의 구조와 전반적으로 부합되게 한다.
도 3은 기결정된 밀도 알고리즘에 따라 필요한 어레이내의 로직 영역상에 패터닝된 레지스트층(26)을 갖는 도 2의 구조를 도시하고 있다. 도 3에 도시한 바와 같이, 레지스트 형상은 소정의 마스크를 형성함으로써, 폴리실리콘층이 레지스트 마스크내의 개구를 통해 일정한 방향으로 반응성 이온 에칭(reactive ion etched;반응성 이온 에칭)되게 하여, 그 폴리실리콘층의 상부내에 존재하는 주요한 토포그래피적 돌출부(the major topographical humps)가 제거되게 한다.
RIE를 수행한 다음, CMP(chemical mechanical polishing;화학 기계적 연마)를 수행하여, 폴리실리콘의 표면을 평탄하게 함으로써, 도 4에 도시한 구조를 이루게 된다.
최종 폴리실리콘 게이트의 두께는 CMOS 로직 영역 및 플로팅 게이트 영역간의 NVRAM 제어 게이트 영역에서 200∼220nm(2000Å)이지만, 플로팅 게이트상의 제어 게이트에 대해서는 단지 100∼120nm(1200Å)이다. 다음에, 제어 게이트의 물리적인 두께는 표준 포토패터닝, RIE 에칭 및 실리사이드 형성 공정에 의해, 표준 로직으로부터 분리 혹은 절연되고, 최종 구조는 토포그래피의 측면에서 볼 때, 표준 CMOS 구조와 동일하게 보인다. 주목해야 할 점은, 필요하다면, 질화물 마스크를 로직 영역내에 구비하여 CMP 공정 동안의 디싱을 방지할 수 있다는 사실이다.
도 4는 폴리실리콘층에 대해 평탄한 상부면을 제공하는 CMP 공정 후에, 제어 게이트를 형성하는 NVRAM 플로팅 게이트 위에 잔류하는 폴리실리콘층과, CMOS 게이트 위에 잔류하는 폴리실리콘층과, NVRAM 플로팅 게이트 사이에 잔류하는 폴리실리콘층이 그 두께가 상이함을 도시하고 있다.
평탄한 상부면을 형성한 후, 게이트들을 패터닝하고 에칭하여 CMOS 영역을 NVRAM 영역으로부터 분리한다. 도 5에 도시한 바와 같이, 이러한 단계는 또한, 플로팅 게이트 영역상의 제어 게이트 폴리실리콘의 형성을 완료한다. 그 다음, 블랭킷 증착 및 RIE에 의해 측벽 스페이서가 형성되고, 이어서 필요한 이온 주입 및 어닐링 공정이 수행된다. Ti 혹은 Co로 이루어진 블랭킷 금속층(28)이 그 위에 증착되어, 그 위에서 살리사이드 공정이 수행되는 동안 칩상에 저저항 워드라인 및 게이트가 형성되도록 한다. 살리사이드는, 또한 이러한 단계동안 소스 및 드레인 영역상에도 형성된다. 본 기술분야에 알려진 바와 같이, 게이트 패터닝 RIE 이전에, 게이트 위에 금속을 증착하거나, 아니면 실리사이드를 형성하고, 이어서 게이트 패터닝 RIE 이후에 소스/드레인 영역상에 실리사이드를 형성한다.
도 5는 폴리실리콘층 및 살리사이드 금속층(30)을 통상의 공정 기법으로 패터닝하여, 플로팅 게이트 위에, 그리고 칩의 NVRAM 영역내 플로팅 게이트 사이에 제어 게이트를 형성하고, 칩의 CMOS(FET) 영역내에 제어 게이트를 형성한 후의 도 4의 구조를 도시하고 있다.
도 6은 도 5의 도면에 대해 90°로 회전시킨 도 5의 구조를 도시하고 있다.
이상, 평탄한 제어 게이트를 갖는 NVRAM 셀에 대한 본 발명의 몇가지 실시예 및 변형예들을 본 명세서에 상세히 기술하였지만, 당업자라면 본 발명의 개시 내용 및 지침에 의해 여러 가지 대안적인 구성을 생각해 낼 수 있음은 자명한 사실이다.
이상과 같이, 본 발명에 의하면, 자기 정렬 실리사이드 공정에 부합하고, 내장 NVRAM이 없는 표준 CMOS 공정과 유사한 후속 배선 공정을 위한 평탄한 표면을 얻을 수 있다.

Claims (14)

  1. 통상의 기판상에 혼합된 제 1 및 제 2 타입의 디바이스를 제조하는 방법에 있어서,
    a. 그 위에 제 1 타입의 디바이스 영역과 제 2 타입의 디바이스 영역―상기 제 1 타입의 디바이스 영역은 상기 제 2 타입의 디바이스 영역보다 두꺼움―을 갖는 기판을 제공하는 단계와,
    b. 상기 제 1 타입의 디바이스 영역 및 상기 제 2 타입의 디바이스 영역 위에 모두 연속적인 도전층―상기 제 1 타입의 디바이스 영역상의 도전층은 제 1 디바이스 게이트를 형성하며, 상기 제 2 타입의 디바이스 영역상의 도전층은 제 2 디바이스 게이트를 형성―을 형성하는 단계와,
    c. 상기 제 1 디바이스 게이트를 형성하는 상기 도전층이 상기 제 2 디바이스 게이트를 형성하는 도전층과 평탄하고, 상기 제 2 디바이스 게이트를 형성하는 상기 도전층이 상기 제 1 디바이스 게이트를 형성하는 상기 도전층보다 두껍게 되도록 상기 도전층을 평탄화하는 단계를 포함하는 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제공 단계는 그 위에 제 1 NVRAM 영역 및 제 2 CMOS 영역을 갖는 기판을 제공하는 단계를 포함하고, 상기 형성 단계는 상기 NVRAM 제어 게이트 및 상기 CMOS 게이트를 위한 폴리실리콘층을 증착하는 단계를 포함하며, 상기 평탄화 단계를 수행하면 그 결과로서 생기는 상기 CMOS 게이트의 상부 표면이 상기 NVRAM 제어 게이트의 상부 표면과 평탄하게 되고, 상기 CMOS 게이트를 형성하는 상기 도전층이 플로팅 게이트 영역 위에 상기 NVRAM 게이트를 형성하는 상기 도전층보다 두껍게 되는 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 평탄화 단계는, 마스크를 통해 상기 도전층을 반응성 이온 에칭한 후, 상기 도전층을 화학 기계적으로 연마하는 단계를 포함하는 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 평탄화 단계의 수행 후, 금속층을 증착하고, 상기 평탄화된 표면상에 실리사이드를 형성한 다음, 패터닝하여 불연속적인 제어 게이트를 형성하는 디바이스 제조 방법.
  5. 제 3 항에 있어서,
    상기 평탄화 단계와 패터닝하여 불연속적인 제어 게이트를 형성하는 단계를 수행한 후, 금속층을 증착하고, 실리사이드를 형성하는 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 평탄화 단계는, 마스크를 통해 상기 도전층을 반응성 이온 에칭한 후, 상기 도전층을 화학 기계적으로 연마하는 단계를 포함하는 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 평탄화 단계의 수행 후, 금속층을 증착하고, 상기 평탄화된 표면상에 실리사이드를 형성한 다음, 패터닝하여 불연속적인 제어 게이트를 형성하는 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 평탄화 단계와 패터닝하여 불연속적인 제어 게이트를 형성하는 단계를 수행한 후, 금속층을 증착하고 실리사이드를 형성하는 디바이스 제조 방법.
  9. 반도체 디바이스에 있어서,
    a. 평탄한 기판과,
    b. 상부 도전층을 갖는 상기 기판상의 제 1 다층 디바이스와,
    c. 상기 제 1 다층 디바이스와는 상이한 개수의 층을 가지며, 상부 도전층을 갖는 상기 기판상의 제 2 다층 디바이스와,
    d. 평탄화되어 상호 평탄한 상단 도전면을 갖는 상기 제 1 및 제 2 다층 디바이스의 상기 상부 도전층을 포함하는 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 다층 디바이스의 상기 상부 도전층은 상기 제 2 다층 디바이스의 상기 상부 도전층보다 얇은 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 다층 디바이스는 NVRAM 메모리 셀을 위한 플로팅 게이트 위의 제어 게이트를 포함하며, 상기 제 2 다층 디바이스는 FET 게이트를 포함하는 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 제 1 다층 디바이스는 NVRAM 제어 게이트를 위한 폴리실리콘층을 포함하고, 상기 제 2 다층 디바이스는 CMOS FET 게이트를 위한 폴리실리콘층을 포함하며, 평탄화 동작을 수행하면, 그 결과로서 생긴 상기 CMOS 게이트의 상부 표면이 상기 NVRAM 제어 게이트의 상부 표면과 평탄하게 되고, 상기 CMOS 게이트의 상기 상부 도전층이 플로팅 게이트 영역위의 상기 NVRAM 게이트의 상기 상부 도전층보다 두껍게 되는 반도체 디바이스.
  13. 제 9 항에 있어서,
    상기 제 1 다층 디바이스는 NVRAM 메모리 셀을 위한 플로팅 게이트 위의 제어 게이트를 포함하며, 상기 제 2 다층 디바이스는 FET 게이트를 포함하는 반도체 디바이스.
  14. 제 9 항에 있어서,
    상기 제 1 다층 디바이스는 NVRAM 제어 게이트를 위한 폴리실리콘층을 포함하고, 상기 제 2 다층 디바이스는 CMOS FET 게이트를 위한 폴리실리콘층을 포함하며, 평탄화 동작을 수행하면, 그 결과로서 생긴 상기 CMOS 게이트의 상부 표면이 상기 NVRAM 제어 게이트의 상부 표면과 평탄하게 되고, 상기 CMOS 게이트의 상기 상부 도전층이 플로팅 게이트 위의 상기 NVRAM 게이트의 상기 상부 도전층보다 두껍게 되는 반도체 디바이스.
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