KR100443241B1 - 마스크 롬 소자의 제조 방법 - Google Patents

Abstract

본 발명은 NOR 타입의 ROM(Read Only Memory) 소자의 제조시에 영역에 따라 선택적으로 살리사이드(Self ALIgned siliCIDE;Salicide)층의 형성을 제어할 수 있도록 하여 소자의 특성을 향상시킬 수 있도록한 마스크 롬 소자의 제조 방법에 관한 것으로, 셀 영역과 로직 영역을 정의하고 상기 셀 영역에 선택적으로 BN 영역을 형성하는 공정과,셀 영역의 워드 라인과 로직 게이트를 동시에 형성하는 공정과,상기 로직 게이트를 마스크로 LDD 영역을 형성하고 전면에 살리사이드 블록킹층,갭필층을 차례로 형성하는 공정과,상기 갭필층을 평탄화하고 셀 영역상에 제 2 포토레지스트를 형성하고 로직 영역의 콘택 영역을 정의하는 공정과,상기 로직 영역의 살리사이드 블록킹층을 식각하여 사이드 월 스페이서를 형성한 후에 S/D 영역을 형성하는 공정과,전면에 실리사이드 형성용 물질층을 형성하고 열처리 공정을 진행하여 BN 영역을 제외한 셀 영역의 워드 라인 및 로직 영역에 살리사이드층을 형성하는 공정과,코딩 공정후에 전면에 평탄화층을 형성하는 공정을 포함한다.

Description

마스크 롬 소자의 제조 방법{Method for fabricating of mask Read Only Memory Device}

본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 NOR 타입의 ROM(Read Only Memory) 소자의 제조시에 영역에 따라 선택적으로 살리사이드(Self ALIgned siliCIDE;Salicide)층의 형성을 제어할 수 있도록 하여 소자의 특성을 향상시킬 수 있도록한 마스크 롬 소자의 제조 방법에 관한 것이다.

일반적으로 마스크 롬 반도체 메모리는 고집적화, 고속화 및 저가격화에 따라 그 셀(cell)구조가 NAND형 셀 구조에서 NOR형 셀 구조로 전환되고 있다.

NOR형 셀 구조는 높은 셀 전류에 따른 고속화가 가능한 장점이 있으나, 셀이 차지하는 면적이 커지는 단점이 있다.

그리고 NAND형 셀 구조는 셀 전류는 작지만 셀 면적이 작아 고집적화를 구현하는 데 유리하다.

이에 따라 NOR형 셀의 장점을 유지하면서 NAND형 셀과 같이 작은 면적을 차지하는 NOR형 플랫(flat) 셀 구조가 제안되고 있다. 상기 플랫 셀 구조는 셀 어레이부(cell array part) 내에 소자 분리를 위한 필드 산화층(field oxide layer)이도입되지 않는 구조를 일컫는다. 이러한 형태의 NOR형 플랫 셀 구조는 셀 전류는 크고, 셀 균일도가 우수한 특성을 가진다.

이하에서 첨부된 도면을 참고하여 종래 기술의 마스크 ROM 메모리 소자의 제조 공정에 관하여 설명한다.

도 1은 일반적인 마스크 ROM의 레이 아웃 구성도이다.

도 1의 레이 아웃 구성은 NOR 타입의 마스크 ROM의 어레이 구성을 나타낸 것으로, BN(Buried N+) 접합 영역(11)은 비트 라인으로 사용되는 영역이고, BN 접합 영역(11)에 수직으로 지나는 폴리 실리콘층은 워드 라인(12)이다.

그리고 영역 (13)은 단위 셀 영역을 나타낸 것으로, BN 접합 영역(11)과 게이트로 구성되며 코딩 공정에 의해 데이터 "0"또는 "1"이 저장된다.

그리고 도 2a내지 도 2g는 종래 기술의 마스크 ROM 소자의 제조를 위한 공정 단면도이다.

워드라인 저항을 낮추기 위해 워드라인에 폴리사이드(Polycide) 게이트 (Gate) 구조를 채택한 기술로 0.35㎛이상의 사이즈를 갖는 ROM에서 광범위하게 사용되는 제조 기술을 나타낸 것이다.

먼저 도 2a에서와 같이, 셀 영역(21)과 로직(또는 주변 회로) 영역(22)을 격리하기 위한 소자 격리층(23)을 형성한다.

소자 격리층 형성 공정은 LOCOS 및 Modified LOCOS를 사용하며 0.25㎛이하의 디바이스 제조시에는 STI(Sallow Trench Isolation) 공정을 사용한다.

이어, 도 2b에서와 같이, 상기 셀 영역(21) 및 로직 영역(22)을 포함하는 전면에 포토 레지스트(24)를 도포하고 선택적으로 노광 및 현상하여 셀 영역(21)상의 포토레지스트(24)가 선택적으로 제거되도록 패터닝한다.

그리고 상기 패터닝된 포토레지스트(24)를 마스크로 하여 셀 영역(21)에 선택적으로 이온 주입 공정을 진행하여 BN 접합 영역(25)을 형성한다.

이온주입 후 어닐링 또는 산화 공정을 진행하여 접합 특성을 향상시킨다.

여기서, BN 접합 영역(25)은 셀의 소오스/드레인 역할을 하며 비트 라인으로 사용된다.

그리고 도 2c에서와 같이, 상기 BN 접합 영역(25)을 포함하는 전면에 게이트 산화막(26), 폴리 실리콘층(27), 텅스텐 실리사이드층(28), 캡층(29)을 차례로 형성한다.

여기서, 폴리 실리콘층(27)은 보통 N-Doped Poly가 사용되고, 캡층(29)은 게이트 하드 마스크 및 ARC(Anti Reflected Coating)역할을 하는 것으로 산화막 또는 질화막 또는 그들의 적층 구조로 형성한다.

이어, 도 2d에서와 같이, 상기 적층 형성된 게이트 산화막(26), 폴리 실리콘층(27), 텅스텐 실리사이드층(28), 캡층(29)을 선택적으로 식각하여 셀 영역(21)의 워드 라인 및 로직 영역(22)의 게이트를 형성한다.

이와 같은 식각 공정은 포토레지스트를 사용하여 캡층(29)을 식각하고 이를 마스크로 하여 하부의 폴리사이드(폴리 실리콘층 + 텅스텐 실리사이드층)를 식각한다.

그리고 도 2e에서와 같이, 로직 영역(22)에 LDD 접합 영역(30)을 형성하고 사이드 월 스페이서(31)를 형성하고, 이를 이용하여 S/D 접합 영역(32)을 형성한다.

상기 사이드 월 스페이서(31)는 산화막, 나이트라이드 및 그의 조합으로 증착 후 에치백하여 형성시킨다.

이어, 도 1의 X1-X1'선에 따른 단면을 나타낸 도 2f 및 X2-X2'선에 따른 단면을 나타낸 도 2g에서와 같이, 실리사이드 블록킹층(33)을 증착시킨 뒤 포토 및 식각 공정을 진행하여 셀 영역(21)이외의 영역의 실리사이드 블록킹층(33)을 제거한다.

여기서, 실리사이드 블록킹층(33)으로는 산화막 및 나이트라이드 혹은 그의 조합으로 구성한다.

그리고 Ti 나 Ni, Co, Ta 등을 증착한후 열처리 공정으로 실리사이드(34)를 형성하고 미반응 물질층을 제거한다.

여기서, 실리사이드 블록킹층(33)이 제거된 로직 영역(22)의 액티브 영역에서 실리사이드(34)가 형성되고 그 이외의 영역에선 제거된다. 이후 코딩 및 ILD 증착/평탄화 공정을 진행하여 평탄화층(35)을 형성한다.

이와 같은 도 2의 마스크 ROM 메모리 소자의 제조 공정은 워드 라인의 저항을 낮추기 위하여 폴리사이드 게이트 구조를 갖도록 마스크 ROM을 형성한 것으로, 실리사이드 공정을 이용한 마스크 ROM 제조 공정을 설명하면 다음과 같다.

도 3a내지 도 3h는 종래 기술의 마스크 ROM 소자의 제조를 위한 다른 공정단면도이다.

먼저, 도 3a에서와 같이, 셀 영역(41)과 로직(또는 주변 회로) 영역(42)을 격리하기 위한 소자 격리층(43)을 형성한다.

소자 격리층 형성 공정은 LOCOS 및 Modified LOCOS를 사용하며 0.25㎛이하의 디바이스 제조시에는 STI(Sallow Trench Isolation) 공정을 사용한다.

이어, 도 3b에서와 같이, 전면에 게이트 산화막(44), 제 1 폴리 실리콘층 (45)을 형성한후 전면에 포토레지스트(46)를 도포한다.

그리고 상기 포토레지스트(46)를 선택적으로 식각하고 패터닝된 포토레지스트 패턴층을 마스크로 하여 노출된 제 1 폴리 실리콘층(45)을 선택적으로 식각한다.

이어, 이온 주입을 통해 BN 영역(47)을 형성한다. 이때 이외의 영역은 포토레지스트(46) 및 제 1 폴리 실리콘층(45)이 이온 주입 마스크로 작용한다.

상기 BN 영역(47)은 셀의 소오스/드레인 역할을 하며 비트 라인으로 사용되고 이온 주입 공정후에 어닐링 또는 산화 공정을 진행하여 접합 특성을 향상시킨다.

그리고 도 3c에서와 같이, 제 2 폴리 실리콘층(48)을 전면에 증착한다.

여기서, 제 2 폴리 실리콘층(48)은 도우프드 폴리를 증착하거나, 언도우프드 폴리를 증착한후에 이온 주입 또는 어닐 공정들으로 불순물을 도핑하여 사용한다.

이어, 도 3d에서와 같이, 셀 영역(41)의 워드 라인과 로직 영역(42)의 게이트를 포토리소그래피 공정으로 패터닝한다.

이때 셀 영역(41)의 워드 라인과 워드 라인 사이의 제 1 폴리 실리콘층(45)이 존재하지 않는 BN 영역(47)에서는 실리콘 기판이 리세스되며, 제 1 폴리 실리콘층(45)이 잔류하는 액티브 영역에서는 게이트 산화막(44)이 남아서 실리사이드 블록킹층으로 작용한다.

그리고 도 3e에서와 같이, 로직 영역(42)에 LDD 접합 영역(49)을 형성하고 사이드 월 스페이서(50)를 형성하고, 이를 이용하여 S/D 접합 영역(51)을 형성한다.

상기 사이드 월 스페이서(50)는 산화막, 나이트라이드 및 그의 조합으로 증착 후 에치백하여 형성시킨다.

이어, 도 3f에서와 같이, Ti 나 Ni, Co, Ta 등을 증착한후 열처리 공정으로 실리사이드(52)를 형성하고 미반응 물질층을 제거한다.

이때 실리사이드(52)는 패터닝된 제 2 폴리 실리콘층(48)의 상부와 셀의 BN 영역(47)에 형성된다.

그리고 도 1의 X1-X1'선에 따른 단면을 나타낸 도 3g 및 X2-X2'선에 따른 단면을 나타낸 도 3h에서와 같이, 코딩 및 ILD 증착/평탄화 공정을 진행하여 평탄화층(53)을 형성한다.

그러나 이와 같은 종래 기술의 NOR형 마스크 ROM 메모리의 제조 방법은 다음과 같은 문제가 있다.

도 2에서의 폴리사이드 게이트 구조를 사용하고 로직 페리 영역의 액티브 영역에만 살리사이드를 적용하게 되면 듀얼 폴리 구조를 채택하기 어렵게 되어 로직회로의 pMOS 특성이 나쁘게된다.

또한, Sub-Quarter Micron 디바이스의 경우 표면 채널 n/pMOS를 사용해야하는데 상기한 종래 기술의 구조로는 Buried 채널 pMOS를 사용해야 한다.

도 3에서 설명한 종래 기술의 경우에는 1차 폴리 아래의 게이트 산화막은 게이트 패터닝시 전혀 리세스되지 말아야 하는데 이는 현실적으로 불가능하다.

또한 전혀 식각되지 않는다 하여도 이 두께는 살리사이드 블록킹층으로 사용하기엔 너무 얇고, 남아있는 산화막이 살리사이드 블록킹층으로 사용된다면 로직이나 페리 회로의 액티브 영역에도 살리사이드 블록킹으로 남게되어 게이트위와 BN 접합 영역 위에만 살리사이드가 된다.

그리고 셀 영역에서 BN 라인은 살리사이드 여부가 중요한 곳은 아니므로 게이트만 실리사이드가 되면되고 로직 및 페리 영역에서는 소자 격리 영역을 제외한 모든 곳에서 실리사이드가 되어야 바람직한데 이를 구현하지 못한다.

본 발명은 이와 같은 종래 기술의 마스크 롬 소자의 제조 공정의 문제를 해결하기 위한 것으로, NOR 타입의 ROM(Read Only Memory) 소자의 제조시에 영역에 따라 선택적으로 살리사이드(Self ALIgned siliCIDE;Salicide)층의 형성을 제어할 수 있도록 하여 소자의 특성을 향상시킬 수 있도록한 마스크 롬 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 마스크 ROM의 레이 아웃 구성도

도 2a내지 도 2g는 종래 기술의 마스크 ROM 소자의 제조를 위한 공정 단면도

도 3a내지 도 3h는 종래 기술의 마스크 ROM 소자의 제조를 위한 다른 공정 단면도

도 4a내지 도 4j는 본 발명에 따른 마스크 ROM 소자의 제조를 위한 공정 단면도

-도면의 주요 부분에 대한 부호의 설명-

61. 셀 영역 62. 로직 영역

63. 소자 격리층 64. 제 1 포토레지스트

65. BN 영역 66. 게이트 산화막

67. 폴리 실리콘층 67a. 셀 영역 워드 라인

67b. 로직 게이트 68. LDD 영역

69. 살리사이드 블록킹층 69a. 사이드월 스페이서

70. 갭필층 71. 제 2 포토레지스트

72. S/D 영역 73. 살리사이드

74. ILD층

이와 같은 목적을 달성하기 위한 본 발명에 따른 마스크 롬 소자의 제조 방법은 셀 영역과 로직 영역을 정의하고 상기 셀 영역에 선택적으로 BN 영역을 형성하는 공정과,셀 영역의 워드 라인과 로직 게이트를 동시에 형성하는 공정과,상기 로직 게이트를 마스크로 LDD 영역을 형성하고 전면에 살리사이드 블록킹층,갭필층을 차례로 형성하는 공정과,상기 갭필층을 평탄화하고 셀 영역상에 제 2 포토레지스트를 형성하고 로직 영역의 콘택 영역을 정의하는 공정과,상기 로직 영역의 살리사이드 블록킹층을 식각하여 사이드 월 스페이서를 형성한 후에 S/D 영역을 형성하는 공정과,전면에 실리사이드 형성용 물질층을 형성하고 열처리 공정을 진행하여 BN 영역을 제외한 셀 영역의 워드 라인 및 로직 영역에 살리사이드층을 형성하는 공정과,코딩 공정후에 전면에 평탄화층을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 마스크 롬 소자의 제조 방법에 관하여 설명한다.

도 4a내지 도 4j는 본 발명에 따른 마스크 ROM 소자의 제조를 위한 공정 단면도이다.

먼저, 도 4a에서와 같이, 셀 영역(61)과 로직(또는 주변 회로) 영역(62)을 격리하기 위한 소자 격리층(63)을 형성한다.

소자 격리층 형성 공정은 LOCOS 및 Modified LOCOS를 사용하며 0.25㎛이하의디바이스 제조시에는 STI(Sallow Trench Isolation) 공정을 사용한다.

이어, 도 4b에서와 같이, 전면에 포토레지스트(64)를 도포하고, 상기 포토레지스트(64)를 선택적으로 식각하고 패터닝된 포토레지스트 패턴층을 마스크로 하여 노출된 셀 영역(61)의 액티브 영역내에 As 또는 P 이온 주입을 통해 BN 영역(65)을 형성한다.

상기 BN 영역(65)은 셀의 소오스/드레인 역할을 하며 비트 라인으로 사용되고 이온 주입 공정후에 어닐링 또는 산화 공정을 진행하여 접합 특성을 향상시킨다.

그리고 도 4c에서와 같이, 전면에 게이트 산화막(66), 폴리 실리콘층(67)을 형성한다.

여기서, 듀얼 폴리 게이트를 사용할 경우에 NO 혹은 N₂O가 함유되게 게이트 산화막을 형성시켜 P+ 게이트에서의 보론 확산을 억제한다.

폴리 실리콘층(67)은 도우프드 폴리를 사용하거나 언도우프드 폴리를 증착한후에 도핑하여 사용한다.

이어, 도 4d에서와 같이, 셀 영역(61)의 워드 라인(67a)과 로직 영역(62)의 로직 게이트(67b)를 포토리소그래피 공정으로 동시에 패터닝한다.

그리고 로직 영역(62)의 로직 게이트(67b)를 마스크로 하여 LDD 영역(68)을 형성한다.

이어, 도 4e에서와 같이, 전면에 살리사이드 블록킹층(69),갭필 층(70)을 차례로 증착시킨다.

여기서, 살리사이드 블록킹층(69)은 셀 영역(61)에서는 살리사이드 블록킹층으로 사용되고, 페리 및 로직 영역에서 사이드월 스페이서로 사용된다.

또한, 갭필 층(70)과 식각 선택비가 높은 물질로 형성하여 갭필 층(70)의 평탄화를 위한 CMP(Chemical Mechanical Polishing) 공정시에 베리어층으로 사용한다.

그리고 살리사이드 블록킹층(69)은 나이트라이드나 산화막/나이트라이드의 조합으로 형성시키고 갭필층(70)은 BPSG, PSG, BSG, SOG의 어느 하나를 사용한다.

그리고 도 4f에서와 같이, 상기 갭필층(70)을 살리사이드 블록킹층(69)이 노출되도록 CMP(Chemical Mechanical Polishing)공정으로 평탄화한다.

이어, 도 4g에서와 같이, 셀 영역(61)을 제 2 포토레지스트(71)로 막고 로직 및 페리, 셀의 비트라인 콘택 영역을 오픈시킨후에 건식 또는 습식 식각 공정으로 잔류하는 갭필층(70)을 모두 제거한다.

그리고 도 4h에서와 같이, 건식각으로 로직 영역(62)의 살리사이드 블록킹층(69)을 식각하여 사이드 월 스페이서(69a)을 형성한 후에 S/D 영역(72)을 형성한다.

그리고 전면에 Ti 나 Ni, Co, Ta 등을 증착하고 열처리 공정으로 살리사이드(73)를 형성하고 미반응층을 제거한다.

여기서, 살리사이드(73)는 도 4g의 공정에서 오픈된 모든 영역에 형성된다.

그리고 도 1의 X1-X1'선에 따른 단면을 나타낸 도 4i 및 X2-X2'선에 따른 단면을 나타낸 도 4j에서와 같이, 코딩 및 ILD 증착/평탄화 공정을 진행하여 평탄화층으로 ILD층(74)을 형성한다.

이와 같은 본 발명에 따른 마스크 롬 소자의 제조 공정은 다음과 같은 효과가 있다.

본 발명에 의하면 마스크 ROM 제조방법에서 셀(Cell)영역에 살리사이드층을 형성하여 워드 라인의 저항을 낮출 수 있어 시그널 딜레이를 급격히 감소시킬 수 있다.

또한, 페리 영역이나 로직 코어(Logic Core)영역에서는 모든 영역에 살리사이드를 구현하고, 메모리 셀 영역에서는 워드 라인만이 실리사이드화 되어 액티브간의 쇼트를 방지하는 효과가 있고, 이와 같은 공정을 셀 사이즈의 손실이 없이 간단한 공정의 추가로 구현하는 효과가 있다.

이는 단품 마스크롬 메모리 뿐만 아니라 임베디드 마스크롬 로직(Embedded Mask ROM Logic : ERL) 제조시 로직의 성능저하 없이 ROM을 실장 할 수 있도록 하는 효과가 있다.

Claims (6)

1. 셀 영역과 로직 영역을 정의하고 상기 셀 영역에 선택적으로 BN 영역을 형성하는 공정과,

   셀 영역의 워드 라인과 로직 게이트를 동시에 형성하는 공정과,

   상기 로직 게이트를 마스크로 LDD 영역을 형성하고 전면에 살리사이드 블록킹층,갭필층을 차례로 형성하는 공정과,

   상기 갭필층을 평탄화하고 셀 영역상에 제 2 포토레지스트를 형성하고 로직 영역의 콘택 영역을 정의하는 공정과,

   상기 로직 영역의 살리사이드 블록킹층을 식각하여 사이드 월 스페이서를 형성한 후에 S/D 영역을 형성하는 공정과,

   전면에 실리사이드 형성용 물질층을 형성하고 열처리 공정을 진행하여 BN 영역을 제외한 셀 영역의 워드 라인 및 로직 영역에 살리사이드층을 형성하는 공정과,

   코딩 공정후에 전면에 평탄화층을 형성하는 공정을 포함하는 것을 특징으로 하는 마스크 롬 소자의 제조 방법.
2. 제 1 항에 있어서, BN 영역은 셀의 소오스/드레인 역할을 하며 비트 라인으로 사용되고 이온 주입 공정후에 어닐링 또는 산화 공정을 더 진행하여 접합 특성을 향상시키는 것을 특징으로 하는 마스크 롬 소자의 제조 방법.
3. 제 1 항에 있어서, 살리사이드 블록킹층을 갭필 층과 식각 선택비가 높은 물질로 형성하여 갭필 층의 평탄화 공정시에 베리어층으로 사용하는 것을 특징으로 하는 마스크 롬 소자의 제조 방법.
4. 제 1 항 또는 제 3 항에 있어서, 갭필층의 평탄화를 CMP(Chemical Mechanical Polishing) 공정으로 진행하는 것을 특징으로 하는 마스크 롬 소자의 제조 방법.
5. 제 1 항 또는 제 3 항에 있어서, 살리사이드 블록킹층을 나이트라이드나 산화막/나이트라이드의 조합으로 형성시키고, 갭필층을 BPSG, PSG, BSG, SOG의 어느 하나를 사용하여 형성하는 것을 특징으로 하는 마스크 롬 소자의 제조 방법.
6. 제 1 항에 있어서, 로직 영역의 콘택 영역을 정의하는 공정을 진행한 후에 로직 영역에 잔류하는 갭필층을 모두 제거하는 것을 특징으로 하는 마스크 롬 소자의 제조 방법.