KR20050064464A - 마스크 롬 제조 방법 - Google Patents

마스크 롬 제조 방법 Download PDF

Info

Publication number
KR20050064464A
KR20050064464A KR1020030095831A KR20030095831A KR20050064464A KR 20050064464 A KR20050064464 A KR 20050064464A KR 1020030095831 A KR1020030095831 A KR 1020030095831A KR 20030095831 A KR20030095831 A KR 20030095831A KR 20050064464 A KR20050064464 A KR 20050064464A
Authority
KR
South Korea
Prior art keywords
forming
layer
semiconductor substrate
junction
epitaxy
Prior art date
Application number
KR1020030095831A
Other languages
English (en)
Other versions
KR101025924B1 (ko
Inventor
정용식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030095831A priority Critical patent/KR101025924B1/ko
Publication of KR20050064464A publication Critical patent/KR20050064464A/ko
Application granted granted Critical
Publication of KR101025924B1 publication Critical patent/KR101025924B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 반도체 중 ROM(read-only memory)의 마스크 롬 제조방법이 개시된다. 개시된 방법은 메모리 셀영역과 코어 및 페리영역을 구비하며 영역을 아이솔레이션하기 위하 STI가 형성된 반도체 기판을 준비하는 단계와, 반도체 기판상에 에피택시 방지층을 소정 형상으로 형성하는 단계와, 에피택시 방지층이 형성되지 않은 반도체 기판상에 에피택시층을 형성하는 단계와, 에피택시층이 형성된 상기 반도체 기판상에 게이트 산화막과 게이트 폴리를 순차적으로 형성하는 단계와, 게이트 폴리와 상기 게이트 산화막을 패터닝한 후, 로직 게이트, LDD 접합 및 게이트 산화막 스페이서를 형성하는 단계와, 측벽 스페이서와 S/D 접합을 형성하는 단계와, S/D 접합이 형성된 반도체 기판상에 살리사이드층을 형성하는 단계 및 살리사이드층 상에 층간 절연막을 형성하는 단계를 포함한다. 따라서, 1/4 ㎛ 미만의 디자인 룰이 적용되는 마스크 ROM을 제조할 수 있는 효과가 있으며, 페리 회로의 고성능화 및 표면 채널 pMOS 사용을 가능하게 하고 살리사이드 공정을 채택하여 로직 및 페리 회로의 저항 감소 및 셀 워드 라인 저항 감소 효과를 볼 수 있는 이점이 있다.

Description

마스크 롬 제조 방법{METHOD FOR MANUFACTURING MASK ROM}
본 발명은 반도체에 관한 것으로서, 보다 상세하게는, 메모리 반도체 중 ROM(read-only memory)의 마스크 롬 제조방법에 관한 것이다.
일반적으로 종래의 마스크 롬을 제조하는 기술을 크게 2가지로 분류되어 이용되고 있다.
그 중 하나는 고전적인 방법으로 일반 시모스(complementary metal-oxide semiconductor; CMOS) 트랜지스터 제조 방법과 동일하게 제작하는 방법이다. 이러한 방법은 트랜지스터의 문턱전압을 항상 통하게 하는 것과 통하게 하지 않게 하는 두 종류의 트랜지스터를 조합으로 하여 만들어지며, 0.8 ㎛ 이상의 마스크롬 제조 공정에서 주로 사용되었다. 0.8 ㎛ 이상의 공정에서도 문턱전압을 더욱 세분화하여 가끔 사용되어지기도 하나, 고집적화에 필수적인 반도체의 제조 공정중 평탄화에 대한 문제점을 갖고 있는 관계로 더 이상의 발전이 되어지지 않고 있는 실정이다.
다른 하나의 방법은 전술한 방법을 개선하여 보다 진보된 방법으로써, 표준화된 시모스 트랜지스터 제조 방법에서 마스크 롬의 소오스/드레인을 제조하는 공정이 추가된 형태의 변형된 마스크 롬 제조 공정이다.
하지만, 전술한 방법들은 워드 라인의 저항이 높은 문제점이 있다.
도 1은 종래의 마스크 롬을 설명하기 위한 평면도이며, 도 2a 내지 도 2h는 도 1에 도시한 종래의 마스크 롬을 제조하는 방법을 설명하기 위한 단면도들을 도시한다.
도 1을 참조하면, BN(Buried N+)은 비트 라인으로 사용되며, 셀의 폴리는 워드 라인으로 사용된다. 유니트셀은 BN과 게이트로 구성되며 이후 코딩 공정을 거쳐 "0" 및 '1"의 데이터를 저장하게 된다.
먼저, 도 2a에 도시한 바와 같이, 셀 영역(11)과 페리 또는 로직 영역(12)을 형성한 뒤, 두 영역의 아이솔레이션을 위하여 아이솔레이션 공정을 진행한다. 일반적으로 LOCOS(localized oxidation of silicon) 및 변경된 LOCOS를 사용하며 1/4 ㎛ 미만(sub-quarter micron)의 소자에서는 아이솔레이션 영역(13)을 STI(shallow trench isolation) 방법을 이용하여 형성한다.
이어서, 도 2b에 도시한 바와 같이, 게이트 산화막(14) 및 제 1 폴리(15)를 연속하여 증착한 뒤, 포토 및 폴리 식각을 수행한다. 이온 주입을 통해 BN 영역(17)을 형성시키고 이외의 영역은 포토레지스트 층(16) 및 폴리층(15)을 이온주입 마스크로 사용한다. BN 접합은 셀의 소오스/드레인 역할을 하며 비트 라인으로 사용된다. 그리고, 이온 주입후 어닐링 혹은 산화 공정을 진행하여 접합 특헝을 향상시킨다. 이때, 폴리층(15)을 식각할 때 게이트 산화막은 리세스되지 않고 남아 있어야 한다.
다음 단계로, 도 2c에 도시한 바와 같이, 제 2 폴리층(18)을 도핑된-폴리로 증착하거나 언도핑된 폴리를 증착한 후 이온주입 또는 어닐링등을 이용하여 도핑시킴으로써 형성한다.
그리고 나서, 도 2d에 도시한 바와 같이, 셀의 워드 라인과 로직의 게이트를 패터닝한다. 일반적으로, 포토레지스트 층을 마스크 층으로 사용하여 폴리층을 식각한다. 이때, 셀의 워드 라인과 워드 라인 사이는 제 1 폴리층(15)이 없던 BN 영역(17)은 실리콘 기판이 리세스되며, 제 1 폴리층(15)이 남아있던 액티브 영역은 게이트 산화막이 나아서 살리사이드 블록킹으로 작용해야 한다.
이어서, 도 2e에 도시한 바와 같이, 로직의 LDD 접합(19), 스페이서(20) 및 S/D 접합(21)을 형성한다. 스페이서(20)는 산화막, 질화막 및 그의 조합으로 증착한 후 에칭-백하여 형성시킨다.
계속하여, 도 2f에 도시한 바와 같이, Ti, Ni, Co, Ta 등을 증착한 뒤 열처리를 거쳐 실리사이드를 형성하고, 미반응층을 제거하여 살리사이드 층을 형성시킨다. 이때, 실리사이드는 제 2 폴리층(18) 상에 셀의 BN 접합 부위에서 형성된다.
그리고 나서, 도 2g 및 도 2h에 도시한 바와 같이, 층간 절연막(23)을 증착한 후 배선층을 형성시킨다. 여기서, 도 2g는 도 1의 선분 X1-X1'을 따라서 절개한 단면도로서 제 2 폴리층(18) 위로 실리사이드가 형성되어 워드 라인이 되고, 도 2h는 선분 X2-X2'을 따라서 절개한 단면도로서 남아있던 게이트 절연막(14)이 실리사이드 방지막의 역할을 하여 비트 라인간의 액티브에 실리사이드가 형성되지 않으며 이로 인해 비트 라인 단락을 유발하지 않게 된다.
전술한 종래 기술은 제 1 폴리층 아래의 게이트 산화막이 게이트 패터닝시 전혀 리세스되지 않아야 하는데, 이는 현실적으로 불가능하다.
또한, 전혀 식각이 되지 않는다 하여도 이 두께, 즉 게이트 산화막의 두께는 20 Å 내지 50Å 정도는 살리사이드 블로킹 층으로 사용하기엔 너무 얇다.
또한, 남아있는 산화막이 살리사이드 블로킹으로 남게되어 게이트 위와 BN 접합 위에만 살리사이드가 형성되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 실제로 칩 전체에 실리사이드를 채용할 수 있으며, 마스크 ROM 워드 라인에 실리사이드를 형성시켜 라인 저항이 작아지며 고속 동작이 요이해지고 실리사이드 방지 공정이 제거되어 공정이 단순해 지는 마스크 롬 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 실리사이드가 형성되는 지역은 페리 및 로직의 게이트와 접합부, 셀의 워드 라인 셀의 비트 라인부 등 칩 전체이고 실리사이드가 필요없는 부분이 있다면 필요한 부위에 실리사이드 방지막을 남기는 마스크 롬 제조 방법을 제공하는 것이다.
따라서, 본 발명의 기술 적용시 기존의 기술로 마스크 ROM을 제조하는 동안 비트 라인간의 단락을 방지하기 위한 추가의 공정이 필요 없는 마스크 롬 제조 방법을 제공하는 것이다.
또한, 본 발명은 BN 접합의 측면 확산으로 인한 채널 길이 감소로 인한 메모리 셀 트랜지스터의 펀치-쓰로우 및 임계전압 감소, 누설전류 증가 등의 여러 문제를 방지할 수 있는 마스크 롬 제조 방법을 제공하는 것이다.
또한, 측면 확산이 줄어들어 보다 균일한 분포의 메모리 셀 특성을 얻을 수 있는 마스크 롬 제조 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 메모리 셀영역과 코어 및 페리영역을 구비하며 영역을 아이솔레이션하기 위하 STI가 형성된 반도체 기판을 준비하는 단계와, 반도체 기판상에 에피택시 방지층을 소정 형상으로 형성하는 단계와, 에피택시 방지층이 형성되지 않은 반도체 기판상에 에피택시층을 형성하는 단계와, 에피택시층이 형성된 상기 반도체 기판상에 게이트 산화막과 게이트 폴리를 순차적으로 형성하는 단계와, 게이트 폴리와 상기 게이트 산화막을 패터닝한 후, 로직 게이트, LDD 접합 및 게이트 산화막 스페이서를 형성하는 단계와, 측벽 스페이서와 S/D 접합을 형성하는 단계와, S/D 접합이 형성된 반도체 기판상에 살리사이드층을 형성하는 단계 및 살리사이드층 상에 층간 절연막을 형성하는 단계를 포함하는 마스크 롬 제조 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3은 본 발명의 바람직한 실시예에 따른 마스크 롬을 설명하기 위한 평면도이다.
도 3은 본 발명의 마스크 ROM 셀의 레이아웃을 나타내는 것으로서, BN은 비트 라인으로 사용되며, 셀의 폴리는 워드 라인으로 사용된다. 유닛 셀은 BN과 게이트로 구성되며 이후 코딩 공정을 거쳐 "0"와 "1"의 데이터르 저장하게 된다.
도 4a 내지 4j는 본 발명의 바람직한 실시예에 따른 마스크 롬을 제조하기 위한 방법을 설명하기 위한 일련의 단면도들이다.
먼저, 도 4a에 도시한 바와 같이, 셀 영역(101)과 페리 또는 로직 영역(102)를 실리콘 기판 상에 형성한뒤, 두 영역의 아이솔레이션을 위해 아이솔레이션 공정을 진행한다. 본 발명의 바람직한 실시예에 따르면, LOCOS(localized oxidation of silicon) 방법 및 변형된 LOCOS를 사용하며 1/4 ㎛ 미만의 디바이스에서는 STI(shallow trench isolation)(103)을 형성하여 아이솔레이션을 수행할 수도 있다.
이어서, 도 4b에 도시한 바와 같이, 산화막 또는 질화막 및 이들의 혼합물로 에피택시 방지층(104)을 500Å 내지 3000Å 정도의 두께로 증착하며, 이는 후속 BN 포토/식각 후 에피택셜 성장시 에피택셜 성장의 선택적 방지막 역할을 수행한다. 에피택시 방지층(104)의 증착 후 포토/식각 공정을 이용하여 BN 패터닝을 한다. 에피택시 방지층(104)이 식각되는 영역은 BN이 되고 식각되지 않은 영역은 셀 트랜지스터의 채널이 된다.
또한, 이러한 마스크 패턴을 이용하여 BN 이온 주입을 수행한다. 포토레지스트가 BN이외의 영역의 이온 주입을 막는다. 주입된 이온은 셀의 소오스/드레인 역할을 하며 비트 라인으로 사용된다. 본 발명의 바람직한 실시예에 따르면, NMOS 셀 트랜지스터 채택시 As, P등으로 5 KeV 내지 50 KeV, 주입량 1014-1016 정도로 이온주입을 하고, PMOS 셀 트랜지스터 채택시 B, BF2등을 5 KeV 내지 50 KeV, 주입량 1014-1016 정도로 이온주입 한다. 또한, BN 이온주입 후 적절한 어닐링 공정을 통해 BN 접합을 형성시킨다.
그리고 나서, 도 4c에 도시한 바와 같이, 에피택시 층(106)을 성장시킨다. 본 발명의 바람직한 실시예에 따르면, 에피택시 층(106)은 SEG(selective epitaxial growth) 구조를 갖도록 형성이 되며, BN 접합이 형성될 부위는 에피층이 형성되고 채널 영역은 에피층에 의해 에피 성장이 일어나지 않는다.
다음 단계로, 도 4d에 도시한 바와 같이, 에피택시 방지층(104)을 습식 식각 또는 건식 식각을 통해 제거한다. 본 발명의 바람직한 실시예에 따르면, 에피택시 방지층(104)의 제거후 게이트 산화막(107) 및 폴리층(108)을 순차적으로 형성한다. 이중 폴리 게이트를 사용할 경우 NO 또는 N2O가 함유되게 게이트 산화막(107)을 형성시켜 P+ 게이트에서의 보론의 침투를 억제할 수도 있다. 폴리층(108)은 도핑된 폴리를 사용하거나 언도핑된 폴리를 증착한 후 도핑하여 형성할 수도 있다.
후속하는 단계로, 도 4e 및 도 4f에 도시한 바와 같이, 셀 워드 라인(110) 및 로직 게이트(109)를 동시에 소정 형상으로 패터닝 한다. 도 3에 도시한 셀 레이아웃을 선분 X1-X1'을 따라 절개한 단면인 도 4e를 참조하면 워드 라인은 남게되고, X2-X2'을 따라 절개한 단면인 도 4f를 참조하면 폴리층(108)이 완전히 제거됨을 알 수 있다. 이때, BN 접합(106) 옆으로는 게이트 산화막이 폴리 식각시 완전히 제거되지 않고 측벽 스페이서(111) 형태로 남게 된다. 게이트 및 워드 라인 형성 후 로직 및 셀 영역에 LDD 접합(112)을 형성시킨다.
다음 단계로, 도 4g 및 도 4h에 도시한 바와 같이, 측벽 스페이서(113) 및 S/D 접합(114)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 측벽 스페이서(113)는 산화막, 질화막 또는 이들의 조합으로 형성된 물질로 형성한 후 에치-백을 실행함으로써 형성된다.
도 3에 도시한 셀 레이아웃을 선분 X1-X1'을 따라 절개한 단면인 도 4g를 참조하면 셀 영역 외곽에 측벽 스페이서(113)가 형성되며, X2-X2'을 따라 절개한 단면인 도 4h를 참조하면 BN 접합(106)의 굴곡으로 인하여 스페이서 식각시 스페이서 물질이 완전히 제거되지 않고, BN 접합(106) 옆 게이트 식각시 형성된 게이트 산화막 스페이서(111) 옆으로 측벽 스페이서(113)가 형성되어 이중 스페이서가 형성된다.
또한, 측벽 스페이서(113) 형성 후 N/PMOS의 소오스/드레인 접합(114)을 형성한다.
마지막으로, 도 4g 및 도 4h에 도시한 바와 같이, Ti, Ni, Co, Ta 등을 증착한 뒤 열처리를 거쳐 실리사이드를 형성하고 미반응층을 제거한다. 본 발명의 바람직한 실시예에 따르면, 메모리 셀 영역에서 워드 라인 및 BN 접합 위에 실리사이드(115)가 형성된다.
도 3에 도시한 셀 레이아웃을 선분 X1-X1'을 따라 절개한 단면인 도 4i를 참조하면 워드 라인이 실리사이드화 되었음을 알 수 있으며, X2-X2'을 따라 절개한 단면인 도 4j를 참조하면 BN 접합(106)이 실리사이드화 되었음을 알 수 있다. 또한, 이때 이중 스페이서(111, 113)에 의해 비트 라인간의 단락이 발생되지 않음을 알 수 있다. 이와 같이, 본 발명을 적용할 경우 메모리 셀의 추가적인 방지층 없이도 BN 간의 살리사이드 브리지를 막을 수 있다. 이후, 층간 절연막(116)을 증착한 뒤 배선층을 형성시킨다.
본 발명의 바람직한 실시예에 따르면, 에피택시 층의 표면이 셀 트랜지스터 채널보다 높게 형성되는 것을 특징으로 한다.
또한, 에피택시 층이 SEG를 이용하여 형성되는 것을 특징으로 한다.
또한, 논리 게이트나 셀 워드 라인을 형성하는 동시에 셀 BN 접합 옆으로 측벽 스페이서를 형성시키는 것을 특징으로 한다.
또한, 페리 및 코어 영역에 이중 게이트를 형성하는 것을 특징으로 한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불구하며, 당해 분야에서 통상적인 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 첨부된 특허청구범위로 정해져야 할 것이다.
상기한 바와 같이 본 발명의 바람직한 실시예에 따르면 1/4 ㎛ 미만의 디자인 룰이 적용되는 마스크 ROM을 제조할 수 있는 효과가 있다.
따라서, 본 발명은 페리 회로의 고성능화 및 표면 채널 pMOS 사용을 가능하게 하고 살리사이드 공정을 채택하여 로직 및 페리 회로의 저항 감소 및 셀 워드 라인 저항 감소 효과를 볼 수 있는 이점이 있다.
또한, 본 발명에 따르면, 셀 영역의 BN과 BN 사이의 단락을 막기 위한 영역이 필요가 없게 되어 최소 특징 크기로 마스크 ROM 셀을 형성시킬 수 있는 효과가 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 셀 트랜지스터가 보다 안정적이고 균일한 특성 분포를 유지할 수 있는 효과가 있다.
더욱이, 본 발명은 병합 ROM 로직을 구현하기에 적합하며 로직 소자의 성능을 100% 보장할 수 있게 된다.
도 1은 종래의 마스크 롬을 설명하기 위한 평면도이다.
도 2a 내지 도 2h는 종래의 마스크 롬을 제조하는 방법을 설명하기 위한 단면도들을 도시한다.
도 3은 본 발명의 바람직한 실시예에 따른 마스크 롬을 설명하기 위한 평면도이다.
도 4a 내지 4j는 본 발명의 바람직한 실시예에 따른 마스크 롬을 제조하기 위한 방법을 설명하기 위한 일련의 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
101 : 메모리셀 부 102 : 코어 및 페리부
103 : 아이솔레이션 영역 104 : 에피택시 방지층
105 : 포토레지스트 층 106 : 에피택셜층
107 : 게이트 산화막 108 : 게이트 폴리
109 : 로직 게이트 110 : 메모리 워드라인
111 : 게이트 산화막 스페이서 112 : LDD 접합
113 : 측벽 스페이서 114 : S/D 접합
115 : 살리사이드 층 116 : 층간 절연막

Claims (10)

  1. 메모리 셀영역과 코어 및 페리영역을 구비하며 상기 영역을 아이솔레이션하기 위하 STI가 형성된 반도체 기판을 준비하는 단계;
    상기 반도체 기판상에 에피택시 방지층을 소정 형상으로 형성하는 단계와,
    상기 에피택시 방지층이 형성되지 않은 상기 반도체 기판상에 에피택시층을 형성하는 단계;
    상기 에피택시층이 형성된 상기 반도체 기판상에 게이트 산화막과 게이트 폴리를 순차적으로 형성하는 단계;
    상기 게이트 폴리와 상기 게이트 산화막을 패터닝한 후, 로직 게이트, LDD 접합 및 게이트 산화막 스페이서를 형성하는 단계;
    상기 측벽 스페이서와 S/D 접합을 형성하는 단계;
    상기 S/D 접합이 형성된 상기 반도체 기판상에 살리사이드층을 형성하는 단계; 및
    상기 살리사이드층 상에 층간 절연막을 형성하는 단계를
    포함하는 것을 특징으로 하는 마스크 롬 제조 방법.
  2. 제 1항에 있어서,
    상기 페리 및 코어 영역 전체에 상기 살리사이드 층이 형성되는 것을 특징으로 하는 마스크 롬 제조방법.
  3. 제 1항에 있어서,
    상기 살리사이드 층이 메모리 셀의 워드 라인에 형성되는 것을 특징으로 하는 마스크 롬 제조방법.
  4. 제 1 항에 있어서,
    상기 살리사이드 층이 메모리 셀의 BN 접합에 형성되는 것을 특징으로 하는 마스크 롬 제조방법.
  5. 제 1 항에 있어서,
    상기 에피택시 층은 셀 플랭크 이온주입으로 메모리 셀 영역에 형성되는 것을 특징으로 하는 마스크 롬 제조 방법.
  6. 제 5 항에 있어서,
    상기 에피택시 층을 형성을 위하여 As 또는 P를 n-형 도펀트로 사용하는 것을 특징으로 하는 마스크 롬 제조방법.
  7. 제 1 항에 있어서,
    상기 에피택시 층의 표면이 셀 트랜지스터 채널보다 높게 형성되는 것을 특징으로 하는 마스크 롬 제조방법.
  8. 제 1 항에 있어서,
    상기 에피택시 층이 SEG를 이용하여 형성되는 것을 특징으로 하는 마스크 롬 제조 방법.
  9. 제 1 항에 있어서,
    논리 게이트나 셀 워드 라인을 형성하는 동시에 셀 BN 접합 옆으로 측벽 스페이서를 형성시키는 것을 특징으로 하는 마스크 롬 제조방법.
  10. 제 9 항에 있어서,
    상기 페리 및 코어 영역에 이중 게이트를 형성하는 것을 특징으로 하는 마스크 롬 제조방법.
KR1020030095831A 2003-12-23 2003-12-23 마스크 롬 제조 방법 KR101025924B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030095831A KR101025924B1 (ko) 2003-12-23 2003-12-23 마스크 롬 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030095831A KR101025924B1 (ko) 2003-12-23 2003-12-23 마스크 롬 제조 방법

Publications (2)

Publication Number Publication Date
KR20050064464A true KR20050064464A (ko) 2005-06-29
KR101025924B1 KR101025924B1 (ko) 2011-03-30

Family

ID=37256057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030095831A KR101025924B1 (ko) 2003-12-23 2003-12-23 마스크 롬 제조 방법

Country Status (1)

Country Link
KR (1) KR101025924B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100760911B1 (ko) * 2005-12-29 2007-09-21 동부일렉트로닉스 주식회사 마스크롬의 제조방법
KR100900867B1 (ko) * 2007-07-19 2009-06-04 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
CN104934378A (zh) * 2014-03-21 2015-09-23 中芯国际集成电路制造(上海)有限公司 一种Flash器件及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181052A (ja) 1983-03-30 1984-10-15 Nec Ic Microcomput Syst Ltd マスクメモリ−
US5510287A (en) 1994-11-01 1996-04-23 Taiwan Semiconductor Manuf. Company Method of making vertical channel mask ROM
JP3460757B2 (ja) * 1995-07-17 2003-10-27 シャープ株式会社 半導体メモリ装置及びその製造方法
KR100443241B1 (ko) * 2001-12-24 2004-08-04 주식회사 하이닉스반도체 마스크 롬 소자의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100760911B1 (ko) * 2005-12-29 2007-09-21 동부일렉트로닉스 주식회사 마스크롬의 제조방법
KR100900867B1 (ko) * 2007-07-19 2009-06-04 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
CN104934378A (zh) * 2014-03-21 2015-09-23 中芯国际集成电路制造(上海)有限公司 一种Flash器件及其制备方法

Also Published As

Publication number Publication date
KR101025924B1 (ko) 2011-03-30

Similar Documents

Publication Publication Date Title
US9852953B2 (en) CMOS fabrication
EP1334517B1 (en) Gate fabrication process for dram array and logic devices on same chip
US6649481B2 (en) Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits
KR100438788B1 (ko) 반도체 장치 및 그의 제조방법
US7417283B2 (en) CMOS device with dual polycide gates and method of manufacturing the same
JP2004363443A (ja) 不揮発性半導体記憶装置及びその製造方法
US6333220B1 (en) Method and apparatus for providing low-GIDL dual workfunction gate doping with borderless diffusion contact
KR100558047B1 (ko) 반도체 장치의 제조방법
KR101025924B1 (ko) 마스크 롬 제조 방법
KR100404682B1 (ko) 플랫 셀 메모리 소자의 실리사이드막 제조방법
KR20010066327A (ko) 듀얼 게이트전극 제조방법
US6518131B1 (en) Method for fabricating mask ROM
KR100481988B1 (ko) 마스크 ｒｏｍ의 제조 방법
KR20010059984A (ko) 반도체소자의 제조방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR100452633B1 (ko) 반도체 소자의 제조 방법
US20050170589A1 (en) Method for forming mask ROM
KR20080029266A (ko) 반도체 소자의 제조방법
KR100698064B1 (ko) 마스크 롬 및 이의 제조 방법
KR100459930B1 (ko) 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법
KR100495306B1 (ko) 반도체 소자의 제조 방법
KR100861358B1 (ko) 반도체 메모리 소자의 형성 방법
KR100698065B1 (ko) 마스크 롬, 이의 제조 방법 및 이의 코딩 방법
KR100618807B1 (ko) 셀프 얼라인 컨택이 가능한 이중 게이트 폴리 구조의반도체 소자 제조방법과 그 게이트 구조체
KR20060099214A (ko) 반도체 소자의 ｃｍｏｓ 트랜지스터 및 그 형성방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140218

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee