KR20050011943A - 게이트 전극의 저항을 감소시킨 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 미세한 게이트 전극에 실리사이드를 형성할 경우, 실리사이드가 형성되는 영역을 넓힘으로써 미세 게이트 전극의 저항을 감소시킨 발명이다. 이를 위한 본 발명은, 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 기판 상에 절연막을 형성하는 단계; 상기 게이트 전극이 노출될 때까지 상기 절연막을 평탄화하는 단계; 상기 게이트 전극이 노출된 상기 절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 및 상기 산화막을 이방성 식각하여 상기 기판을 노출시키되, 식각된 상기 폴리실리콘막은 상기 게이트 전극보다 넓은 선폭을 갖도록 패터닝하는 단계; 및 상기 노출된 기판 및 상기 폴리실리콘막의 상부 및 측면에 실리사이드를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 게이트 전극의 저항을 감소시킨 반도체 소자 및 그 제조방법에 관한 것으로, 게이트 전극에 실리사이드가 형성되는 영역을 확대하여 게이트 전극의 저항을 감소시킨 발명이다.
현재 반도체 소자의 집적도가 증가함에 따라 게이트 전극과 소스/드레인 영역의 저항이 점차로 증가하고 있다. 이러한 저항의 증가는 소자특성이 저하를 유발하므로, 이를 막기 위하여 자기정렬 실리사이드(self aligned silicide, 또는 salicide) 공정이 채용되고 있다.
하지만, 소자의 집적도가 더욱 증가함에 따라 트랜지스터의 채널길이는 0.1㎛ 이하로 감소하기에 이르렀고, 이러한 미세한 게이트 전극에서는 자리정렬 실리사이드 공정을 채용하더라도, 게이트 전극의 저항이 크게 증가하는 현상이 나타나고 있다.
따라서, 실리사이드 공정에 사용되는 금속물질을 변경하여 이를 해결하려는 연구가 진행되고 있으나 아직 그 성과가 가시되고 있지는 않다.
도1은 종래기술에 따라 실리사이드 공정을 채용한 반도체 소자의 단면을 도시한 도면으로 이를 참조하여 종래기술을 설명한다.
도1을 참조하면, 반도체 기판(10) 상에 게이트 산화막(11)이 형성되어 있으며, 게이트 산화막(11) 상에는 게이트 전극(12)이 형성되어 있다. 게이트 전극물질로는 폴리실리콘이 단독으로 사용되거나 또는 폴리실리콘과 고융점 금속의 실리사이드(주로, 텅스텐)가 적층된 구조가 사용되고 있다.
이러한, 게이트 전극(12)의 양 측면에는 스페이서 절연막(14)이 형성되어 있으며, 스페이서 절연막(14)의 하부에는 LDD(Lightly Doped Drain) 이온주입 영역(13)이 형성되어 있다.
또한, 스페이서 절연막(14) 좌/우 측의 기판영역에는 소스/드레인 이온주입영역(15)이 도시되어 있으며, 게이트 전극(12)의 상부 및 반도체 기판(16) 상에는 실리사이드(16)가 형성되어 있다.
이와같이 실리사이드(16)를 형성하기 위한 공정은 대략 다음과 같이 진행된다. 먼저, 실리사이드가 형성될 영역과 실리사이드가 형성되지 않을 영역을 정의하는 마스크를 형성한다.
다음으로, 상기 마스크를 이용하여 실리사이드가 형성될 영역에만, 실리사이드 형성용 금속물질을 스퍼터링(sputtering) 방법 등을 이용하여 증착한다. 이러한 실리사이드 형성용 금속물질로는 주로 티타늄, 텅스텐, 탄탈륨 또는 코발트 등과 같이 열적 안정성이 우수하고 고융점을 갖는 금속이 사용된다.
다음으로 후속 열공정에 의해 실리사이드 형성용 금속물질은, 실리콘과의 접촉부위, 폴리사이드와 같은 게이트 전극의 상층물질 등과 서로 반응하여 실리사이드(silicide)를 형성한다. 이후에, 반응하지 않는 실리사이드 형성용 금속물질은제거한다.
도1은 전술한 방법을 사용하여 게이트 전극(12)의 상부 및 기판 상부에 실리사이드가 형성된 모습을 도시한 도면인데, 도1을 참조하면 게이트 전극(12)의 상부에 형성된 실리사이드(16)는 매우 좁은 영역에 형성되고 있음을 알 수 있다.
즉, 소자가 미세화되어 감에 따라 게이트 전극의 선폭도 0.1㎛ 이하로 감소하고 있으며, 따라서 실리사이드가 형성되는 영역도 그 만큼 감소하고 있다.
이러한 실리사이드 영역의 감소는 곧 게이트 저항의 증가를 의미하므로, 소자 특성이 저하되는 문제가 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 게이트 전극에 형성되는 실리사이드의 영역을 확대하여 저항을 감소시킨 반도체 소자 및 그 제조방법을 제공함을 목적으로 한다.
도1은 종래기술에 따라 실리사이드 형성된 게이트 전극을 도시한 단면도,
도2a 내지 도2g는 본 발명의 일실시예에 따른 실리사이드 형성공정을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 게이트 절연막
22 : 게이트 전극
23 : LDD 영역
24 : 절연막
25 : 폴리실리콘
26 : 소스/드레인
27 : 실리사이드 형성용 금속물질
28 : 실리사이드
상기한 목적을 달성하기 위한 본 발명은, 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 기판 상에 절연막을 형성하는 단계; 상기 게이트 전극이 노출될 때까지 상기 절연막을 평탄화하는 단계; 상기 게이트 전극이 노출된 상기 절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 및 상기 산화막을 이방성 식각하여 상기 기판을 노출시키되, 식각된 상기 폴리실리콘막은상기 게이트 전극보다 넓은 선폭을 갖도록 패터닝하는 단계; 및 상기 노출된 기판 및 상기 폴리실리콘막의 상부 및 측면에 실리사이드를 형성하는 단계를 포함하여 이루어진다.
본 발명은 게이트 전극 형성후, 산화막 증착 및 평탄화공정 등을 적용하여 실리사이드가 형성되는 게이트 선폭을 넓히고 또한 게이트 전극의 측면에도 실리사이드를 형성하여 게이트 저항을 감소시킨 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2g는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 도면으로 이를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 게이트 전극 형성후, LDD 이온주입영역을 형성하기 까지의 공정은 종래기술과 동일하다. 즉, 반도체 기판(20)에 활성영역과 필드영역을 정의하는 소자분리막(미도시)을 형성한 후, 기판 상에 게이트 절연막(21)을 형성한다.
다음으로 상기 게이트 절연막(21) 상에 폴리실리콘 게이트 전극(22)을 형성한다. 본 발명의 일실시예에서는 폴리실리콘만을 게이트 전극 물질로 사용하였으나 이외에도, 폴리실리콘과 고융점 금속의 실리사이드가 적층된 구조(폴리사이드 구조: polycide 구조)를 채용할 수도 있다.
이어서, 적층된 상기 게이트 스택(stack) 구조를 패터닝 한 후, 게이트 전극(22)의 양 측면에 LDD 이온주입영역(23)을 형성한다.
다음으로 도2b에 도시된 바와같이 패터닝된 게이트 전극(22)을 포함하는 반도체 기판(20) 상에 산화막(24)을 형성한다. 이때, 산화막(24)은 게이트 전극(22)을 전부 덮으면서 형성된다.
이어서, 화학기계연마(Chemical Mechanical Polishing : CMP)를 적용하여 산화막(24)의 표면을 평탄화시키는데, 이러한 화학기계연마는 상기 게이트 전극(22)이 노출될 때까지 수행된다.
이와같이 화학기계연마를 수행한 이후에, 폴리실리콘막(25)을 평탄화된 산화막(24) 상에 형성한다. 이를 도2c에 도시하였다.
다음으로 적절한 마스크를 형성하고, 이를 이용하여 상기 폴리실리콘막(25) 및 산화막(24)을 패터닝하여 T 자 형태의 게이트 전극 구조를 형성한다.
즉, 도2d에 도시된 바와같이, 이러한 패터닝 공정으로 게이트 전극(22)의 양 측면에는 산화막(24)이 구비되어 있고, 산화막(24) 및 게이트 전극(22)의 상부에는 폴리실리콘막(25)이 구비되어 있다.
그리고, 도2d를 참조하면 게이트 전극(22)의 상부에 구비된 폴리실리콘막(25)은 게이트 전극(22)의 선폭보다 넓은 폭을 갖고 있음을 알 수 있다.
이후에 도2e에 도시된 바와같이 적절한 이온주입 마스크를 이용하여산화막(24) 양 측면의 기판에 소스/드레인 영역(26)을 형성한다.
다음으로 도2f에서처럼, 반도체 기판 및 T 형태의 게이트 스택을 포함하는 전체 구조상에 실리사이드 형성용 금속물질(27)을 형성한 후, 열 공정을 진행한다.
이러한 열 공정을 통해 폴리실리콘막(25)의 상면 및 측면과 반도체 기판(20) 상에는 실리사이드가 형성되지만, 산화막(24)의 표면에는 실리사이드가 형성되지 않는다.
이어서 습식식각을 통해 반응하지 않은 실리사이드 형성용 금속물질(27)을 제거하면, 도2g에 도시된 바와같은 구조가 완성된다.
도2g를 참조하면, 게이트 전극(22)의 선폭 보다 넓은 폭을 갖는 폴리실리콘막(25)의 상부에 실리사이드(28)가 형성되어 있으며 또한, 상기 폴리실리콘막(25)의 측면에도 실리사이드(28)가 형성되어 있으므로, 게이트 전극의 저항을 감소시킬 수 있다.
즉, 본 발명에 따르면, 미세화된 게이트 전극의 선폭을 증가시키지 않으면서도, 실리사이드가 형성되는 영역을 확대할 수 있으므로, 미세 트랜지스터의 게이트 저항 증가로 인한 성능저하를 방지할 수 있다.
또한, 본 발명에 의하면 별도의 사이드월(side wall) 형성공정 없이도 샐리사이드(salicide) 공정이 가능하다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 적용하면, 미세 게이트 전극이 적용되는 소자에서, 게이트 전극의 선폭을 증가시키지 않으면서도, 실리사이드가 형성되는 영역을 확대할 수 있으므로, 게이트의 저항 증가로 인한 성능저하를 방지할 수 있는 효과가 있다.
Claims (3)
- 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 기판 상에 절연막을 형성하는 단계;상기 게이트 전극이 노출될 때까지 상기 절연막을 평탄화하는 단계;상기 게이트 전극이 노출된 상기 절연막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 및 상기 산화막을 이방성 식각하여 상기 기판을 노출시키되, 식각된 상기 폴리실리콘막은 상기 게이트 전극보다 넓은 선폭을 갖도록 패터닝하는 단계; 및상기 노출된 기판 및 상기 폴리실리콘막의 상부 및 측면에 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 폴리실리콘 또는 폴리사이드 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 내지 제 2 항에 있어서,상기 실리사이드는 텅스텐. 티탄늄, 탄탈륨, 코발트 중 어느 하나를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
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