KR100485893B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 보더리스 콘택, SAC 공정 및 샐리사이드 공정을 모두 적용하여 칩면적을 최소화하고 콘택저항을 감소시킴과 동시에 콘택과 게이트 사이의 숏트를 효과적으로 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 게이트 상부에 희생막을 적용하여 게이트 상부로 게이트 스페이서를 돌출시켜 평탄화절연막 하부에 질화막을 두껍게 형성함으로써 정렬마진 확보 및 필드 산화막 리세스 문제 SAC 공정 및 보더리스 콘택 공정을 동시에 적용하는 것을 가능하게 한다. 이에 따라, 칩면적을 현저하게 감소시킬 수 있을 뿐만 아니라 콘택홀 식각시 마스크 오정렬이 발생되더라도 두꺼운 질화막에 의해 게이트와 콘택 사이의 숏트를 효과적으로 방지할 수 있다. 또한, 샐리사이드 공정 적용에 의해 게이트 및 소오스/드레인 영역 상부에 금속실리사이드막을 모두 적용하기 때문에 빠른 동작속도 및 우수한 콘택저항도 확보할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 자기정렬콘택 및 보더리스 콘택 공정을 모두 적용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 기판 내에 형성되어 있는 고립된 소자 영역들을 도전막을 사용하여 연결시키는 콘택(contact)의 형성은 정렬마진(align margin) 및 소자분리 마진 등을 확보하면서 이루어져야 하기 때문에 소자의 구성에 있어서 상당한 면적을 차지하므로 메모리 셀의 크기를 결정하는 주요 요인으로 작용한다.
따라서, 최근에는 콘택 공정으로서 레이아웃 상에서 콘택과 게이트 사이의 거리가 "0"이 되도록 하는 자기정렬콘택(Self Aligned Contact; SAC) 공정이나 액티브 영역과 필드영역에 걸쳐 콘택홀을 형성하여 콘택과 게이트 사이의 거리는 충분히 확보하면서 액티브 영역의 오버랩(overlap)을 "0"이 되도록 하는 보더리스 콘택(borderless contact) 공정을 적용하고 있다. 여기서, SAC 공정은 통상적으로 게이트 상부에 적용되는 질화막과 평탄화절연막인 산화막과의 식각선택비를 이용하여 식각을 수행하는 것으로 이루어지고, 보더리스 콘택 공정은 필드 산화막의 일부 및 이와 인접한 실리콘 기판의 표면이 노출되도록 평탄화절연막을 식각하는 것으로 이루어진다.
한편, 반도체 소자의 고집적화에 따른 동작 속도 저하를 방지하기 위하여, 실리콘(Si)층으로 이루어진 게이트 및 소오스/드레인 영역 상부에 자기정렬실리사이드(self-aligned silicide; 이하 샐리사이드(salicide)) 공정에 의해 텅스텐(W), 코발트(Co), 티타늄(Ti) 또는 니켈(Ni) 등의 금속을 사용하여 실리사이드막을 형성하고 있다. 그러나, SAC 공정을 적용하는 경우에는 폴리실리콘막과 텅스텐실리사이드막의 적층 게이트 물질 상부에 질화막을 형성하여 게이트 식각을 수행하여야 하기 때문에 샐리사이드 공정을 적용할 수 없으므로 소오스/드레인 영역의 콘택저항이 높다는 문제가 있고, 보더리스 콘택 공정을 적용하는 경우에는 샐리사이드 공정이 용이한 반면 평탄화절연막 식각시 필드 산화막의 리세스(recess)로 인하여 누설전류가 발생한다는 또 다른 문제가 있다. 또한, SAC 공정 및 보더리스 콘택 공정 모두 고집적화에 따라 점점 더 감소되는 정렬마진을 감안해볼 때 마스크 오정렬(misalign)로 인한 게이트와 콘택 사이의 숏트 발생 문제를 완전히 배제할 수는 없는 실정이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 보더리스 콘택, SAC 공정 및 샐리사이드 공정을 모두 적용하여 칩면적을 최소화하고 콘택저항을 감소시킴과 동시에 콘택과 게이트 사이의 숏트를 효과적으로 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 필드 산화막 및 게이트 절연막이 형성된 반도체 기판 상에 게이트 및 희생막이 순차적으로 적층된 적층구조물을 형성하는 단계; 적층구조물 측벽에 게이트 스페이서를 형성하는 단계; 게이트 양측의 기판 내에 소오스/드레인 영역을 형성하는 단계; 희생막을 제거하여 게이트 상부로 게이트 스페이서를 돌출시키는 단계; 게이트 및 소오스/드레인 영역 상부에만 금속실리사이드막을 형성하는 단계; 돌출된 게이트 스페이서를 덮도록 기판 전면 상에 질화막을 형성하는 단계; 질화막을 식각정지막으로하여 자기정렬콘택 및 보더리스콘택 공정에 의해 소오스/드레인 영역 상부의 금속실리사이드막 및 인접 필드 산화막의 일부분 상의 평탄화절연막을 식각하여 질화막을 노출시키는 단계; 및 노출된 질화막을 제거하여 소오스/드레인용 제 1 및 제 2 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
바람직하게, 적층구조물의 게이트와 희생막 사이에 식각정지막을 개재할 수 있다. 여기서, 게이트는 폴리실리콘막으로 이루어지고, 희생막은 폴리실리콘막으로 이루어지며, 식각정지막은 산화막으로 이루어진다.
또한, 금속실리사이드막의 형성은 샐리사이드 공정으로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 필드 산화막(11)이 형성된 반도체 기판(10) 상에 게이트 절연막(12)을 형성하고, 기판 전면 상에 게이트 물질막으로서의 제 1 폴리실리콘막과, 식각정지막으로서의 산화막, 및 희생막으로서의 제 2 폴리실리콘막을 순차적으로 증착한다. 그 다음, 제 2 폴리실리콘막, 산화막 및 제 1 폴리실리콘막을 순차적으로 식각하여 게이트 절연막(12) 상에 제 1 희생막(15A), 제 1 식각정지막(14A) 및 제 1 게이트(13A)로 이루어진 제 1 적층구조물(100A)을 형성함과 동시에 필드 산화막(11) 상에 제 2 희생막(15A), 제 2 식각정지막(14B) 및 제 2 게이트(13B)로 이루어진 제 2 적층구조물(100B)을 형성한다.
도 1b를 참조하면, 제 1 및 제 2 적층구조물(100A, 100B)을 덮도록 기판 전면 상에 게이트 스페이서용 질화막을 증착하고 이방성 블랭킷 식각하여 제 1 및 제 2 적층구조물(100A, 100B) 측벽에 게이트 스페이서(16)를 형성한다. 이때, 게이트 절연막(12) 및 필드 산화막(11)도 일부 식각되어 기판(10) 표면이 노출된다. 그 다음, 도시되지는 않았지만, 노출된 기판(10)으로 불순물이온을 주입하여 소오스/드레인 영역을 형성한다.
도 1c를 참조하면, 제 1 및 제 2 식각정지막(14A, 14B)을 이용하여 제 1 및 제 2 희생막(15A, 15B)을 제거한 후, 제 1 및 제 2 식각정지막(14A, 14B)도 제거하여 제 1 및 제 2 게이트(13A, 13B)의 표면을 노출시킴과 동시에 제 1 및 제 2 게이트(13A, 13B) 상부로 게이트 스페이서(16)를 돌출시킨다. 그 다음, 도 1d에 도시된 바와 같이, 샐리사이드 공정에 의해 제 1 및 제 2 게이트(13A, 13B) 상부 및 기판(10)의 소오스/드레인 영역에 제 1 내지 제 4 금속실리사이드막(17A, 17B, 17C/17D)을 각각 형성한다.
도 1e를 참조하면, 돌출된 게이트 스페이서(16)를 덮도록 기판 전면 상에 질화막(18)을 증착한다. 이때, 도면에 상세하게 나타내지는 않았지만 질화막(18)의 증착 특성에 의해 돌출된 게이트 스페이서(16)에 측부에 상대적으로 질화막(18)이 두껍게 증착된다. 그 다음, 질화막(18) 상에 산화막과 같은 절연막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 절연막의 표면을 평탄화하여 평탄화절연막(19)을 형성한다.
도 1f를 참조하면, SAC 공정 및 보더리스 콘택 공정에 의해 질화막(18)을 식각정지막으로하여 제 2 내지 제 4 금속실리사이드막(17B, 17C/17D) 및 소오스/드레인 영역과 인접한 필드 산화막(11) 일부분 상의 질화막(18)이 노출되도록 평탄화절연막(19)을 식각하여다. 그 다음, 노출된 질화막(18)을 제거하여 도 1g에 도시된 바와 같이, 제 2 내지 제 4 금속실리사이드막(17B, 17C/17D)을 각각 노출시키는 제 1 내지 제 3 콘택홀(20B, 20C/20D)을 형성한다.
상기 실시예에 의하면, 게이트 상부에 희생막을 적용하여 게이트 상부로 게이트 스페이서를 돌출시켜 평탄화절연막 하부에 질화막을 두껍게 형성함으로써 정렬마진 확보 및 필드 산화막 리세스 문제 SAC 공정 및 보더리스 콘택 공정을 동시에 적용하는 것이 가능해진다. 이에 따라, 도 2에 도시된 바와 같이, 레이아웃 상에서 게이트(13A)와 콘택(21C, 21D) 사이의 거리 및 액티브 오버랩을 "0"으로 할 수 있으므로 칩면적을 현저하게 감소시킬 수 있을 뿐만 아니라, 콘택홀 식각시 마스크 오정렬이 발생되더라도 두꺼운 질화막에 의해 게이트와 콘택 사이의 숏트를 효과적으로 방지할 수 있다. 또한, 샐리사이드 공정 적용에 의해 게이트 및 소오스/드레인 영역 상부에 금속실리사이드막을 모두 적용하기 때문에 빠른 동작속도 및 우수한 콘택저항도 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 평탄화절연막 하부에 두꺼운 질화막을 적용하여 보더리스 콘택, SAC 공정 및 샐리사이드 공정을 모두 적용함으로써, 칩면적을 최소화할 수 있고 콘택저항을 감소시킬 수 있을 뿐만 아니라 콘택과 게이트 사이의 숏트를 효과적으로 방지할 수 있으므로 우수한 칩성능을 얻을 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따라 SAC 및 보더리스 콘택 공정을 모두 적용한 경우 게이트 및 소오스/드레인 콘택의 레이아웃을 나타낸 도면.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 필드 산화막
12 : 게이트 절연막 13A, 13B : 게이트
14A, 14B : 식각정지막 15A, 15B : 희생막
16 : 게이트 스페이서 17A, 17B, 17C, 17D : 금속실리사이드막
18 : 질화막 19 : 평탄화절연막
20C, 20D, 20B : 콘택홀 100A, 100B : 적층구조물
Claims (6)
- 필드 산화막이 형성된 기판을 제공하는 단계;상기 기판 상에 게이트 절연막, 게이트, 식각 정지막 및 희생막을 순차적으로 형성하는 단계;상기 희생막, 상기 식각 정지막 및 상기 게이트를 식각하여 적층 구조물을 형성하는 단계;상기 적층구조물의 양측벽에 스페이서를 형성하는 단계;상기 적층 구조물의 양측벽으로 노출되는 상기 기판 내에 소오스/드레인 영역을 형성하는 단계;상기 식각 정지막이 노출되도록 상기 희생막을 제거하는 단계;상기 식각 정지막을 제거하여 상기 게이트 상부로 상기 스페이서를 돌출시키는 단계;상기 게이트 및 상기 소오스/드레인 영역 상부에 금속실리사이드막을 형성하는 단계;상기 돌출된 스페이서를 포함하는 전체 구조 상부의 단차를 따라 상기 기판 전면 상에 질화막을 형성하는 단계;상기 질화막을 포함하는 전체 구조 상부에 평탄화 절연막을 형성하는 단계;상기 평탄화 절연막의 일부를 식각하여 상기 소오스/드레인 영역과 대응되는 부위의 질화막을 노출시키는 단계; 및상기 노출된 질화막을 식각하여 상기 소오스/드레인 영역의 상기 금속실리사이드막이 노출되는 콘탤홀을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 게이트는 폴리실리콘막으로 이루어진 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 희생막은 폴리실리콘막으로 이루어진 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 식각정지막은 산화막으로 이루어진 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속실리사이드막은 샐리사이드 공정으로 형성하는 반도체 소자의 제조방법.
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