KR20040023716A - 반도체 디바이스 제조 방법 - Google Patents
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Abstract
본 발명은 메모리 셀로 이루어진 비휘발성 메모리가 표면(2)에 마련된 반도체 본체(1)를 포함하고 있는 반도체 디바이스를 제조하는 방법이 개시되며, 위의 메모리 셀은 액세스 게이트(19)를 구비한 게이트 구조체(4) 및 제어 게이트(5) 및 제어 게이트(5)와 반도체 본체(1) 사이에, 플로팅 게이트(6)와 같은 전하 저장 영역을 구비한 게이트 구조체(3)를 포함한다. 이 방법에서, 반도체 본체(1)의 표면(2) 상에는 위의 게이트 구조체 중 제 1 게이트 구조체가 이 표면에 실질적으로 수직으로 연장되는 측벽을 가지고 형성되고, 도전층(13)이 제 1 게이트 구조체 상 및 옆에 증착되며, 도전층은 제 1 게이트 구조체가 노출될 때까지 평탄화되고, 이렇게 평탄화된 도전층은 패터닝되어서 제 1 게이트 구조체에 인접하는 다른 게이트 구조체의 적어도 일부를 형성한다. 평탄화된 도전층의 패터닝은 평탄화된 도전층(14)이 에칭백되어서 제 1 게이트 구조체의 측벽의 상부(15)를 노출시키며, 스페이서(18)가 제 1 게이트 구조체의 측형의 노출된 부분(15) 상에 형성되고, 도전층(16)이 스페이서를 마스크로 사용해서 이방성 에칭된다. 초소형 메모리 셀이 구현될 수 있다.
Description
실질적으로 전하 저장 영역은 상호 분리된 트래핑 센터의 분포(a distribution)를 포함하는 플로팅 게이트 또는 게이트 유전체가 될 수 있다. 이러한 게이트 유전체는 예컨대, 내부에 금속 입자와 같은 오염물질이 분포된 실리콘 산화물 층이 될 수 있고, 이 오염 물질이 트래핑 센터를 제공한다. 그러나, 더 널리 사용되는 방법은 2개의 서로 다른 물질의 2중층으로 이루어진 게이트 유전체를 사용하는 것으로, 이는 상호 분리된 트래핑 센터를 제공해서 경계층을 형성한다. 위에서 설명된 방법을 사용해서, 소형 메모리 셀이 만들어 질 수 있도록 게이트 구조체가 서로 인접한다. 실제로, 물론 비휘발성 메모리는 많은 수의 메모리 셀을 포함할 것이다.
WO 01/67517 A1에는 위에 설명된 방법이 개시되어 있으며, 여기서 평탄화된 도전층은 포토레지스트 마스크가 제 1 게이트 구조체 상에 평탄화된 도전층 상에 제 1 게이트 구조체에 인접해서 형성된 후에 이방성 에칭으로 패터닝된다.
알려진 방법에서 포토레지스트 마스크를 사용하는 것은 추가적인 비용이 들지만, 더 중요한 것은 이것이 메모리 셀의 크기에 영향을 미친다는 점이다. 포토레지스트 마스크가 원하는 위치에 정확하게 위치될 수 없지만, 오버레이 에러는 고려되어야 한다. 이 때문에 비교적 큰 포토레지스트 마스크가 필요하고, 이는 메모리 셀을 비교적 크게 만든다.
본 발명은 메모리 셀로 이루어진 비휘발성 메모리가 표면에 마련된 반도체 본체를 포함하고 있는 반도체 디바이스의 제조에 관한 것으로, 위의 메모리 셀은 액세스 게이트를 구비한 게이트 구조체와 제어 게이트 및 제어 게이트와 반도체 본체 사이에 전하 저장 영역을 구비한 게이트 구조체를 포함하며, 위의 방법에서 반도체 본체의 표면 상에는 위의 게이트 구조체 중 제 1 게이트 구조체가 이 표면에 실질적으로 수직으로 연장되는 측벽을 가지고 형성되고, 도전층이 위의 제 1 게이트 구조체 상 및 옆에 증착되며, 도전층은 제 1 게이트 구조체가 노출될 때까지 평탄화되고, 이렇게 평탄화된 도전층은 패터닝되어서 제 1 게이트 구조체에 인접하는 제 2 게이트 구조체의 적어도 일부를 형성한다.
도 1 내지 도 9는 본 발명에 따른 방법의 제 1 실시예를 사용하는, 연속된 비휘발성 메모리 셀의 제조 단계를 도시하는 도면,
도 10 내지 도 15는 본 발명에 따른 방법의 제 2 실시예를 사용하는, 연속된 비휘발성 메모리 셀의 제조 단계를 도시하는 도면,
도 16 내지 도 21은 본 발명에 따른 방법의 제 3 실시예를 사용하는, 연속된 비휘발성 메모리 셀의 제조 단계를 도시하는 도면,
도 22 내지 도 30은 본 발명에 따른 방법의 제 4 실시예를 사용하는, 연속된 비휘발성 메모리 셀의 제조 단계를 도시하는 도면,
도 31 내지 도 36은 본 발명에 따른 방법의 제 5 실시예를 사용하는, 연속된 비휘발성 메모리 셀의 제조 단계를 도시하는 도면.
본 발명의 목적은 초소형 메모리셀을 비교적 저렴한 가격으로 제조하는 방법을 제공하는 것이다.
본 발명에 따라서, 위에서 설명된 방법은 평탄화된 도전층의 패터닝을 수행하기 위해, 제 1 게이트 구조체의 측벽의 상부를 노출시키도록 평탄화된 도전층이 에칭되고, 노출된 제 1 게이트 구조체의 측벽의 상부에 스페이서가 형성되며, 이 스페이서를 마스크로 사용해서 도전층이 이방성 에칭된다.
게이트 구조체들 중 하나의 측벽의 노출된 상부 스페이서는 포토레지스트 마스크를 사용하지 않고, 자기 정렬 방식으로 최소 비용으로 제조될 수 있다. 수직 벽상의 스페이서는 실제로 보조층을 증착시키고, 이후에 수직 벽상에 스페이서만 남겨질 때까지 이 보조층을 이방성 에칭함으로써 형성된다. 따라서, 스페이서의 폭은 보조층의 두께와 거의 같다. 스페이서가 매우 작은 폭으로 제조되어서 오버레이 에러를 생각할 필요가 없기 때문에 매우 작은 메모리 셀이 구현될 수 있다.
본 발명에 따른 방법의 제 1 바람직한 실시예는 위의 게이트 구조체 중 제 1 게이트 구조체로서, 제어 게이트 및 이 제어 게이트와 반도체 본체 사이에 위치된 전하 저장 영역을 구비한 게이트 구조체가 형성되고, 그 후에 이 게이트 구조체의 측벽이 절연층으로 피복되고, 이 게이트 구조체 옆의 반도체 본체의 표면은 게이트 구조체로 피복되며, 도전층이 증착되고, 평탄화되며, 에칭백되고, 게이트 구조체의 노출된 부분 상에 형성된 스페이서를 마스크로 사용해서 패터닝되어서 액세스 게이트를 구비한 게이트 구조체를 형성한다. 위에 설명된 바와 같이, 전하 저장 영역이 플로팅 게이트 또는 상호 이격된 트래핑 센터의 분배를 포함하는 게이트 유전체가 될 수 있다. 제어 게이트 및 전하 저장 영역을 구비한 게이트 유전체는 반도체 본체의 표면상에 형성된 층의 스택에 이방성 에칭될 수 있다. 자동적으로, 반도체의 표면에 수직인 위의 측벽이 형성된다. 이 측벽은 층을 증착하고, 후속해서 게이트 구조체의 상부가 노출될 때까지 이방성 에칭을 행함으로써, 혹은 통상적으로 사용되는 바와 같이, 게이트 구조체내의 게이트가 다결정 실리콘 층에 형성되어 있을 때는 산화 처리에 의해 절연층에 의해 용이하게 피복될 수 있다. 위의 층의 상부에는 추가 층이 증착되어서 절연층을 측벽에 형성하는 동안 보호층의 역할을 수행하고, 혹은 평탄화 처리 동안 차단층의 역할을 수행할 수 있다.
본 발명에 따른 방법의 제 2 바람직한 실시예는, 게이트 구조체 중 제 1 게이트 구조체로서, 액세스 게이트를 구비한 게이트 구조체가 형성되고, 이후에 이 게이트 구조체의 측벽이 절연층에 의해 피복되며, 도전층이 증착되고, 평탄화되며, 에칭백되고, 게이트 구조체의 노출된 부분 상에 형성된 스페이서를 마스크로 사용해서 패터닝되어서, 제어 게이트 및 제어 게이트와 반도체 본체 사이에 위치하는 전하 저장 영역을 구비한 게이트 구조체의 제어 게이트를 형성한다. 이 방법의 실시예는 도면을 참조로 이후에 설명되는 바와 같이, 포토레지스트 마스크를 사용하지 않고, 제어 게이트 및 전하 저장 영역을 구비한 많은 게이트 구조체를 구현하는 기능을 제공한다.
본 발명의 이러한 특징은 이하 설명되는 실시예 및 도면을 참조로 더 자명해질 것이다.
도 1 내지 도 9는 비휘발성 메모리를 구비한 반도체 디바이스를 제조하는 연속 공정을 도시하는 단면도로서, 이 메모리는 액세스 게이트(19)를 구비한 게이트 구조체(4), 제어 게이트(5) 및 이 제어 게이트(5)와 반도체 구조체(1) 사이에 위치된 전하 저장 영역(6)을 구비한 게이트 구조체(3)를 구비한 메모리 셀을 포함한다. 간략하게 하게 위해, 이러한 셀들 중 하나만이 도시되지만, 실제 비휘발성 메모리가 다수의 이러한 메모리 셀을 포함할 것이라는 것은 자명하다.
도 1에 도시된 바와 같이, 여기서는 p형 도핑된 실리콘 바디인, 이들 반도체 본체(1)의 표면(2) 상에는, 본 실시예에서 제어 게이트(5) 및 이 제어 게이트(5)와 반도체 구조체 사이에 위치된 전하 저장 영역(6)을 구비한 게이트 구조체(3)인, 게이트 구조체 중 제 1 게이트 구조체가 형성된다. 본 실시예에서 전하 저장 영역은플로팅 게이트(6)이다. 게이트 구조체(3)는 터널 유전체(7), 플로팅 게이트(6), 내부 게이트 유전체(8) 및 상부 층(9)을 포함한다. 게이트 구조체는 적층 스택의 이방성 에칭에 의해 형성된다. 터널 유전체(7)가 7nm 두께의 실리콘 산화물 층으로 형성될 수 있고, 플로팅 게이트(6)가 200nm 두께의 다결정 실리콘 층으로 형성될 수 있고, 내부 유전체(8)가 약 18nm 두께의 ONO(6nm 두께의 실리콘 산화물, 6nm 두께의 실리콘 질화물 및 6nm 두께의 실리콘 산화물)층으로 형성될 수 있고, 제어 게이트(5)가 약 200nm 두께의 다결정 실리콘으로 형성될 수 있고, 상층(9)이 약 100nm 두께의 실리콘 질화물 층으로 형성될 수 있다. 게이트 구조체(13)가 이방성 에칭으로 형성되기 때문에, 이 구조체는 반도체 본체(1)의 표면에 실질적으로 수직으로 연장되는 측벽(10)을 갖는다.
도 2에 도시된 바와 같이, 측벽(10)이 실리콘 산화물 층인 약 30nm 두께의 절연층(11)으로 피복되는데, 여기서 게이트 구조체(3)에 인접한 표면은 약 10nm 두께의 실리콘 산화물 층인 게이트 유전체(12)로 피복된다. 절연층(11)은 게이트 구조체의 열 산화 또는 층을 증착함으로써 상층(9)이 노출되자 마자 중지되는 이방성 에칭에 의해 형성될 수 있다.
게이트 유전체(3)가 형성되고, 그 측벽이 절연층(11)으로 피복된 후에, 여기서는 약 500nm 두께의 다결정 실리콘 층인, 상대적으로 두꺼운 도전층(13)이 인접한 위의 제 1 게이트 구조체(3) 상에 증착된다. 도 3에 도시된 바와 같이, 도전층(13)은 제 1 게이트 구조체(3)의 상층(9)이 노출될 때까지 평탄화된다. 이렇게 평탄화된 도전층(14)은 패터닝되어서 제 1 게이트 구조체(3)에 인접한 다른게이트 구조체의 적어도 일부를 형성한다.
도 4, 도 5 및 도 6에 도시된 바와 같이 평탄화된 도전층(14)의 패터닝이 수행된다. 첫번째 단계에서, 도 4에 도시된 바와 같이, 평탄화된 도전층(14)이 에칭백되어서 제 1 게이트 구조체(3)의 측벽(10)의 상부(15)를 노출시킨다. 이 에칭백 단계는 등방성 에칭 또는 이방성 에칭으로, 또는 등방성 에칭과 이방성 에칭을 조합해서 수행될 수 있다. 도전층(14) 중에서 일부(16)가 남는다. 이후에 스페이서(18)가 측벽(10) 중 노출된 상부(15) 상에 형성된다. 스페이서(18)는 여기서는 실리콘 산화물인 층(17)을 증착한 후 제 1 게이트 구조체(3)의 상층(9)이 노출될 때까지 이방성 에칭을 함으로써 통상의 방법에 의해 형성된다. 도 6에 도시된 바와 같이, 도전층(6)의 나머지 부분이 마스크로서 스페이서를 사용해서 이방성 에칭된다. 따라서 제 2 게이트 구조체(4)가 게이트 유전체(12) 및 액세스 게이트(19)를 고려해서 형성된다.
도 7에 도시된 바와 같이, 통상의 방법으로 저농도 도핑된 소스 및 드레인 영역(20)이 이온 주입에 의해 형성된다. 도 8에 도시된 바와 같이, 추가 스페이서(21)가 형성되고, 고농도 도핑된 소스 및 드레인 영역(22)이 형성된다. 도 9에 도시된 바와 같이, 소스 및 드레인 영역에는 실리사이드의 상층(23)이 마련된다.
게이트 구조체(3) 중 하나의 측벽(15)의 노출된 상부(15) 상의 스페이서(18)는 포토레지스트 마스크를 사용하지 않고, 자기 정렬 방식으로, 최저 비용으로 제조될 수 있다. 스페이서(18)가 매우 작은 폭으로 형성될 수 있고, 오버레이 에러를 걱정할 필요가 없기 때문에, 초소형 메모리 셀이 구현될 수 있다.
도 1 내지 도 9에서, 이 방법의 제 1 실시예가 도시되며, 여기서 위의 게이트 구조체(3) 중 제 1 게이트 구조체는 제어 게이트(8) 및 이 제어 게이트와 반도체 본체 사이에 전하 저장 영역(6)이 형성되고, 이후에 이 게이트 구조체(3)의 측벽은 절연체(11)로 피복되며, 도전층(13)이 증착되고, 평탄화되며, 에칭백되고, 스페이서(18)를 사용해서 패터닝되며, 이로써 액세스 게이트(19)를 구비한 게이트 구조체(4)가 형성된다. 게이트 구조체(3)가 층의 스택으로 용이하게 형성될 수 있으며, 상층(9)은 측벽상에 절연층을 형성하는 동안에는 보호층의 역할을 하고, 평탄화 처리를 하는 동안에는 차단층의 역할을 한다.
본 실시예에서, 위에 설명된 메모리 셀의 제조에서, 메모리 셀의 대응하는 부분에 대해 동일한 참조 번호가 사용된다.
도 10 내지 도 15는 비휘발성 메모리를 구비한 반도체 디바이스를 제조하는 연속 단계를 나타내는 단면도로서, 위의 비휘발성 메모리는 앞의 실시예에서와 같이 액세스 게이트(19)를 구비한 게이트 구조체(4)와 제어 게이트(5) 및 이 제어 게이트(5)와 반도체 구조체 사이에 위치된 전하 저장 영역(6)을 구비한 게이트 구조체(3)를 구비한 메모리 셀을 포함한다.
도 10에 도시된 바와 같이, 여기서는 전하 저장 영역은 트래핑 센터가 마련된 절연층의 스택(24)으로 형성되며, 이 스택은 반도체 본체의 표면(2) 상에 위에서부터 차례로 형성된 약 6nm 두께의 실리콘 산화물의 층, 약 6nm 두께의 실리콘 질화물의 층, 6nm 두께의 터널 산화물의 층이다. 이 스택 상에는, 제어 게이트(5)및 상층(9)이 형성된다. 측벽(10)에는 절연층(11)이 마련되고, 게이트 구조체(3)에 인접한 표면에는 층 게이트 산화물이 마련된다.
이후에 도 11에 도시된 바와 같이, 도전층(11)이 증착되고, 평탄화되며, 에칭백되며, 그 남은 부분(16)이 도시되어 있다. 스페이서(18)는 이전에 설명된 것과는 다른 방식으로 형성된다. 우선, 여기서 10nm 두께의 실리콘 산화물 층인, 상대적으로 얇은 보조 절연층(25)이 증착되고, 이후에 이 실시예에서 다결성 실리콘 층으로 도전층(16)과 같은 물질의 추가 층(17)이 증착된다. 게이트 구조체(3)의 상부의 층(25)이 노출될 때까지 층(17)이 이방성 에칭되고, 상층(9)이 노출될 때까지 층(25)이 이방성 에칭된다. 도 13에 도시된 바와 같이, 도전층의 나머지 부분(16)이 에칭되어서 스페이서(18)도 제거된다. 절연층(25)의 나머지 부분이 제거되면, 도 13에 도시된 구조체가 획득된다.
도 14에 도시된 바와 같이, 스페이서(21)가 형성되면, 스페이서(26)도 형성되지만, 액세스 게이트(19)의 일부(27)는 노출된 채로 유지된다. 실리사이드 영역(23)이 동일한 공정 단계로 메모리 셀의 소스 영역 및 드레인 영역 상에 형성되면, 실리사이드 영역(28)이 액세스 게이트(19)상에 형성된다. 따라서 위의 게이트는 비교적 낮은 전기 저항을 갖는다.
도 16 내지 도 21은 메모리 셀을 제조하는 연속 단계를 도시하는 단면도로, 위의 메모리 셀은 본 발명의 제 3 실시예에 따른 방법을 사용해서, 액세스 게이트(19)를 구비한 게이트 구조체(4)와 제어 게이트(5) 및 제어 게이트와 반도체 본체 사이에 위치된 전하 저장 영역(6)을 구비한 게이트 구조체(3)를 포함한다.
본 실시예에서, 위의 게이트 구조체 중 제 1 게이트 구조체로서, 액세스 게이트(19)를 구비한 게이트 구조체(4)가 형성된다. 약 400nm 두께의 다결정 실리콘의 액세스 게이트(19)가 약 10nm두께의 게이트 산화물(12) 층 상에 형성되고, 실리콘 질화물의 상층(9)으로 피복된다.
도 17에 도시된 바와 같이, 게이트 구조체(4)에는 약 30nm 두께의 절연층(11)이 열 산화에 의해 측벽(10)에 마련된다. 동시에, 동일한 공정 단계로, 이 구조체(4)에 인접해서 약 6nm 두께의 실리콘 산화물 층(29)이 형성된다. 몇 가지 단계 후에, 도 18에 도시된 바와 같이, 도전층(13)이 증착된다. 이 층(13)은 도 19에 도시된 바와 같이 평탄화되고, 이로써 게이트 구조체(4)의 상층(9)이 노출된다. 평탄화된 층(14)은 에칭백되고, 게이트 구조체(4)의 노출된 부분(15) 상에 형성된 스페이서(18)를 마스크로서 사용해서 패터닝되어서, 제어 게이트(5) 및 제어 게이트(5)와 반도체 본체(1) 사이에 위치된 전하 저장 영역(30)을 구비한 게이트 구조체(4)를 형성한다.
이 방법은 포토레지스트 마스크를 사용하지 않고, 제어 게이트(5) 및 이 제어 게이트와 반도체 본체 사이에 전하 저장 영역을 구비한 다수의 게이트 구조체(4)를 구현한다.
이 실시예에서, 제어 게이트(5)와 반도체 본체(1) 사이의 전하 저장 영역은, 도전층(13)이 증착되기 전에 게이트 구조체(4)에 증착된 실리콘 질화물 및 실리콘 산화물 층(29)으로 이루어진 층(30)으로 형성된다. 제어 게이트(5)가 형성된 이후에, 도 20에 도시된 바와 같이, 저농도 도핑된 소스 및 드레인 영역이 형성되고,스페이서(21)가 형성된다. 이후에, 도 21에 도시된 바와 같이, 반도체 본체(1)의 표면(2) 상에 형성된 층(30) 및 실리콘 산화물(29)의 층이 마스크로서 스페이서(21)를 사용해서 에칭되어서 고농도 도핑된 소스 및 드레인 영역(22) 및 실리사이드 영역이 형성된다. 위에 설명된 방법을 사용해서 이 메모리 셀이 용이하게 제조될 수 있다.
메모리 셀을 제조하는 다음 두 가지 실시예에서, 도 22 및 도 23에 도시된 바와 같이, 게이트 산화물(12) 상에 액세스 게이트(19)를 구비한 게이트 구조체(4)가 형성되되, 이 게이트 구조체(4)의 측벽(10)은 절연층(11)으로 피복되며, 게이트 구조체(4) 옆의 반도체 본체(1)는 터널 유전층(7)으로 피복된다. 다음으로 터널 유전체(4) 상에서 내부 게이트 유전체로 피복된 플로팅 게이트가 게이트 구조체(4)에 인접해서 형성될 것이며, 이 플로팅 게이트는 액세스 게이트(19)를 구비한 게이트 구조체(4)보다 더 낮은 상면을 가지고 있다. 도전층(13)이 증착되고, 평탄화되며, 에칭백되고, 액세스 게이트(19)를 구비한 게이트 구조체(4)의 노출된 부분 상에 형성된 스페이서(18)를 마스크로 사용해서 패터닝되어서, 내부 게이트 유전체(8) 상에 게이트 유전체(5)를 형성한다. 이 방법은 다수의 간단한 메모리 셀을 구현하는 기능을 제공한다.
첫번째 실시예가 도 24 내지 도 30을 참조로 설명된다. 도 24에 도시된 바와 같이, 도전층(31)이 상부(9)가 노출될 때까지 평탄화된다. 추가층의 두께가 게이트 구조체(4)의 두께보다 더 두껍기 때문에, 평탄화된 추가 도전층은 편평한 표면(34)을 가지고 있다. 이후에, 도 26에 도시된 바와 같이, 평탄화된 추가도전층(33)은 게이트 구조체(4)의 일부(35)가 노출될 때까지 에칭백된다. 이 에칭백은 등방성 에칭 또는 이방성 에칭에 의해 또는 등방성 에칭과 이방성 에칭을 조합해서 수행된다. 추가 도전층의 나머지 부분(36)의 두께는 약 100nm이다.
도 26에 도시된 구조체는 6nm 두께의 실리콘 산화물의 층, 6nm 두께의 실리콘 질화물의 층, 6nm 두께의 실리콘 산화물의 층으로 이루어진 내부 유전체 층의 층(37)으로 피복된다. 도 28에 도시된 바와 같이, 도전층이 증착되고, 평탄화되어서 평탄화된 도전체 층(14)을 형성한다. 평탄화된 층(14)은 에칭되어서 도전층(16)을 형성한다. 층(16)은 게이트 구조체(4)의 노출된 부분(15)에 형성된 스페이서(18)를 마스크로 사용해서 패터닝되어서, 에칭백된 도전층(16) 내의 제어 게이트(5) 및 추가 에칭백된 도전층(36)내의 플로팅 게이트(6)를 형성한다.
제어 게이트(5)가 형성된 후에, 저농도 도핑된 소스 및 드레인 영역(20)이 형성된다. 이후에, 스페이서(21)가 형성되고, 도 30에 도시된 바와 같이 고농도 도핑된 소스 및 드레인 영역(22) 및 실리사이드 영역(23)이 형성된다.
도 30에 도시된 바와 같이, 내부 게이트 유전체(37)가 액세스 게이트(19)와 제어 게이트(5) 사이에 제공되어서, 이들 게이트 사이의 전기적인 커플링을 비교적 작게 한다.
두번째 실시예는 도 31 내지 도 36을 참조해서 설명된다. 이 방법을 사용해서 제조된 메모리 셀에서, 제어 게이트(5)와 액세스 게이트(19) 사이의 전기적인 커플링은 작고, 또한 플로팅 게이트(6)가 제어 게이트(5)에 의해 완전히 둘러싸여서 제어 게이트(5)와 플로팅 게이트(6) 사이의 전기적인 커플링은 비교적 크다.
두번째 예의 제조는 도 25에 도시된 구조체에서 시작되며, 여기서 액세스 게이트(19)를 포함한 게이트 구조체(4)에 인접해서 약 100nm 두께의 추가 도전층(36)이 형성된다. 이후에 도 31에 도시된 바와 같이 추가 스페이서가(38)가 형성되고, 도전층(36)이 에칭되어서, 액세스 게이트를 구비한 게이트 구조체(4)에 인접해서 터널 유전층(7)상에 플로팅 게이트(6)를 형성한다. 추가 스페이서(38)를 제거한 후에, 이렇게 형성된 게이트(6)에는 내부 게이트 유전체(37)의 층이 마련되고, 도전층이 증착되고, 평탄화되어서 유전층(14)이 형성된다. 층(14)이 에칭백되어서 도전층(16)을 형성한다. 이 스페이서(18)가 형성된 후에, 도전층(14)이 스페이서(18)를 마스크로해서 패터닝되어서 플로팅 게이트(6) 상에 제어 게이트(5)를 형성한다.
제어 게이트(5)가 형성된 후에, 저농도 도핑된 소스 및 드레인 영역(20)이 형성된다. 이후에 스페이서(21)가 형성되고, 도 30에 도시된 바와 같이 고농도 도핑된 소스 및 드레인 영역(22) 및 실리사이드 영역(23)이 형성된다.
스페이서(38)는 스페이서(18)의 폭보다 작은 폭을 가지고 있어서 플로팅 게이트(6)는 제어 게이트(5)에 의해 완전히 둘러싸인다. 이들 게이트 사이의 전기 커플링은 최적이다. 도전층을 증착하고 후속해서 이방성 에칭을 행함으로써 이런 작은 스페이서가 형성될 수 있으며, 이로써 작은 도전성 스페이서가 게이트 구조체(4)에 인접해서 잔존한다. 그러나 위에 설명된 방법이 더 신뢰 가능하다.
도 13에 도시된 바와 같이, 스페이서(18)는 도전층(14)을 패터닝한 후에 게이트 구조체 중 두번째 게이트 구조체의 상부에서 제거될 수 있다. 이 상부는 도9 및 도 15의 액세스 게이트(19) 또는 도 21, 도 30 및 도 36 의 제어 게이트(5)를 형성한다. 도전층(16)을 패터닝한 이후에 노출된 게이트에는 도 15에 도시된 바와 같이 실리사이드 상층이 마련될 수 있다. 동일한 과정인 게이트 구조체들 중 제 1 게이트 구조체 상에 형성된 상층(9)에 적용할 수 있다.
바람직하게는 스페이서(18)가 도 11 및 도 12에 도시된 바와 같이 상대적으로 얇은 제 1 층(25) 및 상대적으로 두꺼운 제 2 층(17)으로 형성된다. 이방성 에칭하는 동안, 두 층은 게이트 구조체의 최상부 게이트 구조체가 노출될 때까지 에칭된다. 제 1 및 제 2 층은 상대적으로 두꺼운 제 2 층이 상대적으로 얇은 제 1 층에 대해 선택적으로 에칭될 수 있는 방식으로 선택된다. 상대적으로 두꺼운 제 2 층(17)이 도전층(13)과 같은 물질일 때, 스페이서(18)의 상대적으로 두꺼운 부분은 도전층(14)이 패터닝되는 것과 같은 에칭 공정을 통해서 제거된다. 스페이서(18) 아래의 얇은 층 부분(25)이 마스크로서 사용된다.
Claims (11)
- 반도체 디바이스를 제조하는 방법 - 상기 반도체 디바이스는 메모리 셀을 포함하는 비휘발성 메모리가 표면에 마련되는 반도체 본체를 포함하고, 상기 메모리 셀은 액세스 게이트를 구비한 게이트 구조체와 제어 게이트 및 상기 제어 게이트와 상기 반도체 본체 사이에 위치하는 전하 저장 영역을 구비한 게이트 구조체를 포함함 - 에 있어서,상기 반도체 본체의 표면 상에는 상기 표면에 실질적으로 수직으로 연장되는 측벽을 갖도록 상기 게이트 구조체 중 제 1 게이트 구조체를 형성하고,상기 제 1 게이트 구조체 상 및 옆에 도전층을 증착하며,상기 제 1 게이트 구조체가 노출될 때까지 상기 도전층을 평탄화하고,이렇게 평탄화된 도전층을 패터닝하여 상기 제 1 게이트 구조체에 인접하는 상기 게이트 구조체 중 제 2 게이트 구조체의 적어도 일부를 형성하되,상기 평탄화된 도전층의 상기 패터닝을 수행하기 위해, 상기 평탄화된 도전층을 에칭백하여 상기 제 1 게이트 구조체의 상기 측벽의 상부를 노출시키고,상기 제 1 게이트 구조체의 상기 측벽의 노출된 상부 상에 스페이서를 형성하며,상기 스페이서를 마스크로 사용해서 상기 도전층을 이방성 에칭하는반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 게이트 구조체 중 제 1 게이트 구조체로서, 상기 제어 게이트 및 상기 제어 게이트와 상기 반도체 본체 사이에 위치되는 상기 전하 저장 영역을 구비한 게이트 구조체를 형성하고,이후에 상기 제 1 게이트 구조체의 상기 측벽을 절연층으로 피복하고, 상기 제 1 게이트 구조체 옆의 상기 반도체 본체의 표면은 상기 게이트 유전체로 피복하며,상기 도전층을 증착하고, 평탄화하며, 에칭백한 후, 상기 제 1 게이트 구조체의 상기 노출된 부분 상에 형성된 상기 스페이서를 마스크로 사용해서 패터닝함으로써 상기 액세스 게이트를 구비한 상기 게이트 구조체를 형성하는반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 게이트 구조체 중 제 1 게이트 구조체로서, 상기 액세스 게이트를 구비한 상기 게이트 구조체를 형성하고,이후에 상기 제 1 게이트 구조체의 상기 측벽을 절연층에 의해 피복하며,상기 도전층을 증착하고, 평탄화하며, 에칭백한 후, 상기 제 1 게이트 구조체의 상기 노출된 부분 상에 형성된 상기 스페이서를 마스크로 사용해서 패터닝함으로써, 상기 제어 게이트 및 상기 제어 게이트와 상기 반도체 본체 사이에 위치하는 상기 전하 저장 영역을 구비한 상기 게이트 구조체의 상기 제어 게이트를 형성하는반도체 디바이스 제조 방법.
- 제 3 항에 있어서,상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체를 형성하고 상기 제 1 게이트 구조체의 상기 측벽을 상기 절연층으로 피복한 후에, 상호 분리된 트래핑 센터의 집합(a collection of mutually separated trapping centers)의 형태로 상기 전하 저장 영역을 상기 게이트 구조체 옆에 형성하며,이후에 상기 도전층을 증착하고, 평탄화하며, 에칭백한 후, 상기 액세스 게이트를 구비한 제 1 상기 게이트 구조체의 상기 노출된 부분 상에 형성된 상기 스페이서를 마스크로 사용해서 패터닝함으로써 상기 전하 저장 영역 상에 제어 게이트를 형성하는반도체 디바이스 제조 방법.
- 제 3 항에 있어서,상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체를 형성하고 상기 제1 게이트 구조체의 상기 측벽을 상기 절연층으로 피복한 후에, 터널 유전체 상에 있으며 내부 게이트 유전체로 피복된 플로팅 게이트 - 상기 플로팅 게이트는 상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체보다 더 낮은 상면을 가지고 있음 - 를 상기 게이트 구조체 옆에 형성하고,이후에 상기 도전층을 증착하고, 평탄화하며, 에칭백한 후, 상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체의 상기 노출된 부분 상에 형성된 상기 스페이서를 마스크로 사용해서 패터닝함으로써 상기 내부 게이트 유전체 상에 상기 제어 게이트를 형성하는반도체 디바이스 제조 방법.
- 제 5 항에 있어서,상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체 옆에 상기 터널 유전체 상에 상기 플로팅 게이트를 형성하기 위해, 추가 도전층을 증착하고, 평탄화하며, 에칭백함으로써 상기 액세스 게이트를 구비하며 내부 게이트 유전체의 층으로 피복된 상기 제 1 게이트 구조체의 상기 측벽의 상부를 노출시키며,상기 도전층을 증착하고, 평탄화하며, 에칭백한 후, 상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체의 상기 노출된 부분 상에 형성된 상기 스페이서를 마스크로 사용해서 패터닝함으로써, 상기 도전층 내의 상기 제어 게이트 및 상기 추가 도전층 내의 상기 플로팅 게이트를 형성하는반도체 디바이스 제조 방법.
- 제 5 항에 있어서,상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체 옆에 상기 터널 유전체 상에 상기 플로팅 게이트를 형성하기 위해, 추가 도전층을 증착하고, 평탄화하며, 에칭백함으로써 상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체의 상기 측벽의 상부를 노출시키며,이후에 상기 노출된 상부 상에 추가 스페이서를 형성하고, 상기 추가 스페이서를 마스크로 사용해서 상기 추가 도전층을 에칭하며,이후에 상기 추가 스페이서를 제거하고, 이렇게 형성된 상기 플로팅 게이트에 내부 게이트 유전체의 층을 마련하며,상기 도전층을 증착하고, 평탄화하며, 에칭백한 후, 상기 액세스 게이트를 구비한 상기 제 1 게이트 구조체의 상기 노출된 부분 상에 형성된 상기 스페이서를 마스크로 사용해서 패터닝함으로써 상기 플로팅 게이트 상에 상기 제어 게이트를 형성하는반도체 디바이스 제조 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 게이트 구조체 중 상기 제 1 게이트 구조체 상에 상기 도전층을 증착하기 전에, 상기 도전층을 평탄화하는 동안 차단층의 역할을 하는 절연층을 형성하는반도체 디바이스 제조 방법.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,상기 도전층을 패터닝한 후에, 상기 게이트 구조체 중 상기 제 2 게이트 구조체의 상부 상의 상기 스페이서를 제거하는반도체 디바이스 제조 방법.
- 제 9 항에 있어서,상기 스페이서를 형성하기 위해, 상대적으로 얇은 제 1 층 및 상대적으로 두꺼운 제 2 층을 증착하고,이후에 이방성 에칭을 수행하며, 상기 게이트 구조체 중 상기 제 1 게이트 구조체의 상부가 노출될 때까지 상기 두 층을 에칭하되,상기 제 1 및 제 2 층은 상대적으로 두꺼운 제 2 층이 상대적으로 얇은 제 1 층에 대해 선택적으로 에칭되도록 선택되는반도체 디바이스 제조 방법.
- 제 10 항에 있어서,상기 상대적으로 두꺼운 제 2 층은 상기 도전층과 같은 물질의 층인반도체 디바이스 제조 방법.
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