TW564524B - Method of manufacturing a semiconductor device with a non-volatile memory comprising a memory cell with an access gate and with a control gate and a charge storage region - Google Patents
Method of manufacturing a semiconductor device with a non-volatile memory comprising a memory cell with an access gate and with a control gate and a charge storage region Download PDFInfo
- Publication number
- TW564524B TW564524B TW091114329A TW91114329A TW564524B TW 564524 B TW564524 B TW 564524B TW 091114329 A TW091114329 A TW 091114329A TW 91114329 A TW91114329 A TW 91114329A TW 564524 B TW564524 B TW 564524B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate
- gate structure
- layer
- conductive layer
- spacer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000003860 storage Methods 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 38
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 138
- 238000005530 etching Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000028327 secretion Effects 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
564524 A7
本發明涉及一種製造一丰導_、 姊、祕^ 牛爭裝置 < 万法,包含一半導
月豆主豆’在一表面上接征 JL古 — A ^ ^ ^ ^ 拾供具有包含—記憶體單元的非揮 發性記憶體,該單元且古 « - > ^ 半 早疋具有一具有存取閘極的閘極結構和且 有-控制閘極和一電荷儲存區域的閉極結構,該區域位: 控制閘極和半導體Φ _ 士叫 ... 爷缸王姐炙間,在本万法中,半導體主體的 =上’ ^ ^極結構的第一問極結構形A ’具有側壁延伸 實質上垂ί該表面,一傳導層沉積在該第-閘極結構之上 並緊鄰該帛F甲’極結構,該傳導層接受平面化處理,直到 第一閘極結構曝露出來,並且以此方式平面化的傳導層形 成圖案,以致形成至少另一閘極結構的一部份,鄰接該第 一閘極結構。 事實上,電荷儲存區域可以是一浮動閘極或一閘極電介 $,包含互相分隔開的陷獲中心的分佈區。這類閘極電介 質可以是,例如,有雜質的氧化矽層,例如金屬顆粒散佈 其中,可藉由雜質提供陷獲中心。但是,較常使用的方法 是利用閘極電介質,包含兩個不同材料的雙層,形成一邊 界層’供應互相分隔開的陷獲中心。使用上述的方法,閉 極結構彼此鄰接,所以可產生小尺寸的記憶體單元。事實 上’一非揮發性記憶當然會包含非常大量的這類記憶體單 元0 從W0 01/675丨7 Α1中,一種已知方法,其中平面化的傳 導層藉由非等向性蝕刻形成圖案之前,一光阻遮罩已在第 一閘極結構上形成,而且該第一閘極結構在該平面化的傳 導層上形成。 -5- 本紙張尺度適JU巾@ @家標準(CNS) A4規格(21G χ 297公爱) 五、發明説明(2 在已知的方法中使用光阻遮罩,將導致額外的成本,但 更重要的是它會影響記憶體單元的大小。光阻遮罩無法精 確地放置在所需要的位置上,所以應該考慮重疊錯誤,如 果有任何這類錯誤的話。這將導致一相當大的光阻遮罩, 因此產生一相當大的記憶體單元。 本發明為它的目標提供一種方法,可以用相當小的成本 製造十分小的記憶體單元。 根據本發明在開頭段落中提到的方法,因此其特徵為: 執行該平面化傳導層的圖案化,其中該平面化的傳導層受 J 口蚀以致曝露出該第一閘極結構的側壁的上方部份, 一間隔物在第一閘極結構的側壁的曝露上方部份上形成, 以及使用該間隔物當作遮罩以非等向性方式蝕刻該傳導 層。 在閘極結構之第一結構的側壁曝露上方部份上的間隔物 ,可以最小成本、以自我對準的方式產生,不使用光阻遮 罩。在垂直壁上的這類間隔物事實上係藉由沉積一輔助層 而形成,然後以非等向性的方式蝕刻該輔助層,直到唯二 的間隔物留在垂直壁上。然後間隔物的寬度約等於輔助層 的厚度。因為間隔物因此可以_非常小的寬度產生,且因 為不必考慮重叠錯誤,因此可以實現最小的記憶體單元。 根據本發明的方法之第一較佳具體實施例,其特徵為: 作為該閉極結構的第-結構,具有控制閘極以及位在控制 閘極和半導體主體之間的電荷儲存區域之問極結構形成, 《後此閘結構的側壁由一絕緣層以及鄰接具有一閘極電 -6- 本紙張尺度適用中g g豕標準(Cns) μ規格(21QX297公爱) 五、發明説明(3 介質的閘極結構的半導體主體的表面所覆蓋,該傳導層沉 積、平面化、回蝕,並且使用在閘極結構的曝露部份上形 成的間隔物作為遮罩形成圖案,以形成具有存取閘極的閘 極結構。如上所述,電荷儲存區域可以是一浮動閘極或一 閘極電介質,包含互相分隔開的陷獲中心的分佈區。具有 控制閘極和電荷儲存區域的這個閘極結構,可以在半導體 主體表面上形成的堆疊層中以非等向性蝕刻。然後自動形 成與该半導體表面垂直的側壁。這些側壁可以容易地由一 絕緣層加以覆蓋,藉由先沉積一層然後以非等向性蝕刻, 直到閘極結構的頂端曝露出來,或是實際上較為普遍的是 ,當閘極結構的閘在數層多晶矽中形成時,藉著氧化處理 ,來加以覆蓋。在該層堆疊的頂端,可在形成絕緣層時、 在側壁上沉積一額外的層作為保護層,並在平面化處理期 間形成一停止層。 根據本發明方法之第二較佳具體實施例,其特徵為:作 為孩閘極結構的第一結構,具有存取閘極的閘極結構形成 ,之後這閘極結構的側壁由一絕緣層覆蓋,該傳導層沉積 、平面化、回蝕,並且使用在閘極結構的曝露部份上形成 的間隔物作為遮罩形成圖案,以形成具有控制閘極以及位 於控制閘極和半導體主體之間的電荷儲存區域之閘極結構 的控制閘極。本方法的這一具體實施例提供,稍後將參照 附圖加以說明,實現具有控制閘極和電荷儲存區域的許多 閘極結構,同時不需要使用光阻遮罩。 圖式簡單說明 297公釐) 本紙張尺度適用中國國家標準(C^A4規格(210; 564524 五、發明説明(4 參考下文中詳細說明的具體實施例及圖示即可明白本發 明的這些及其他觀點。圖式中: 圖1到9顯示使用根據本發明方法的第一具體實施例,製 造非揮發性記憶單元時的連續步驟概要橫剖面圖, 圖10到15顯示使用根據本發明方法的第二具體實施例, 製造非揮發性記憶單元時的連續步驟概要橫剖面圖, 圖16到21顯示使用根據本發明方法的第三具體實施例, 製造非揮發性記憶單元時的連續步驟概要橫剖面圖, 圖22到30顯示使用根據本發明方法的第四具體實施例, 製造非揮發性記憶單元時的連續步驟概要橫剖面圖,以及 圖3 1到3 6顯示使用根據本發明方法的第五具體實施例, 製造非揮發性記憶單元時的連續步驟概要橫剖面圖。 發明詳細說明 圖1到9顯示製造一具有非揮發性記憶體的半導體裝置的 連續步驟之概要橫剖面圖,包含一記憶體單元,1有一且 有存取閘極19的閘極結構4,以及具有—具有控制閘極沐 位於該控制閉極5和半導體主體丨之間的電荷儲存區域6的 閘極結構3。為清楚起見,僅說明這類單元其中之一的製造 2體3瞭解到,事實上一非揮發性記憶包含許多這類 如圖1所示,在該半導體主體丨的表面2上,有一 主體,問極結構之第一問極結構,在本範例中,形成 〃有控制閘極5和位在該控制閘極和半導體主體之間的電 荷儲存區域的閘極結構3»在這—範例中電荷错存區域是一 • 8 - G張尺度適用中®國冢標準(CNS) A4規格(⑽χ297公爱) 564524
浮動閘極6。閘極結構3此處包含一隧道電介質7、一浮動問 極6、一閘極間電介質8和一頂層9 ^該閘極結構藉由以非等 向性姓刻一堆疊層而形成。隧道電介質7可在7 11111厚的氧化 碎層中形成’該浮動閘極6在約200 nm厚的多晶矽層中形成 ,閘極間電介質8在約18 nm厚的ΟΝΟ層(一 6 nm厚的氧化碎 層,一 6 nm厚的氮化碎層和一 6 nm厚的氧化硬層)中形成, 控制閘極5在約200 nm厚的多晶矽層中形成,頂層9在約1〇〇 nm厚的氮化矽層中形成。因為閘極結構3由一非等向性蝕 刻而形成,該結構具有側壁1 〇延伸,實質上垂直該半導體 主體1的表面2。 如圖2所示,側壁1 〇由一大約3 〇 nm厚絕緣層丨丨覆蓋,在 這裡一層氧化矽和鄰接該閘極結構3的表面由閘極電介質 12所覆蓋,大約10 nm厚的氧化矽層。該絕緣層丨丨可由閘極 結構的熱氧化形成,或藉由沉積一由非等向性蝕刻的層形 成’其中該蚀刻一旦頂層9曝露出來即停止。 在閘極結構3形成,而且它的側壁覆蓋了絕緣層丨丨之後, 一相當厚的傳導層1 3,此處大約500 nm厚的多晶矽層,沉 積在該第一閘極結構3之上和附近。如圖3所示,傳導層13 必眉接受平面化處理直到第一閘極結構3的頂層9曝露出 來該平面化的傳導層14然後形成圖案,以便至少形成另 一閘極結構的一部份,鄰接第一閘極結構3。 平面化傳導層14的圖案形成如圖4、5和6所示加以執行。 在一第一步驟中,如圖4所示,回蝕平面化的傳導層14,以 致曝露第一閘極結構3側壁10上方部份15。此回蝕可藉由等
裝 訂
線 • 9 * 564524 五、發明説明(6 ::性'刻或等向性•刻和非等向性㈣的 層14然後保持-部份16。然後間隔物 構3的侧壁10的曝露上方部份15上形成。間 下:的方式藉由沉積一層17形成,此處為-氧化 9曝r出:?非等向性㈣,直到第-閑極結構3刪 間隔所!,然後傳導層16的剩餘部份,使用 /遮罩以非等向性方式加以㈣。因此第二閘極 ,.口構4形成’由—閘極電介㈣和—存取閘_所組成。 然後如圖7所示,以平常的方式由離子植入形成輕微接雜 的源極和汲極區20'然後如圖8所示,形成其他間隔物Η ’並且形成南度摻雜的源極和沒極區22。如圖9所示,源極 和汲極區可具有矽頂層23。 在閘極結構3之第一閘極結構的側壁匕曝露上方部份15 上的間隔物18,可以最小成本、以自我對準的方式產生, 不使用光阻遮罩。因為間隔物18可以一非常小的寬度產生 且因為f必考慮重叠錯誤,因此可以實現最小的記憶體 單元。 在圖1到9中顯不本方法之第一具體實施例,藉此該閘極 結構3的第一閘極結構為具有一控制閘極8和位於該控制閘 極和半導體主體之間的電荷儲存區域6的閘極結構,在形成 該結構之後,此閘極結構3的側壁由絕緣層丨丨,鄰接該具有 閘極電介質12的閘極結構的半導體主體的表面所覆蓋,該 傳導層13使用間隔物18加以沉積、平面化、回触並且圖案 化’藉此形成具有存取閘極19的閘極結構4。閘極結構3可 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 線 564524 A7 I_____R7 五、發明説明(7 ) 以很容易地在堆疊層中形成’藉此頂層9可在側壁上形成絕 緣層11期間當作保護層,並在平面化處理期間形成一停止 層。 在以下範例中,對於記憶體單元的對應部份,儘可能使 用之前說明製造記憶體單元時所使用的相同的參考數字。 圖10到15顯示製造一具有非揮發性記憶體的半導體裝置 的,續步驟之概要橫剖面圖,包含—如先前範例中的記憶 體單元,具有一具有存取閘極19的閘極結構4,以及具有一 具有控制閘極5和位於該控制閘極和半導體主體之間的電 荷儲存區域6的閘極結構3。 如圖1 0所7JT,此處的電荷儲存區域由具有陷獲中心的絕 緣層的堆疊24形成,此處約6 nm厚的氧化矽層在約6 nm厚 的氮化碎層上形成,該氮化碎層在約6 nm厚的隨道氧化層 上形成,該、氧化層在半導體主體的表面2上形成。在此堆疊 上,控制閘極5和頂層9形成。該側壁1 〇具有絕緣層丨丨以及 鄰接具有層閘極氧化物的閘極結構3之表面。 然後’如圖1 1所示,該傳導層加以沉積、平面化和回蝕 ’圖中顯示該層的剩餘部份丨6。間隔物丨8在這裡以不同於 先前所述之方式形成。首先先沉積一相當薄的輔助絕緣層 25 ’此處為約1 〇 nm厚的氧化矽層,然後在本範例中形成另 一層17’為多晶矽層,材料與傳導層16相同。然後以非等 向性#刻層1 7,直到閘極結構3的頂層25曝露出來,且層25 以非等向性加以蝕刻,直到頂層9曝露出來。當如圖丨3所示 傳導層的剩餘部份1 6進行蝕刻時,間隔物1 8也加以移除。 -11 - 本纸張尺度適用中國國家標準(CNS) A4規格(21〇 x 297公釐) 五、發明説明(8 當絕緣層25的剩餘部份加以移除時,則獲得如圖 結構。 當如圖14所示形成間隔物21和間隔物26時,存取閘極19 的一部份27保持曝露出來的狀態。當矽化物區域”在相同 的流程步驟中的記憶體單元的源極和波極區上形成的時候 ,矽化物區域28在存取閘極19上形成。因此該閘取得一相 當低的電阻抗。 圖16到21顯示使用根據本發明方法的第三具體實施例, 製造一記憶體單元的連續步驟之概要橫剖面圖,該記憶體 單元具有一具有存取閘極19的閘極結構4,以及具有一具有 控制閘極5和位於該控制閘極和半導體主體之間的電荷儲 存區域6的閘極結構3。在這-範例中,<乍為該問極結構的 第一閘極結構,形成具有存取閘極19的閘極結構4。在這裡 約400 nm厚的多晶矽存取閘極19在約1〇 nm厚的閘極氧化 層12上形成,並由氮化矽的頂層9所覆蓋。 如圖17所示,閘極結構4在它的側壁1〇上具有約3〇 ^瓜厚 的絕緣層1 1,此處藉由熱氧化的方式形成。同時,在相同 的程序步驟中,在此結構4附近形成一約6 nm厚的氧化矽層 29。稍後一些步驟中,如圖18所示,沉積該傳導層^。如 圖19所tf,平面化這一層13,藉此在閘極結構4上的頂層9 曝露出來。使用在閘極結構4的曝露部份j 5上形成的間隔物 18當做遮罩回蝕平面化的層14並形成圖案,以形成具有控 制閘極5和位於該控制閘極5和半導體主體1之間的電荷儲 存區域3 0的閘極結構4的控制閘極5。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(21^ :297公釐) 564524
^方法提供機會以實現具有控制閘極5和位於該控制 閘極和半導體主體之間的電荷儲存區域的許多閘極結構4 ,且不需要使用光阻遮罩。 在這一範例中,位於該控制閘極5和半導體主體丨之間的 電荷儲存區域,係由層30和氧化矽層29所組成,該層包括 氮化碎沉積在該閘極結構4上,之後再沉積該傳導層丨3。 在控制閘極5形成之後,如圖20所示,形成輕微摻雜的源極 和汲極區,並形成間隔物21。然後,如圖21所示,層3〇以 及在半導體主體1的表面2上形成的氧化矽層29使用間隔物 21當做遮罩來蝕刻,形成該高度摻雜的源極和汲極區22和 矽化物區。使用上述方法,可很容易地產生此一記憶體單 元。 在下二個製造記憶體單元的較佳具體實施例中,如圖22 到23所示,在閘氧化物12上形成具有存取閘極19的閘極結 構4,這閘極結構4的側壁1〇覆蓋一絕緣層u,以及緊鄰具 有隧道電介質層7的閘極結構4之半導體主體丨。然後在隧道 電介質4上覆蓋有一閘極間電介質的浮動閘極,將在緊鄰閘 極結構4的地方形成,此浮動閘極所具有的頂層表面比具有 存取閘極19的閘極結構4要低。然後,傳導層丨3使用在具有 存取閘極19的閘極結構4曝露部份25上所形成的間隔物18 當做遮罩,加以沉積、平面化、回蝕並且形成圖案,以致 在閘極間電介質8上形成該控制閘極5。這一方法提供實現 許多簡單記憶體單元的機會。 第一範例參考圖24到30加以說明。如圖24所示,閘極結 -13-
564524 A7
構4覆蓋另一傳導材料層31,在此處為大約6〇〇 nm厚的多晶 矽層。如圖13所示,此另一傳導層31受到平面化,直到= 層9曝露出來。因為該另一層的厚度比閘極結構4的厚度要 大’所以該平面化的另一傳導層32有一平坦的表面34。然 後,如圖26所示,平面化的另一傳導層33回蝕,直到閘極 結構4的部份35曝露出來。這一回蝕可藉由一等向性蝕刻或 非等向性银刻,或等向性蝕刻與非等向性蝕刻的組合來加 以貫現。另一傳導層的剩餘部份36有約1 〇〇 nm的厚度。 如圖26所示的結構覆蓋一閘極間電介質層37,該層由6 nm厚的氧化矽層、一 6 nm厚的氮化矽層和一 6 nm厚的氧化 矽層組成。然後,如圖28所示,為了要形成平面化的傳導 層14 ’該傳導層加以沉積、平面化。然後該平面化層丨4回 蝕形成傳導層1 6。然後,該層16使用在閘極結構4的曝露部 份15上所形成的間隔物18當做遮罩,以便在回蝕的傳導層 1 6上形成控制閘極5,並在另一回蝕的傳導層36上形成另一 浮動閘極6。 在形成控制閘極5之後,形成輕微摻雜的源極和汲極區 2〇。然後形成該間隔物21,如圖3〇所示,並形成該高度摻 雜的源極和汲極區22和矽化物區23。 如圖30所示,閘極間電介質37位於存取閘極19和控制閘 極5之間’以致於在這些閘之間的電耦合是相當的小。 第二範例參考圖3 1到36加以說明。在使用該電耦合所產 生的記憶體單元中,在控制閘極5和存取閘極丨9之間的電耦 合也同樣的小,另外該浮動閘極6完全由控制閘極5所包圍 -14· t 張尺度適财 @ s X 297 公釐)---
裝 訂 564524 A7 B7 五、發明説明(11 ,以致於控制閘極5和浮動閘極6之間的電耦合是相當的大。 第二範例的產生從如圖25所示的結構開始,在包括存取 閘極19的閘極結構4的附近,已有約1〇〇 nm厚的另一傳導層 3 6形成。然後,如圖3 1所示,另一間隔物3 8形成,並蝕刻 傳導層36,以致在具有存取閘極的閘極結構4附近的隧道電 介質層7上形成該浮動閘極6。在移除另一間隔物3 8之後, 所形成的浮動閘極6具有一閘極間電介質層37,該傳導層沉 積、平面化,藉此形成傳導層14。然後該層14回蝕形成傳 導層16。在形成間隔物18且傳導層14使用間隔物14當做遮 罩形成圖案之後,以致於在浮動閘極6上形成控制閘極5。 在形成控制閘極5之後,形成輕微摻雜的源極和汲極區 20。然後形成該間隔物21,如圖30所示,並形成該高度摻 雜的源極和汲極區22和矽化物區23。 另一間隔物38的寬度比間隔物18的寬度小,以致於浮動 閘極6完全由控制閘極5包圍。在兩個閘極之間的電耦合是 最佳的。這類小的間隔物也可藉由沉積一傳導層之後以非 等向性蝕刻來產生,藉此,小的傳導間隔物會在緊鄰閘極 結構4的地方保留下來。先前所述的方法較為可靠。 很明顯地,如圖13所示的間隔物18,在傳導層14形成圖 案之後可從閘極結構之第二結構的上層位置移除。這些上 方部份形成圖9和15中的存取閘極19,或圖21、30和36中的 控制閘極5。在傳導層16形成圖案之後曝露出來的閘極,然 後可具有矽化物頂層,如圖1 5所示。相同的過程適用問極 結構的第一結構上形成的頂層9。 -15- 564524 A7 B7 五、發明説明(彳2 ) 一較好疋然後間隔物丨8在相當薄的第一層乃和相當厚的第 層17中,如圖11和12所示形成β在非等向性蚀刻期間, 兩層都受到蝕刻,直到閘極結構的第一結構的頂端曝露出 來。該第一和第二層以下列方式選擇:該相當厚的第二層 可以選擇性地相對於相當薄的第一層加以蝕刻。當該相當 厚的第二層17的材料與傳導層13的材料相同時,相當厚^ 份的間隔物1 8會在相同的蝕刻程序中移除,其中該傳導層 14开> 成圖案。然後在間隔物丨8下面的薄層部份2 5當作遮罩 -16-
Claims (1)
- 申請專利範圍 、種製造一半導體裝置之方法,該半導體裝置包含一半 導體主體,該主體具有一非揮發性記憶體在一表面上, 该非揮發性記憶體包含一記憶體單元,該記憶體單元具 有:具有存取閘極的閘極結構和具有一控制閘極和一 電荷儲存區域的閘極結構,該電荷儲存區域位在該控制 閘極和半導體主體之間,在本方法中,該閘極結構㈣ 一閘極結構形成於該半導體主體的表面上,並具有實質 上延伸垂直該表面之側壁,一傳導層沉積在該第一閘極 結構之上並緊鄰該第一閘極結構,該傳導層接受平面化 處理,直到該第一閘極結構曝露出來,並且以此方式平 面化的傳導層形成圖案,以致形成至少另一閘極結構的 一部份,並鄰接該第一閘極結構,其特徵為:為了要執 行該平面化傳導層的圖案化,該平面化的傳導層受到回 蝕,以致曝露出該第一閘極結構的侧壁的上方部份,一 間隔物形成於該第一閘極結構側壁所曝露出來的上方 部份上,並且使用該間隔物當作遮罩以非等向性方式蝕 刻該傳導層。 如申請專利範圍第丨項之方法,其特徵為,作為該閘極 結構的第-閘極結構’具有控制極且具有在該控制閉 極和半導體主體之間的電荷儲存區域的閘極結構形成 ,之後此閘極結構的側壁由一絕緣層以及鄰接具有一閘 極電介質的閘極結構的半導體主體的表面所覆蓋,沉積 、平面化、回蝕、並且使用在閘極結構的曝露部份上形 成的間隔物作為遮罩圖案化該傳導層,以形成具有存取 厶叶 A8 B8裝 訂564524具有存取閘極的閘極結構的隧道電介質上形成該浮動 閘極,一另一傳導材料層沉積、平面化、回蝕,以曝露 具有存取閘極並覆蓋一閘極間電介質層的閘極結構側 壁的上方部份,沉積、平面化、回蝕、並使用在具有存 取閘極的閘極結構的曝露部份上所形成的間隔物當做 遮罩圖案化該傳導層,以在傳導層中形成控制閘極,並 在另一傳導層中形成浮動閘極。 7·如申請專利範圍第5項之方法,其特徵為,用於在緊鄰 具有存取閘極的閘極結構的隧道電介質上形成浮動閘 極,一另一傳導材料層沉積、平面化、回蝕以曝露具有 存取閘極的閘極結構側壁的上方部份,之後另一間隔物 在該曝露的上方部份上形成,且該另一傳導層使用另一 間隔物作為遮罩加以蝕刻,之後移除該另一間隔物,並 且以此方式开> 成的浮動閘極具有一閘極間電介質層,沉 積平面化回敍、並使用在具有存取閘極的閘極結構 的曝露部份上形成的間隔物作為遮罩圖案化該傳導層 ’以便在浮動閘極上形成控制閘極。 8·如申請專利範圍第丨、2、3、4、5、6或7項之方法,其 特徵為,在該閘極結構的第一閘極結構的頂層上沉積該 傳導層之前,-絕緣層在傳導層的平面化期間形成, 當作停止層。 9.如申請專利範圍第卜2、3、4、5、6或7項之方法,其 特徵為,在傳導層形成圖案之後,㈣在閘極結構的第 一閘極結構的上方部份上的間隔物。 564524 8 A 園範利 專請 中 BCD 〇·如申睛專利範圍第9項之方法, 相當薄的笙 a 今徵為,用於沉積一 勺第一層和一相當厚的第二層 之後執行一非笨6丨# l 9 Μ形成該間隔物 τ 非等向性的#刻,精此兩屉扣,t 閘極結構的第P. ^ ^ ^ ^ , Θ都文到蝕刻直到 第一和m^ 出來’精此選擇該 彳第一層,以致該相當厚的第二 對於相去笼a ㈢可以選擇性地相 J 、子目田溥的第一層加以蝕刻。 11·如申請專利範圍第1〇項之方法,其 第二層具有與傳導層相同的材料。 ' 該相當厚的 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP01203000 | 2001-08-06 | ||
EP01203001 | 2001-08-06 | ||
EP02076743 | 2002-05-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW564524B true TW564524B (en) | 2003-12-01 |
Family
ID=27224300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091114329A TW564524B (en) | 2001-08-06 | 2002-06-28 | Method of manufacturing a semiconductor device with a non-volatile memory comprising a memory cell with an access gate and with a control gate and a charge storage region |
Country Status (5)
Country | Link |
---|---|
US (1) | US6984558B2 (zh) |
JP (1) | JP2004538638A (zh) |
KR (1) | KR20040023716A (zh) |
TW (1) | TW564524B (zh) |
WO (1) | WO2003015152A2 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7405968B2 (en) | 2004-01-21 | 2008-07-29 | Sandisk Corporation | Non-volatile memory cell using high-K material and inter-gate programming |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003015172A2 (en) * | 2001-08-06 | 2003-02-20 | Koninklijke Philips Electronics N.V. | Method of manufacturing a non-volatile memory |
KR100678479B1 (ko) * | 2005-07-20 | 2007-02-02 | 삼성전자주식회사 | 3-트랜지스터 메모리 셀을 갖는 비휘발성 메모리 소자들 및그 제조방법들 |
US7928005B2 (en) * | 2005-09-27 | 2011-04-19 | Advanced Micro Devices, Inc. | Method for forming narrow structures in a semiconductor device |
JP4528718B2 (ja) * | 2005-12-27 | 2010-08-18 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
KR100697048B1 (ko) * | 2006-08-31 | 2007-03-20 | 이순익 | 노면 미끄럼방지홈 시공방법 및 시공장치 |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
JP2009212399A (ja) * | 2008-03-05 | 2009-09-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2009212398A (ja) * | 2008-03-05 | 2009-09-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
US8097911B2 (en) * | 2008-12-31 | 2012-01-17 | Intel Corporation | Etch stop structures for floating gate devices |
US9368644B2 (en) * | 2013-12-20 | 2016-06-14 | Cypress Semiconductor Corporation | Gate formation memory by planarization |
CN110854184B (zh) * | 2018-08-03 | 2023-04-07 | 联华电子股份有限公司 | 半导体元件及其制造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
US5541130A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | Process for making and programming a flash memory array |
JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
KR100308128B1 (ko) * | 1999-08-24 | 2001-11-01 | 김영환 | 비휘발성 메모리 소자 및 그의 제조 방법 |
JP3971873B2 (ja) * | 1999-09-10 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
-
2002
- 2002-06-04 KR KR10-2004-7001760A patent/KR20040023716A/ko not_active Application Discontinuation
- 2002-06-04 US US10/485,496 patent/US6984558B2/en not_active Expired - Fee Related
- 2002-06-04 JP JP2003519985A patent/JP2004538638A/ja active Pending
- 2002-06-04 WO PCT/IB2002/002040 patent/WO2003015152A2/en active Application Filing
- 2002-06-28 TW TW091114329A patent/TW564524B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7405968B2 (en) | 2004-01-21 | 2008-07-29 | Sandisk Corporation | Non-volatile memory cell using high-K material and inter-gate programming |
Also Published As
Publication number | Publication date |
---|---|
US6984558B2 (en) | 2006-01-10 |
KR20040023716A (ko) | 2004-03-18 |
WO2003015152A3 (en) | 2004-05-27 |
WO2003015152A2 (en) | 2003-02-20 |
US20040175886A1 (en) | 2004-09-09 |
JP2004538638A (ja) | 2004-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW567612B (en) | Memory cell, memory cell arrangement and fabrication method | |
TW560044B (en) | Semiconductor memory device having floating gate and manufacturing method of the same | |
TW544923B (en) | SONOS flash memory device and a method for fabricating the same | |
TWI278964B (en) | Semiconductor device and method of manufacturing the same | |
KR100841891B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
TW561532B (en) | Salicided gate for virtual ground arrays | |
US6235589B1 (en) | Method of making non-volatile memory with polysilicon spacers | |
TW564524B (en) | Method of manufacturing a semiconductor device with a non-volatile memory comprising a memory cell with an access gate and with a control gate and a charge storage region | |
TWI571974B (zh) | 半導體電晶體與快閃記憶體及其製造方法 | |
TW201123356A (en) | Wiring structures and methods of forming wiring structures | |
JPH11163304A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
TW202018917A (zh) | 非揮發性記憶體及其製造方法 | |
KR100859081B1 (ko) | 반도체 디바이스 제조 방법 | |
KR100634371B1 (ko) | 저항 소자를 구비하는 반도체 장치 및 그 제조 방법 | |
TWI226683B (en) | Method of fabricating a flash memory | |
US6225175B1 (en) | Process for defining ultra-thin geometries | |
JPH1187543A (ja) | 不揮発性半導体記憶装置 | |
JPH06318562A (ja) | 半導体装置およびその製造方法 | |
TWI240382B (en) | Nonvolatile memory with pedestals | |
KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
JP2000200840A (ja) | 半導体装置およびその製造方法 | |
CN114334974A (zh) | 半导体器件及其制备方法 | |
JPH11512567A (ja) | フラッシュeepromメモリセルフィールドのソース領域の製造方法 | |
JP2619101B2 (ja) | 半導体装置の製造方法 | |
JP3134847B2 (ja) | 半導体記憶装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |