JP2000200840A

JP2000200840A - 半導体装置およびその製造方法

Info

Publication number: JP2000200840A
Application number: JP11000997A
Authority: JP
Inventors: Takeshi Sugihara; 剛杉原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-01-06
Filing date: 1999-01-06
Publication date: 2000-07-18
Also published as: US6425048B1

Abstract

(57)【要約】【課題】トンネル酸化膜間の電圧の低下が抑えられ、
かつ、フローティングゲート電極内の電荷の消失が抑制
される半導体装置とその製造方法とを提供する。【解決手段】シリコン基板２の表面に形成された溝３
の側面上にサイドウォール酸化膜４ａが形成されてい
る。そのサイドウォール酸化膜４ａの上端は溝３の側面
内に位置している。溝３の底面上にトンネル酸化膜６を
介在させてフローティングゲート電極８ａが形成されて
いる。フローティングゲート電極８ａの上面は、サイド
ウォール酸化膜４ａの上端よりも低い位置にある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、半導体装置の動作速度の向
上および記憶保持特性の向上が図られる半導体装置とそ
の製造方法に関するものである。

【０００２】

【従来の技術】従来の半導体装置の第１の例として、不
揮発性半導体装置の１つであるフラッシュメモリのメモ
リセルに用いられるトランジスタについて図を用いて説
明する。この種のトランジスタは、情報が書込まれるフ
ローティングゲート電極とその情報の書込／消去を制御
するためのコントロールゲート電極を含んで構成され
る。図２８および図２９を参照して、フィールド酸化膜
１０３によって他の領域と電気的に絶縁された素子形成
領域には、シリコン基板１０２上にトンネル酸化膜１０
４を介在してフローティングゲート電極１０５が形成さ
れている。そのフローティングゲート電極１０５上に、
シリコン酸化膜とシリコン窒化膜とを積層させたＯＮＯ
膜１０６を介在して、コントロールゲート電極１０７が
形成されている。また、シリコン基板１０２にはフロー
ティングゲート電極１０５を両側面から挟むようにソー
ス領域１０８ａおよびドレイン領域１０８ｂが形成され
ている。

【０００３】なお、図２８はコントロールゲート電極１
０７が延びる方向に沿った断面構造を示し、図２９はコ
ントロールゲート電極１０７が延びる方向と直交する方
向に沿った断面構造を示したものである。

【０００４】図２８および図２９に示されるように、こ
の種のトランジスタではフローティングゲート電極１０
５上にコントロールゲート電極１０７が形成されている
ために、メモリセルが形成されるメモリセル領域と、そ
のメモリセルを制御するための周辺回路が形成される周
辺回路領域とで段差（絶対段差）が生じる。

【０００５】そのため、ウエハ製造プロセスにおいて、
たとえばメモリセル領域と周辺回路領域とを電気的に接
続する配線のパターニングが困難になることがあった。
また、配線のエレクトロマイグレーション耐性が劣化し
たり、配線が断線してしまうことがあった。

【０００６】このような不具合を解消するために、たと
えば、メモリセル領域と周辺回路領域とを覆うように形
成された層間絶縁膜にＣＭＰ（Chemical Mechanical Po
lishing ）処理を施したり、あるいは、その層間絶縁膜
の全面をエッチングするなどして、メモリセル領域と周
辺回路領域との絶対段差を解消することが試みられてい
る。

【０００７】しかしながら、このような試みは上述した
層間絶縁膜上に形成する配線のパターニング等に対して
は効果があるが、トランジスタを形成してからその層間
絶縁膜を形成する間の工程においては、メモリセル領域
と周辺回路領域とに存在する絶対段差は解消されない。

【０００８】そこで、さらにこの問題点を解消するため
に、フローティングゲート電極やコントロールゲート電
極をシリコン基板に埋込んだ構造が提案されている（第
２の例）。図３０および図３１を参照して、シリコン基
板１０２には溝１０９が形成されている。溝１０９内に
は、溝１０９の底面上にトンネル酸化膜１０４を介在し
てフローティングゲート電極１０５が形成されている。
そのフローティングゲート電極１０５上にＯＮＯ膜１０
６を介在して、コントロールゲート電極１０７が形成さ
れている。

【０００９】なお、図３０はコントロールゲート電極１
０７が延びる方向に沿った断面構造を示し、図３１は、
コントロールゲート電極１０７が延びる方向と直交する
方向に沿った断面構造を示したものである。

【００１０】以上のように第２の例では、フローティン
グゲート電極１０５をシリコン基板１０２に形成された
溝１０９内に設けることによって、メモリセル領域と周
辺回路領域との間に存在する絶対段差においては、フロ
ーティングゲート電極１０５の高さ分だけ解消される。

【００１１】

【発明が解決しようとする課題】ところが、上述した第
２の例では以下に示すような問題点があった。フラッシ
ュメモリにおける情報の書込／消去速度は、トンネル酸
化膜１０４間の電圧（Ｖ _TOX）に依存し、その電圧が高
い方が書込／消去速度が速い。

【００１２】そこで、メモリセルのトランジスタにおい
て、フローティングゲート電極そのものの容量を無視
し、コントロールゲート電極の制御のみで書込／消去動
作を行うこととする。そして、図３１および図３２に示
すように、フローティングゲート電極１０５−シリコン
基板１０２およびソース・ドレイン領域１０８ａ、１０
８ｂ間の容量（トンネル酸化膜１０４の容量）をＣ₁と
し、フローティングゲート電極１０５−コントロールゲ
ート電極１０７間の容量をＣ₂とし、コントロールゲー
ト電極１０７に印加する電圧をＶ_gとし、フローティン
グゲート電極１０５内の電荷量をｑとすると、トンネル
酸化膜間の電圧（Ｖ_TOX）は次の式（１）で与えられ
る。

【００１３】Ｖ_TOX＝Ｃ₂（Ｖ_g−ｑ／Ｃ₂）／（Ｃ₁＋Ｃ₂）（１）次に、第１の例の場合におけるトンネル酸化膜間の電圧
（Ｖ_1TOX）も第２の例と同様に考えると、次の式（２）
で与えられる。

【００１４】Ｖ_1TOX＝Ｃ₁₂（Ｖ_g−ｑ／Ｃ₁₂）／（Ｃ₁₁＋Ｃ₁₂）（２）ここで、図２９および図３３に示すように、特にＣ₁₁は
フローティングゲート電極１０５−シリコン基板１０２
およびソース・ドレイン領域１０８ａ、１０８ｂ間の容
量（トンネル酸化膜の容量）であり、Ｃ₁₂はフローティ
ングゲート電極１０５−コントロールゲート電極１０７
間の容量である。

【００１５】図３２に示す第２の例と図３３に示す第１
の例とを比較すると、第２の例では、特にコントロール
ゲート電極１０７とフローティングゲート電極１０５と
が交差する部分の領域が第１の例の場合よりも狭まって
いる。そのため、第２の例における容量Ｃ₂は第１の例
における容量Ｃ₁₂よりも小さくなって、第２の例におけ
る電圧Ｖ_TOXが第１の例における電圧Ｖ_1TOXよりも低く
なる。その結果、消去／書込速度が低下することがあっ
た。

【００１６】また、図３４および図３５に示すように、
第２の例では第１の例と比較すると、フローティングゲ
ート電極１０５の下面に加えて、フローティングゲート
電極１０５の側面からもシリコン基板１０２の側へ容易
に電荷が抜けやすくなる。そのため、フローティングゲ
ート電極１０５内の情報としての電荷が消失して、情報
が変わってしまうことがあった。

【００１７】本発明は上記問題点を解決するためになさ
れたものであり、トンネル酸化膜間の電圧の低下が抑え
られ、かつ、フローティングゲート電極内の電荷の消失
が抑制される半導体装置とその製造方法とを提供するこ
とを目的とする。

【００１８】

【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置は、半導体基板と、溝部と、第１の電極
と、第２の電極とを備えている。半導体基板は主表面を
有している。溝部は、半導体基板の主表面に形成され、
底面および側面を有している。第１の電極は、溝部の底
面上に第１の絶縁膜を介在させて形成されている。第２
の電極は、第１の電極上に第２の絶縁膜を介在させて形
成されている。溝部の側面上には、第１の電極の側面か
ら半導体基板の側へ電荷が流れるのを阻止する側壁絶縁
膜が形成されている。

【００１９】この構造によれば、第１の電極に蓄積され
た電荷は、溝部の側面上に形成された側壁絶縁膜によ
り、第１の電極の側面から半導体基板の側へ抜けること
が阻止される。その結果、第２の電極に印加する電圧を
制御することによって第１の電極に蓄積された情報とし
ての電荷が消失するのが抑えられる。さらに、溝部の側
面上に側壁絶縁膜が形成されていることによって、溝部
の底面のうち、第１の絶縁膜が形成される領域の面積が
減少する。また、側壁絶縁膜の存在によって、その部分
を挟む第１の電極−半導体基板間の容量が低減する。そ
の結果、第１の電極−半導体基板間の実質的な容量が低
減して、第１の絶縁膜間の電圧が低下するのが抑えられ
る。

【００２０】好ましくは、側壁絶縁膜の上端が溝部の側
面内に位置し、第１の電極の上面がその上端よりも低い
位置にある。

【００２１】この場合には、第１の電極の側面は、その
側面の上端から下端の全体にわたり側壁絶縁膜の膜厚の
比較的厚い部分によって被覆されるため、第１の電極の
側面から半導体基板の側へ電荷が抜けることがより確実
に阻止される。

【００２２】また好ましくは、第１の電極および第２の
電極は溝部内に形成されている。この場合には、半導体
基板上の段差（絶対段差）を大幅に低減することがで
き、半導体装置を製造する際の写真製版および加工精度
が向上する。

【００２３】好ましくは、側壁絶縁膜は上端面を有し、
第１の電極の上面と側壁絶縁膜のその上端面とが略同一
平面内にある。

【００２４】この場合には、側壁絶縁膜が上端面を有す
ることで、第１電極の上面近傍の側面部分も側壁絶縁膜
の膜厚の比較的厚い部分によって被覆されるため、第１
の電極の側面から半導体基板の側へ電荷が抜けることが
さらに確実に阻止される。

【００２５】また好ましくは、第１の電極の上面と側壁
絶縁膜の上端面とは、研磨を施すことにより形成されて
いる。

【００２６】この場合には、第１の電極の上面と側壁絶
縁膜の上端面とが略同一平面内にある構造が容易に得ら
れる。

【００２７】さらに好ましくは、側壁絶縁膜は、半導体
基板上に形成された側壁絶縁膜となる層に異方性エッチ
ングを施すことにより形成されている。

【００２８】この場合には、側壁絶縁膜となる層に施さ
れる異方性エッチングの時間を調節することによって、
溝部の側面上に形成される上述したような上端や上端面
を有する側壁絶縁膜をより形成しやすくできる。

【００２９】本発明の他の局面における半導体装置の製
造方法は以下の工程を備えている。半導体基板の主表面
に、底面と側面とを有する溝部を形成する。溝部の側面
内に上端が位置する側壁絶縁膜を形成する。溝部の底面
上に第１の絶縁膜を形成する。側壁絶縁膜および第１の
絶縁膜を覆うように半導体基板上に第１の導電層を形成
する。第１の導電層にエッチングを施すことにより、第
１の導電層の上面を側壁絶縁膜の上端の位置よりも低く
して溝部内に第１の電極を形成する。第１の電極上に第
２の絶縁膜を介在して第２の電極を形成する。

【００３０】この製造方法によれば、溝部の側面上に形
成された側壁絶縁膜は、第１の電極の側面を、その側面
の上端から下端の全体にわたり比較的膜厚の厚い部分で
被覆するようになり、第１の電極の側面から半導体基板
の側へ電荷が抜けることが阻止される。また、溝部の側
面上に側壁絶縁膜を形成することによって、溝部の底面
のうち、第１の絶縁膜が形成される領域の面積が減少す
る。また、側壁絶縁膜によって、その部分を挟む第１の
電極−半導体基板間の容量が低減する。これらの結果、
第２の電極に印加する電圧を制御することによって第１
の電極に蓄積された電荷が消失するのが抑えられるとと
もに、第１の絶縁膜間の電圧が低下するのが抑えられる
半導体装置を製造することができる。

【００３１】好ましくは、第２の電極を形成する工程
は、溝部内に形成する工程を含んでいる。

【００３２】この場合には、２つの電極を半導体基板の
溝部内に形成することで、半導体基板上の段差（絶対段
差）が大幅に低減する。その結果、第２の電極を形成し
た後の工程における写真製版および加工精度が向上す
る。

【００３３】本発明のさらに他の局面における半導体装
置の製造方法は以下の工程を備えている。半導体基板の
主表面に、底面と側面とを有する溝部を形成する。溝部
の側面上、底面および半導体基板の主表面上に側壁絶縁
膜となる層を形成する。側壁絶縁膜となる層に異方性エ
ッチングを施すことにより、溝部の底面のみを露出す
る。露出した溝部の底面上に第１の絶縁膜を形成する。
側壁絶縁膜となる層および第１の絶縁膜を覆うように半
導体基板上に第１の導電層を形成する。第１の導電層お
よび側壁絶縁膜となる層に研磨処理を施すことにより、
溝部内に側壁絶縁膜および第１の電極を形成する。第１
の電極上に第２の絶縁膜を介在して第２の電極を形成す
る。

【００３４】この製造方法によれば、溝部の側面上に形
成される側壁絶縁膜の上端面と第１の電極の上面とが略
同一平面内に位置するようになる。特に、側壁絶縁膜が
上端面を有することで、側壁絶縁膜は、第１の電極の側
面を、その側面の上端から下端の全体にわたって電荷が
抜けるのを阻止するのに十分な膜厚の厚い部分で被覆す
るようになり、第１の電極の側面から半導体基板の側へ
電荷が抜けることがより確実に阻止される。また、溝部
の側面上に側壁絶縁膜を形成することによって、溝部の
底面のうち、第１の絶縁膜が形成される領域の面積が減
少する。また、側壁絶縁膜によって、その部分を挟む第
１の電極−半導体基板間の容量が低減する。これらの結
果、第１の電極に蓄積された電荷が消失するのが抑えら
れるとともに、第１の絶縁膜間の電圧が低下するのが抑
えられる半導体装置を製造することができる。

【００３５】

【発明の実施の形態】実施の形態１本発明の実施の形態１に係る半導体装置の一例として、
フラッシュメモリのメモリセルに用いられるトランジス
タについて図を用いて説明する。図１を参照して、シリ
コン基板２の表面に溝３が形成されている。その溝３の
側面上には、側面内に上端が位置するサイドウォール酸
化膜４ａが形成されている。溝３の底面上に第１の絶縁
膜としてのトンネル酸化膜６を介在させて、第１の電極
としてのフローティングゲート電極８ａが形成されてい
る。そのフローティングゲート電極８ａ上に、第２の絶
縁膜としてのＯＮＯ膜１０を介在させて、第２の電極と
してのコントロールゲート電極１２ａが形成されてい
る。特にフローティングゲート電極８ａの上端はサイド
ウォール酸化膜４ａの上端よりも低い位置にある。な
お、図示されないソース領域およびドレイン領域は、た
とえば溝３を挟んで紙面に垂直な方向または平行な方向
のシリコン基板２にそれぞれ形成されている。

【００３６】ところで、フラッシュメモリのメモリセル
に用いられるトランジスタでは、情報の書込や消去はコ
ントロールゲート電極１２ａに印加される電圧によって
制御され、情報としての電荷はフローティングゲート電
極８ａに蓄積される。

【００３７】上述したトランジスタでは、フローティン
グゲート電極８ａの側面は、その側面の上端から下端の
全体にわたって膜厚の比較的厚い部分（Ｌ）によって被
覆される。これにより、フローティングゲート電極８ａ
の側面からシリコン基板２の側へ電荷が抜けることが阻
止される。その結果、コントロール電極１２ａに印加す
る電圧を制御することによってフローティングゲート電
極８ａに蓄積された情報としての電荷が消失するのが抑
えられる。

【００３８】また、溝３の側面上にサイドウォール酸化
膜４ａが形成されていることによって、溝３の底面のう
ち、トンネル酸化膜６が形成される領域の面積が減少す
る。また、サイドウォール酸化膜４ａは、トンネル酸化
膜に比べると十分に厚いため、フローティングゲート電
極８ａ−ソース・ドレイン領域（図示せず）間の容量は
低減してほぼ０となる。

【００３９】このことは、従来の技術の項において説明
した式（１）において、容量Ｃ₁が実質的にフローティ
ングゲート電極８ａ−シリコン基板２間の容量だけとな
り、容量が低減することを意味している。容量Ｃ₁が低
減する結果、式 (１) よりトンネル酸化膜６間の電圧が
低下するのが抑制されて、メモリセルの動作速度が低下
するのが抑えられる。

【００４０】実施の形態２本発明の実施の形態２に係る半導体装置の製造方法とし
て、実施の形態１において説明したトランジスタの製造
方法の一例について図を用いて説明する。まず図２を参
照して、シリコン基板２上に所定のフォトレジストパタ
ーン３１を形成する。そのフォトレジストパターン３１
をマスクとして、シリコン基板２に異方性エッチングを
施すことにより溝３を形成する。次に図３を参照して、
溝３内を被覆するようにシリコン基板２上に、たとえば
ＣＶＤ法によりシリコン酸化膜４を形成する。

【００４１】次に図４を参照して、シリコン酸化膜４に
異方性エッチングを施すことにより、溝３の底面を露出
するとともに、溝３の側面上にサイドウォール酸化膜４
ａを形成する。次に図５を参照して、露出した溝３の底
面上にトンネル酸化膜６を形成する。このとき、シリコ
ン基板２の上面上にもシリコン酸化膜が形成される。次
に図６を参照して、サイドウォール酸化膜４ａおよびト
ンネル酸化膜６を覆うように、シリコン基板２上に、た
とえばポリシリコン膜８を形成する。

【００４２】そのポリシリコン膜８の全面にエッチング
を施すことにより、図７に示すように、ポリシリコン膜
８の上面をサイドウォール酸化膜４ａの上端よりも低く
する。このようにして溝３内にフローティングゲート電
極８ａを形成する。その後、シリコン基板２上面のシリ
コン酸化膜を除去する。次に図８を参照して、フローテ
ィングゲート電極８ａ上に、シリコン酸化膜およびシリ
コン窒化膜を積層させたＯＮＯ膜１０を介在して、コン
トロールゲート電極１２ａを形成する。なお、図示され
ないソース・ドレイン領域は、たとえば溝３を挟んで紙
面に垂直な方向に位置するシリコン基板２に形成され
る。

【００４３】以上のようにして、シリコン基板２のうち
メモリセル領域Ａでは、メモリセルのトランジスタの主
要部分が完成する。一方、メモリセルを制御するための
周辺回路が形成される周辺回路領域Ｂでは、ＯＮＯ膜１
０を形成する際にゲート酸化膜１１となるシリコン酸化
膜 (図示せず) を同時に形成する。そして、そのシリコ
ン酸化膜上に、コントロールゲート電極１２ａを形成す
る際にゲート電極１２ｂとなる層を同時に形成する。そ
して、コントロールゲート電極１２ａを形成するのと同
時に、ゲート電極１２ｂおよびゲート酸化膜１１を形成
する。以上のようにして、フラッシュメモリの主要部が
完成する。

【００４４】上述した製造方法によれば、特に図７に示
す工程においてフローティングゲート電極８ａの上面は
サイドウォール酸化膜４ａの上端よりも低く形成され
る。これにより、フローティングゲート電極８ａの側面
は、その側面の上端から下端の全体にわたってサイドウ
ォール酸化膜４ａの比較的膜厚の厚い部分によって被覆
されて、フローティングゲート電極８ａの側面からシリ
コン基板２の側へ電荷が容易に抜けることが阻止され
る。その結果、フローティングゲート電極８ａに蓄積さ
れた情報としての電荷が消失するのが抑えられる。

【００４５】また、図５に示す工程において溝３の底面
上にトンネル酸化膜６が形成される。このとき、溝３の
側面上にサイドウォール酸化膜４ａが存在することによ
って、溝３の底面のうち、トンネル酸化膜６が形成され
る領域の面積が減少する。また、サイドウォール酸化膜
４ａが存在することによって、フローティングゲート電
極８ａ−ソース・ドレイン領域（図示せず）間の容量が
低減してほぼ０となる。これらの結果、上述した容量Ｃ
₁は実質的にフローティングゲート電極８ａ−シリコン
基板２間の容量だけとなって低減し、トンネル酸化膜６
間の電圧が低下するのが抑えられる。

【００４６】さらに、図８に示すように、メモリセル領
域Ａでは、フローティングゲート電極８ａがシリコン基
板２の溝３内に形成されるため、メモリセル領域Ａと周
辺回路領域Ｂとの段差（絶対段差）を低減することがで
きる。これにより、図８に示す工程以降の工程におい
て、写真製版や加工精度の向上を図ることができる。

【００４７】実施の形態３本発明の実施の形態３に係るフラッシュメモリのメモリ
セルに用いられるトランジスタについて図を用いて説明
する。図９を参照して、溝３の側面に形成されたサイド
ウォール酸化膜４ｂにおいては、上端面を有している。
そのサイドウォール酸化膜４ｂの上端面は、フローティ
ングゲート電極８ａの上面とほぼ同一平面内にある。な
お、これ以外の構成については、実施の形態１において
説明した図１に示す構造と同様なので、同一部材には同
一符号を付しその説明を省略する。

【００４８】上述したトランジスタでは、サイドウォー
ル酸化膜４ｂが上端面を有することで、フローティング
ゲート電極８ａの上面近傍の側面部分もサイドウォール
酸化膜４ｂのより膜厚の厚い部分によって被覆される。
そのため、フローティングゲート電極８ａの側面からシ
リコン基板２の側へ電荷が抜けることがより確実に阻止
される。その結果、フローティングゲート電極８ａに蓄
積された情報としての電荷が消失するのが抑えられる。

【００４９】また、溝３の側面上にサイドウォール酸化
膜４ｂが形成されていることによって、溝３の底面のう
ち、トンネル酸化膜６が形成される領域の面積が減少す
ろ。また、サイドウォール酸化膜４ｂの存在によって、
フローティングゲート電極８ａ−ソース・ドレイン領域
（図示せず）間の容量が低減してほぼ０になる。

【００５０】これらの結果、容量Ｃ₁が実質的にフロー
ティングゲート電極８ａ−シリコン基板２間の容量だけ
となって低減し、トンネル酸化膜６間の電圧が低下する
のが抑制され、メモリセルの動作速度が低下するのが抑
えられる。

【００５１】実施の形態４本発明の実施の形態４に係る半導体装置の製造方法とし
て、実施の形態３において説明したトランジスタの製造
方法の一例について図を用いて説明する。まず、図１０
に示す工程までは、実施の形態２において説明した図２
から図３に示す工程と同様である。その後図１１を参照
して、シリコン酸化膜４に異方性エッチングを施すこと
により、溝３の底面のみを露出する。次に図１２を参照
して、露出した溝３の底面上にトンネル酸化膜６を形成
する。

【００５２】次に図１３を参照して、トンネル酸化膜６
およびシリコン酸化膜４を覆うようにシリコン基板２上
に、たとえばポリシリコン膜８を形成する。次に図１４
を参照して、ポリシリコン膜８およびシリコン酸化膜４
にＣＭＰ処理を施すことにより、溝３内にサイドウォー
ル酸化膜４ｂおよびフローティングゲート電極８ａを形
成する。このとき、ＣＭＰ処理によってサイドウォール
酸化膜４ｂの上端面とフローティングゲート電極８ａの
上面とは同一平面内に位置するようになる。

【００５３】次に図１５を参照して、フローティングゲ
ート電極８ａ上にＯＮＯ膜１０を介在してコントロール
ゲート電極１２ａを形成する。以上のようにして、メモ
リセル領域Ａでは、メモリセルに用いられるトランジス
タの主要部分が完成する。一方、メモリセルを制御する
ための周辺回路が形成される周辺回路領域Ｂでは、ＯＮ
Ｏ膜１０を形成する際にゲート酸化膜１１となるシリコ
ン酸化膜 (図示せず)を同時に形成する。そして、その
シリコン酸化膜上に、コントロールゲート電極１２ａを
形成する工程と同時にゲート電極１２ｂとなる層を形成
する。そして、コントロールゲート電極１２ａを形成す
るのと同時に、ゲート電極１２およびゲート酸化膜１１
を形成する。以上のようにして、フラッシュメモリの主
要部が完成する。

【００５４】上述した製造方法によれば、図１４に示す
工程においてポリシリコン膜８とシリコン酸化膜４にＣ
ＭＰ処理が施される。これにより、溝３の側面上に形成
されるサイドウォール酸化膜４ｂの上端面とフローティ
ンゲート電極８ａの上面とが略同一平面内に位置するよ
うになる。特に、サイドウォール酸化膜４ｂが上端面を
有することで、フローティングゲート電極８ａの上面近
傍の側面部分もサイドウォール酸化膜４ｂの膜厚の比較
的厚い部分によって被覆されるようになる。これにより
サイドウォール酸化膜４ｂは、フローティンゲート電極
８ａの側面を、その側面の上端から下端の全体にわたっ
て電荷が抜けるのを阻止するのに十分な膜厚の厚い部分
で被覆するようになり、フローティングゲート電極８ａ
の側面からシリコン基板２の側へ電荷が抜けることがよ
り確実に阻止される。その結果、フローティングゲート
電極８ａに蓄積された情報としての電荷が消失するのが
抑えられる。

【００５５】また、図１２に示す工程において、溝３の
露出した底面上にトンネル酸化膜６が形成される。この
ため、溝３の底面のうち、トンネル酸化膜６が形成され
る領域の面積が減少する。また、サイドウォール酸化膜
４ｂの存在によって、フローティングゲート電極８ａ−
ソース・ドレイン領域（図示せず）間の容量が低減して
ほぼ０になる。

【００５６】これらの結果、容量Ｃ₁がフローティング
ゲート電極８ａ−シリコン基板２間の容量だけとなって
低減し、トンネル酸化膜６間の電圧が低下するのが抑制
され、メモリセルの動作速度が低下するのが抑えられ
る。

【００５７】さらに、図１５に示す工程において、メモ
リセル領域Ａと周辺回路領域Ｂとの段差（絶対段差）が
低減し、その後の工程における写真製版や加工精度を向
上することができる。

【００５８】実施の形態５本発明の実施の形態５に係るトランジスタについて図を
用いて説明する。図１６を参照して、シリコン基板２の
メモリセル領域Ａでは、溝１６、１７ａが形成されてい
る。その溝１６、１７ａの側面上にはサイドウォール酸
化膜１８ａが形成されている。そのサイドウォール酸化
膜１８ａの上端は溝１６、１７ａの側面内に位置してい
る。溝１６、１７ａの底面上にトンネル酸化膜２０を介
在してフローティングゲート電極２１ａが形成されてい
る。

【００５９】そのフローティングゲート電極２１ａの上
面は、実施の形態１において説明したトランジスタの場
合と同様にサイドウォール酸化膜１８ａの上端よりも低
い位置にある。そのフローティングゲート電極２１ａ上
にＯＮＯ膜２２を介在してコントロールゲート電極２４
ａが形成されている。すなわち、フローティングゲート
電極２１ａおよびコントロールゲート電極２４ａは溝１
６、１７ａ内に形成されている。

【００６０】一方、シリコン基板２の周辺回路領域Ｂで
は、溝１７ｂが形成されている。その溝１７ｂの底面上
にゲート酸化膜２３を介在してゲート電極２４ｂが形成
されている。フラッシュメモリの主要部分は上記のよう
に構成されている。

【００６１】上述したフラッシュメモリでは、実施の形
態１において説明した効果に加えて、次のような効果が
得られる。すなわち、メモリセル領域Ａに形成されるト
ランジスタのフローティングゲート電極２１ａおよびコ
ントロールゲート電極２４ａと、周辺回路領域Ｂに形成
されるトランジスタのゲート電極２４ｂを、それぞれの
領域に設けられた溝１６、１７ａ、溝１７ｂに形成する
ことで、シリコン基板２上の絶対段差を大幅に低減する
ことができる。

【００６２】その結果、それぞれの領域Ａ、Ｂにトラン
ジスタを形成した後の工程において、写真製版および加
工精度を向上することができ、微細化に対応したフラッ
シュメモリを容易に得ることができる。

【００６３】実施の形態６本発明の実施の形態６に係る半導体装置の製造方法とし
て、実施の形態５において説明したトランジスタの製造
方法の一例について図を用いて説明する。まず図１７を
参照して、フィールド酸化膜１４によって他の領域と電
気的に絶縁された素子形成領域にフローティングゲート
電極を形成するための溝１６を形成する。次に図１８を
参照して、さらに、コントロールゲート電極を形成する
ための溝１７ａを形成する。

【００６４】次に図１９を参照して、溝１６、１７ａ、
１７ｂの底面に、トランジスタのしきい値電圧を所定の
値にするための不純物注入層１９を形成する。なお、図
２０以降では、この不純物注入層１９は省略されてい
る。そして、溝１６、１７ａ、１７ｂを埋めるように、
シリコン基板２上に、ＣＶＤ法によりシリコン酸化膜１
８を形成する。

【００６５】次に図２０を参照して、シリコン酸化膜１
８に異方性エッチングを施すことにより、溝１６、１７
ａの底面を露出するとともに、溝１６、１７ａの側面上
にサイドウォール酸化膜１８ａを形成する。そのサイド
ウォール酸化膜１８ａの上端は溝１６、１７ａの側面内
に位置している。次に図２１を参照して、露出している
溝１６、１７ａの底面上にトンネル酸化膜２０を形成す
る。このとき、シリコン基板２の上面上にもシリコン酸
化膜が形成される。その後、トンネル酸化膜２０を覆う
ようにシリコン基板２上にポリシリコン膜２１を形成す
る。

【００６６】次に図２２を参照して、ポリシリコン膜２
１にエッチングを施すことにより、ポリシリコン膜の上
面をサイドウォール酸化膜１８ａの上端より低くしてフ
ローティングゲート電極２１ａを形成する。

【００６７】次に図２３を参照して、フローティングゲ
ート電極２１ａの上面を含むシリコン基板２上にＯＮＯ
膜２２を形成する。次に図２４を参照して、周辺回路領
域ＢにおけるＯＮＯ膜とトンネル酸化膜２０を形成する
際にシリコン基板２の上面上に形成されたシリコン酸化
膜とをそれぞれ除去する。

【００６８】次に図２５を参照して、シリコン基板２の
表面が露出している溝１７ｂの底面上にゲート酸化膜２
３を形成する。このゲート酸化膜２３を形成する工程
は、ＯＮＯ膜２２を焼しめる工程と同時に行うのが望ま
しい。その後、ＯＮＯ膜２２およびゲート酸化膜２３を
覆うように、ＣＶＤ法によりポリシリコン膜２４を形成
する。

【００６９】次に図２６を参照して、ポリシリコン膜２
４にエッチングを施すことにより、メモリセル領域Ａの
溝１６、１７ａ内にコントロールゲート電極２４ａを形
成するとともに、周辺回路領域Ｂの溝１７ｂ内にゲート
電極２４ｂを形成する。次に図２７を参照して、メモリ
セル領域Ａにおいてシリコン基板２の表面に露出してい
るＯＮＯ膜などを除去する。以上のようにして、フラッ
シュメモリの主要部が完成する。

【００７０】上述した製造方法によれば、実施の形態２
において説明した効果に加えて次のような効果が得られ
る。すなわち、メモリセル領域Ａではフローティングゲ
ート電極２１ａおよびコントロールゲート電極２４ａが
ともに溝１６、１７ａ内に形成され、周辺回路領域Ｂで
は、ゲート電極２４ｂが溝１７ｂ内に形成されるため、
シリコン基板２の表面上の段差が大幅に低減する。これ
により、メモリセル領域Ａと周辺回路領域Ｂとにそれぞ
れトランジスタを形成した後の工程において、写真製版
および加工精度を大幅に向上することができる。

【００７１】なお、実施の形態４では、図１４に示す工
程においてポリシリコン膜８およびシリコン酸化膜４に
ＣＭＰ処理が施されるが、このとき、シリコン酸化膜４
とシリコン基板２との間に、たとえばシリコン窒化膜な
どを形成していてもよい。この場合には、シリコン窒化
膜がＣＭＰ処理におけるストッパ膜としての役目を果た
して、ＣＭＰ処理のエンドポイントが明確になる。

【００７２】また、上述した各実施の形態では、フロー
ティングゲート電極およびコントロールゲート電極はポ
リシリコン膜から形成したが、これらの電極はポリシリ
コン膜に限られず、他の導電性材料を用いて形成しても
よい。また、コントロールゲート電極とフローティング
ゲート電極との間に形成される絶縁膜として、ＯＮＯ膜
を挙げたが、この他にＯＮ膜であってもよい。

【００７３】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００７４】

【発明の効果】本発明の１つの局面における半導体装置
によれば、第１の電極に蓄積された電荷は、溝部の側面
上に形成された側壁絶縁膜により、第１の電極の側面か
ら半導体基板の側へ抜けることが阻止される。その結
果、第２の電極に印加する電圧を制御することによって
第１の電極に蓄積された情報としての電荷が消失するの
が抑えられる。さらに、溝部の側面上に側壁絶縁膜が形
成されていることによって、溝部の底面のうち、第１の
絶縁膜が形成される領域の面積が減少する。また、側壁
絶縁膜の存在によって、その部分を挟む第１の電極−半
導体基板間の容量が低減する。その結果、第１の電極−
半導体基板間の実質的な容量が低減して、第１の絶縁膜
間の電圧が低下するのが抑えられる。

【００７５】好ましくは、側壁絶縁膜の上端が溝部の側
面内に位置し、第１の電極の上面がその上端よりも低い
位置にあることにより、第１の電極の側面は、その側面
の上端から下端の全体にわたり側壁絶縁膜の比較的膜厚
の厚い部分によって被覆されるため、第１の電極の側面
から半導体基板の側へ電荷が抜けることがより確実に阻
止される。

【００７６】また好ましくは、第１の電極および第２の
電極は溝部内に形成されていることにより、半導体基板
上の段差（絶対段差）を大幅に低減することができ、半
導体装置を製造する際の写真製版および加工精度が向上
する。

【００７７】好ましくは、側壁絶縁膜は上端面を有し、
第１の電極の上面と側壁絶縁膜のその上端面とが略同一
平面内にあることにより、第１電極の上面近傍の側面部
分も側壁絶縁膜の膜厚の比較的厚い部分によって被覆さ
れるため、第１の電極の側面から半導体基板の側へ電荷
が抜けることがさらに確実に阻止される。

【００７８】また好ましくは、第１の電極の上面と側壁
絶縁膜の上端面とは、研磨を施すことにより形成されて
いることにより、第１の電極の上面と側壁絶縁膜の上端
面とが略同一平面内に容易に位置するようになる。

【００７９】さらに好ましくは、側壁絶縁膜は、半導体
基板上に形成された側壁絶縁膜となる層に異方性エッチ
ングを施すことにより形成されていることにより、その
異方性エッチングの時間を調節することによって、溝部
の側面上に形成される上述したような上端や上端面を有
する側壁絶縁膜をより形成しやすくできる。

【００８０】本発明の他の局面における半導体装置の製
造方法によれば、溝部の側面上に形成された側壁絶縁膜
は、第１の電極の側面を、その側面の上端から下端の全
体にわたり比較的膜厚の厚い部分で被覆するようにな
り、第１の電極の側面から半導体基板の側へ電荷が抜け
ることが阻止される。また、溝部の側面上に側壁絶縁膜
を形成することによって、溝部の底面のうち、第１の絶
縁膜が形成される領域の面積が減少する。また、側壁絶
縁膜によって、その部分を挟む第１の電極−半導体基板
間の容量が低減する。これらの結果、第２の電極に印加
する電圧を制御することによって第１の電極に蓄積され
た電荷が消失するのが抑えられるとともに、第１の絶縁
膜間の電圧が低下するのが抑えられる半導体装置を製造
することができる。

【００８１】好ましくは、第２の電極を形成する工程
は、溝部内に形成する工程を含んでいることにより、半
導体基板上の段差（絶対段差）が大幅に低減する。その
結果、第２の電極を形成した後の工程における写真製版
および加工精度が向上する。

【００８２】本発明のさらに他の局面における半導体装
置の製造方法によれば、溝部の側面上に形成される側壁
絶縁膜の上端面と第１の電極の上面とが略同一平面内に
位置するようになる。特に、側壁絶縁膜が上端面を有す
ることで、側壁絶縁膜は、第１の電極の側面を、その側
面の上端から下端の全体にわたって電荷が抜けるのを阻
止するのに十分な膜厚の厚い部分で被覆するようにな
り、第１の電極の側面から半導体基板の側へ電荷が抜け
ることがより確実に阻止される。また、溝部の側面上に
側壁絶縁膜を形成することによって、溝部の底面のう
ち、第１の絶縁膜が形成される領域の面積が減少する。
また、側壁絶縁膜によって、その部分を挟む第１の電極
−半導体基板間の容量が低減する。これらの結果、第１
の電極に蓄積された電荷が消失するのが抑えられるとと
もに、第１の絶縁膜間の電圧が低下するのが抑えられる
半導体装置を製造することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体装置の一
断面図である。

【図２】本発明の実施の形態２に係る半導体装置の製
造方法の１工程を示す断面図である。

【図３】同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。

【図４】同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。

【図５】同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。

【図６】同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。

【図７】同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。

【図８】同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。

【図９】本発明の実施の形態３に係る半導体装置の一
断面図である。

【図１０】本発明の実施の形態４に係る半導体装置の
製造方法の１工程を示す断面図である。

【図１１】同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。

【図１２】同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。

【図１３】同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。

【図１４】同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。

【図１５】同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。

【図１６】本発明の実施の形態５に係る半導体装置の
一断面図である。

【図１７】本発明の実施の形態６に係る半導体装置の
製造方法の１工程を示す断面図である。

【図１８】同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す断面図である。

【図１９】同実施の形態において、図１８に示す工程
の後に行なわれる工程を示すＩ−Ｉにおける断面図であ
る。

【図２０】同実施の形態において、図１９に示す工程
の後に行なわれる工程を示す断面図である。

【図２１】同実施の形態において、図２０に示す工程
の後に行なわれる工程を示す断面図である。

【図２２】同実施の形態において、図２１に示す工程
の後に行なわれる工程を示す断面図である。

【図２３】同実施の形態において、図２２に示す工程
の後に行なわれる工程を示す断面図である。

【図２４】同実施の形態において、図２３に示す工程
の後に行なわれる工程を示す断面図である。

【図２５】同実施の形態において、図２４に示す工程
の後に行なわれる工程を示す断面図である。

【図２６】同実施の形態において、図２５に示す工程
の後に行なわれる工程を示す断面図である。

【図２７】同実施の形態において、図２６に示す工程
の後に行なわれる工程を示す断面図である。

【図２８】従来の第１の例に係る半導体装置の一断面
図である。

【図２９】図２８に示す半導体装置の他の断面図であ
る。

【図３０】従来の第２の例に係る半導体装置の一断面
図である。

【図３１】図３０に示す半導体装置の他の断面図であ
る。

【図３２】第２の例に係る半導体装置の問題点を説明
するための一断面図である。

【図３３】第１の例に係る半導体装置の問題点を説明
するための一断面図である。

【図３４】第２の例に係る半導体装置の問題点を説明
するための他の断面図である。

【図３５】第１の例に係る半導体装置の問題点を説明
するための他の断面図である。

【符号の説明】

２シリコン基板、３，１６，１７ａ，１７ｂ溝、
４，１８シリコン酸化膜、４ａ，４ｂ，１８ａサイ
ドウォール酸化膜、６，２０トンネル酸化膜、８，２
１，２４ポリシリコン膜、８ａ，２１ａフローティ
ングゲート電極、１０，２２ＯＮＯ膜、１１，２３
ゲート酸化膜、１２ａ，２４ａコントロールゲート電
極、１２ｂ，２４ｂゲート電極、１４フィールド酸
化膜、Ａメモリセル領域、Ｂ周辺回路領域。

Claims

【特許請求の範囲】

【請求項１】主表面を有する半導体基板と、前記半導体基板の前記主表面に形成され、底面および側
面を有する溝部と、前記溝部の前記底面上に第１の絶縁膜を介在させて形成
された第１の電極と、前記第１の電極上に第２の絶縁膜を介在させて形成され
た第２の電極とを備え、前記溝部の前記側面上には、前記第１の電極の側面から
前記半導体基板の側へ電荷が流れるのを阻止する側壁絶
縁膜が形成された、半導体装置。
【請求項２】前記側壁絶縁膜の上端が前記溝部の前記
側面内に位置し、前記第１の電極の上面が前記上端よりも低い位置にあ
る、請求項１記載の半導体装置。
【請求項３】前記第１の電極および前記第２の電極
は、前記溝部内に形成されている、請求項２記載の半導
体装置。
【請求項４】前記側壁絶縁膜は上端面を有し、前記第１の電極の上面と前記側壁絶縁膜の前記上端面と
が略同一平面内にある、請求項１記載の半導体装置。
【請求項５】前記第１の電極の上面と前記側壁絶縁膜
の前記上端面とは、研磨を施すことにより形成された、
請求項４記載の半導体装置。
【請求項６】前記側壁絶縁膜は、前記半導体基板上に
形成された側壁絶縁膜となる層に異方性エッチングを施
すことにより形成された、請求項１〜５のいずれかに記
載の半導体装置。
【請求項７】半導体基板の主表面に、底面と側面とを
有する溝部を形成する工程と、前記溝部の前記側面内に上端が位置する側壁絶縁膜を形
成する工程と、前記溝部の前記底面上に第１の絶縁膜を形成する工程
と、前記側壁絶縁膜および前記第１の絶縁膜を覆うように前
記半導体基板上に第１の導電層を形成する工程と、前記第１の導電層にエッチングを施すことにより、前記
第１の導電層の上面を前記側壁絶縁膜の上端の位置より
も低くして前記溝部内に第１の電極を形成する工程と、前記第１の電極上に第２の絶縁膜を介在して、第２の電
極を形成する工程とを備えた、半導体装置の製造方法。
【請求項８】前記第２の電極を形成する工程は、前記
溝部内に形成する工程を含む、請求項７記載の半導体装
置の製造方法。
【請求項９】半導体基板の主表面に、底面と側面とを
有する溝部を形成する工程と、前記溝部の前記側面上、前記底面および前記半導体基板
の前記主表面上に側壁絶縁膜となる層を形成する工程
と、前記側壁絶縁膜となる層に異方性エッチングを施すこと
により、前記溝部の前記底面のみを露出する工程と、露出した前記溝部の前記底面上に第１の絶縁膜を形成す
る工程と、前記側壁絶縁膜となる層および前記第１の絶縁膜を覆う
ように前記半導体基板上に第１の導電層を形成する工程
と、前記第１の導電層および前記側壁絶縁膜となる層に研磨
処理を施すことにより、前記溝部内に、側壁絶縁膜およ
び第１の電極を形成する工程と、前記第１の電極上に第２の絶縁膜を介在して、第２の電
極を形成する工程とを備えた、半導体装置の製造方法。