JPH05189299A - メモリ管理装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のメモリブロックからなるメモリプール
の捕捉解放処理の高速化を図る。 【構成】 メモリシステム２６は基本単位サイズに区分
された複数のメモリブロック１〜ｎを収容している。Ｃ
ＡＭセル１９は複数のＣＡＭセル２０−１〜２０−ｋか
らなり、各ＣＡＭセルは状態記憶部２１と比較器２２で
構成される。一つのＣＡＭセル２０−ｉはｎ／ｋ個（ｎ
はメモリブロック数、ｋはＣＡＭセル数）のメモリブロ
ックに対応し、状態記憶部２１−ｉは自分が受持つメモ
リブロックの空塞状態を記憶する。比較レジスタ１７は
検索対象データを記憶する。各ＣＡＭセルま比較器２２
は並列に動作し、比較レジスタ１７と当該状態記憶部２
１の値を比較する。アドレス生成回路２３は、検索条件
を満足するＣＡＭセルのアドレス（空きメモリブロック
アドレス）を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムに
おけるメモリ管理装置に係り、詳しくは、複数のメモリ
ブロックからなるメモリプールの捕捉解放の処理を高速
に行うメモリ管理装置に関するものである。

【０００２】

【従来の技術】コンピュータシステムにいては、複数の
メモリブロックからなるメモリプールを設け、要求に応
じてメモリプールから必要なサイズのメモリブロックを
切り出して使用することが良く行われる。従来、このよ
うなメモリブロックの捕捉解放の処理方式としては、ア
イドルチェーン方式と呼ばれる方式が知られている（例
えば日本電信電話公社編 ディジタル交換機［３］ソフ
トウエアの基礎、ｐｐ．５８、１９８４年 電気通信共
済会発行）。

【０００３】アイドルチェーン方式では、図７に示すよ
うに、一定サイズの空きメモリブロック４０−１、４０
−２、…４０−ｎを順にチェーンでつないで空きメモリ
ブロックキューを構成し、該キューのヘッドポインタ４
１には先頭空きメモリブロック４０−１の先頭アドレス
を、キューのテールポインタ４２には最後尾空きメモリ
ブロック４０−ｎの先頭アドレスを記憶する。そして、
アプリケーションプログラムからのメモリ捕捉の要求に
対して、メモリ管理プログラムはヘッドポインタ４１の
情報をもとに空きメモリブロックキューから先頭のメモ
リブロック４０−１を取り外して使用し、メモリ解放の
場合には、テールポインタ４２の情報をもとに空きメモ
リブロックキューの最後尾のメモリブロック４０−ｎ
に、解放されたメモリブロックを付加する等の処理を行
う。

【０００４】

【発明が解決しようとする課題】上記アイドルチェーン
方式には、メモリブロックの捕捉、解放の要求毎にソフ
トウエアでチェーンを張り変える（ポインタ値を設定し
直す）必要があるために、処理に時間がかかる問題があ
る。更に、アイドルチェーン方式でいろいろなサイズの
メモリブロックの捕捉を行おうとすると、２つあるいは
それ以上の空きメモリブロックがメモリプール内で連続
エリアを占有していて１つのブロックにまとめられるか
どうかを調べることが必要となる。そのため、チエーン
されたすべてのメモリブロックをサーチして連続エリア
が存在するかどうかをチエックすることが必要となり、
処理オーバヘッドが非常に大きくなるという問題があ
る。

【０００５】本発明の目的は、各種のサイズのメモリブ
ロックの捕捉／解放処理を高速に効率良く実行するため
のメモリ管理装置を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、メモリを複数のブロックに分割
し、各メモリブロックに対応して空き／塞がりを記憶す
る複数の空塞記憶手段と、各空塞記憶手段を並列検索し
て空きメモリブロックに対応する空塞記憶手段を選択す
る制御手段と、該選択した空塞記憶手段に対応するメモ
リブロックのアドレスを生成するアドレス生成手段とを
有することを特徴とする。

【０００７】また、請求項２の発明は、メモリを複数種
類のブロックサイズからなる複数のブロックに分割し、
前記複数の空塞記憶手段をメモリブロックサイズの種類
ごとにグループ分けし、前記制御手段は指定されたメモ
リブロックサイズに対応する空塞記憶手段のグループの
みを並列検索することを特徴とする。

【０００８】請求項３の発明は、メモリを一定長サイズ
の複数のブロックに分割し、それを所定数ごとにまとめ
て複数のメモリブロック・グループとし、各メモリブロ
ック・グループに対応して、それに含まれる各メモリブ
ロックの空き／塞がりを記憶する複数の空塞記憶手段
と、各空塞記憶手段を並列検索して、各メモリブロック
・グループ内の一つあるいは２つ以上の連続した空きメ
モリブロックを有する空塞記憶手段を選択する制御手段
と、該選択した空塞記憶手段の空きメモリブロックに対
応するアドレスを生成するアドレス生成手段とを有する
ことを特徴とする。

【０００９】請求項４の発明は、メモリを複数種類のブ
ロックサイズからなる複数のブロックに分割し、各メモ
リブロックに対応して、空き／塞がり、ブロックサイズ
及びメモリブロックアドレスを記憶する複数の空塞記憶
手段と、各空塞記憶手段を並列検出して、指定されたメ
モリブロックサイズの空きメモリブロックに対応する空
塞記憶手段を選択し、記憶されているメモリブロックア
ドレスを読み出す制御手段とを有することを特徴とす
る。

【００１０】請求項５の発明は、メモリを複数種類のブ
ロックサイズからなる複数のブロックに分割し、各メモ
リブロックに対応して、空き／塞がり及びブロックサイ
ズを記憶する複数の空塞記憶手段と、各空塞記憶手段を
並列検索して、指定されたメモリブロックサイズの空き
メモリブロックに対応する空塞記憶手段を選択する制御
手段と、該選択した空塞記憶手段に対応するメモリブロ
ックのアドレスを生成するアドレス生成手段とを有する
ことを特徴とする。

【００１１】

【作用】本発明では、連想メモリ（ＣＡＭ；Ｃｏｎｔｅ
ｎｔ ＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）の並列検
索機能を用いる。これにより、固定長のメモリブロック
のみならず可変長のメモリブロックに対しても空きメモ
リブロックを高速に検出することが可能になる。

【００１２】

【実施例】以下、図面を参照して本発明の一実施例を説
明する。

【００１３】図１は、本発明の一実施例を示すブロック
図である。同図において、１１はプロセッサ、１２はメ
モリバス、１３は本発明を構成するメモリ管理装置、２
６は一定長に区切られたｎ個のメモリブロックを収容す
るメモリシステムである。メモリ管理装置１３はアドレ
スレジスタ１４、データレジスタ１５、メモリ管理制御
部１６、比較レジスタ１７、マスクレジスタ１８、ＣＡ
Ｍセルアレイ１９、アドレス生成回路２３、状態レジス
タ２４及びセマフォレジスタ２５から成る。

【００１４】アドレスレジスタ１４は、メモリマップド
Ｉ／Ｏ形式でメモリ管理装置１３内の各種内部レジスタ
をアクセスするためのアドレスを記憶する。データレジ
スタ１５は、アドレスレジスタ１４で指定された各種内
部レジスタに読み書きするためのデータを記憶する。メ
モリ管理制御部１６は、メモリ管理装置１３の全体の制
御を司る。比較レジスタ１７は検索対象のデータを記憶
する。マスクレジスタ１８は、比較レジスタ１７内の各
ビットに対して、後述するＣＡＭセル内の状態記憶部の
情報と比較を行うかどうかを指定するビットパタン（マ
スクパタン）を記憶するものである。

【００１５】ＣＡＭセルアレイ１９は、複数のＣＡＭセ
ル２０−１、２０−２、…２０−ｋから構成される。こ
こで、Ｌ＝ｎ／ｋ（ｎはメモリブロックの数、ｋはＣＡ
Ｍセルの数）の関係を有し、Ｌは一つのＣＡＭセルが受
け持つメモリブロック数を表わす。各ＣＡＭセル２０−
ｉ（ｉ＝１、…、ｋ）は、自分が受け持つメモリブロッ
クの空塞情報を記憶する状態記憶部２１−ｉと比較器２
２−ｉより構成される。各比較器２２−ｉは状態記憶部
２１−ｉの内容と比較レジスタ１７の内容を、マスクレ
ジスタ１８でマスクされたビット位置を除いたビットに
ついて比較する機能を有する。各ＣＡＭセル２０−ｉの
比較器２２−ｉが互いに並列に比較動作を行う（いわゆ
る並列検索あるいは連想検索を行う）ことによって、比
較レジスタ１７の値にどのＣＡＭセルの状態記憶部の値
が一致しているかを高速に検出することができる。さら
に、マスクレジスタ１８に設定するビットパタンを変え
ることにより、Ｌ以内で、一つあるいは２つ以上の連続
した空きメモリブロックを任意に検出することができ
る。

【００１６】一致アドレス生成回路２３は、各ＣＡＭセ
ル２０−ｉの比較器２２−ｉで比較を行った結果、条件
を満足するＣＡＭセルのアドレスを生成するものであ
る。状態レジスタ２４は比較結果の状態情報を記憶する
レジスタである。

【００１７】セマフォレジスタ２５はプロセッサ１１と
メモリ管理装置１３の間の同期をとるためのもので、プ
ロセツサ１１からデータレジスタ１５にメモリ捕捉／解
放要求コマンドが送られてくると、該セマフォレジスタ
２５にビジー表示が立てられて、次のコマンドが入って
こないように制御するものである。即ち、プロセッサ１
１はメモリ管理装置１３内のデータレジスタ１５を含む
各種内部レジスタにコマンドやデータを書込んだり、該
内部レジスタからデータを読み出したりする前に、必ず
セマフォレジスタ２５を読み、メモリ管理装置１３が直
前の命令を終了したかどうかを確認する。

【００１８】図２は各ＣＡＭセル２０−ｉ内の状態記憶
部２１−ｉの構成例を示したものである。即ち、状態記
憶部２１−ｉはＬビット（Ｌ＝ｎ／ｋ）からなり、各ビ
ットはアドレスの小さい方から順に該ＣＡＭセル２０−
ｉが受け持つ各メモリブロックに１：１に対応してお
り、０ならば対応するメモリブロックが空きで、１なら
ば使用中であることを示している。したがって、図１に
おいて、ＣＡＭセル２０−１の状態記憶部２１−１は最
初のＬ個のメモリブロック（メモリブロック１〜メモリ
ブロックＬ）に関する空塞情報を記憶し、ＣＡＭセル２
０−２の状態記憶部２１−２は次のＬ個のメモリブロッ
ク（メモリブロックＬ＋１〜メモリブロック２Ｌ＋１）
に関する空塞情報を記憶すると言う具合に、メモリシス
テム２６の各メモリブロックと対応している。そして、
比較レジスタ１７の情報との連想比較で一致が生じたＣ
ＡＭセル２０−ｉの比較器２２−ｉがアドレス生成回路
２３を起動し、アドレス生成回路２３は対応する空きメ
モリブロックの先頭アドレスを生成するように構成され
ている。

【００１９】簡単のために、ここでは、メモリシステム
２６は１Ｋバイトを基本単位としてメモリブロックが構
成され、メモリアドレスが０番地から順にアドレス付け
されているものと仮定する。また、各ＣＡＭセル２０−
ｉは各々８個のメモリブロックを受け持つとし、各状態
記憶部２１−ｉはＬ＝８ビットで構成され、比較レジス
タ１７とマスクレジスタ１８もＬ＝８ビット構成とす
る。以下、図１の動作を、４Ｋバイトのメモリ確保要求
が発生した場合を例に図３及び図４を用いて説明する。

【００２０】プロセッサ１１でメモリ管理プログラムが
実行され、メモリマップドＩ／Ｏ命令によって図３に示
すように、メモリ管理装置１３へのコマンドとその補助
情報がデータレジスタ１５に送られてくる。具体的に
は、４Ｋバイトのメモリ確保要求の場合、図４（１）の
情報がデータレジスタ１５にセットされる。該データレ
ジスタ１５にコマンドが設定されると、メモリ管理制御
部１６では、まず、新しいコマンドがデータレジスタ１
５に設定されて処理競合が生じないようにするため、セ
マフォレジスタ２５にメモリ管理装置１３がビジーであ
ることを表示しておく。プロセッサ１１はセマフォレジ
スタ２５の値を適宜読み出し、メモリ管理装置１３の処
理が完了したかどうかをチエックする。次に、メモリ管
理制御部１６はデータレジスタ１５内のコマンド６０が
「メモリ捕捉要求」コマンドであることを解釈して、図
４（２）のように、比較レジスタ１７に空きメモリブロ
ックを見つけるためのパタン６２（＝オールゼロ）をセ
ットする。次に、メモリ管理制御部１６はデータレジス
タ１５の補助情報６１で指定されたメモリサイズが［４
Ｋバイト］であることを解釈して、図４（３）に示すよ
うに、マスクレジスタ１８に下４ビットが０で、残り
（上位４ビット）が１のマスクパタン６３を設定する。
これは、各ＣＡＭセル２０−ｉ内の状態記憶部２１−ｉ
の情報と比較レジスタ１７の情報とを並列比較する際
に、上位４ビットはマスクをかけて下位４ビットのみで
比較すべきことを表している。その後、メモリ管理制御
部１６は各ＣＡＭセル２０−ｉに並列比較動作（並列検
索）を指示する。

【００２１】各ＣＡＭセル２０−ｉでは、比較器２２−
ｉにおいて状態記憶部２１−ｉの情報と比較レジスタ１
７の情報とを下位４ビットについて比較し、各々自分が
受け持つ隣接する４個のメモリブロック（各メモリブロ
ックは１Ｋバイトなので計４Ｋバイト）が空きエリアに
なっているかどうかを検索する。検索結果（比較結果）
はアドレス生成回路２３を介して状態レジスタ２４に設
定される。もし、４メモリブロックの連続した空エリア
が見つからなければ、メモリ管理制御部１６は、図４
（４）に示すようにマスクレジスタ１８の内容を１ビッ
ト左にローテートしたマスクパタン６４を設定して再
度、各ＣＡＭセル２０−ｉに並列検索を指示する。この
マスクパタンでも空きエリアが検出できなければ、更に
１ビット左にローテートすると言う具合に、一致パタン
が見つかるか、あるいは図４（５）の最終マスクパタン
６５に到達するまで、並列検索を繰り返す。一致パタン
が見つかれば、一致したＣＡＭセルの比較器２２−ｉか
らの指示で、アドレス生成回路２３により空きブロック
の先頭アドレスが生成され、検索結果と一緒に状態レジ
スタ２４に設定され、さらに最終的に該先頭アドレスは
データレジスタ１５にも設定される。図４（６）は、Ｃ
ＡＭセル２０−１において図４（５）のマスクパタン６
５に一致したとして、４０９６番地が状態レジスタ２４
に設定されたことを示している。この４０９６番地がデ
ータレジスタ１５にも設定される。メモリ管理制御部１
６は、状態レジスタ２４の内容にもづき、一致したＣＡ
Ｍセルの状態記憶部における対応する４ビットを０（空
き）から１（使用中）に書き換え、使用中を宣言する。
なお、複数のＣＡＭセルが一致した場合には、アドレス
生成回路２３で、そのうちの１つを選択し、対応するア
ドレスを生成し、状態レジスタ２４とデータレジスタ１
５に値を設定する。

【００２２】メモリ捕捉要求の処理が完了すると、メモ
リ管理制御部１６はセマフォレジスタ２５をクリアして
処理終了の表示をする。これにより、プロセッサ１１は
次のメモリマップドＩ／Ｏ命令を実行し、データレジス
タ１５に設定された空きメモリブロックの先頭アドレス
を読み取る。

【００２３】次に、当該メモリブロックを解放する場合
には、プロセッサ１１によりメモリマップドＩ／Ｏ命令
で図４（７）に示すような情報６７、６８、６９がデー
タレジスタ１５に設定される。その結果、メモリ管理制
御部１６は、コマンドが［メモリ解放要求］で４Ｋバイ
トのメモリブロックの先頭番地が「４０９６番地］であ
ることを解釈して、対応するＣＡＭセル２０−１をアク
セスし、状態記憶部２１−１の対応する４ビットを１
（使用中）から０（空き）に書き換える。この処理の実
行中、メモリ管理制御部１６はセマフォレジスタ２５に
ビジー表示をたてておき、終了すると、該セマフォレジ
スタ２５をクリアしてプロセッサ１１に通知する。

【００２４】なお、図１の実施例において、Ｌ＝１とし
て、ＣＡＭセルと２０−ｉメモリブロックｉとを１対１
に対応させることによって、固定サイズ（実施例では１
Ｋバイト）のみのメモリブロックを検索することができ
る。また、その変型例として、複数の種類のメモリブロ
ックを管理する場合には、ＣＡＭセルアレイ１９を予め
ブロックサイズ毎に複数のＣＡＭセル群に分割してお
き、検索時は指定されたブロックサイズに属するＣＡＭ
セル群の範囲のみをアクセスするようにすればよい。例
えば、各々が１２８メモリブロックからなる１Ｋバイト
と４Ｋバイトの２種類のメモリブロック群のメモリ管理
を行う場合には、ＣＡＭセルアレイ１９を２５６個のＣ
ＡＭセルで構成し、その１番目から１２８番目までを１
Ｋバイトメモリブロックの空塞管理に割り当て、１２９
番目から２５６番目までは４Ｋバイトメモリブロックの
空塞管理に割り当てることとし、１Ｋバイトメモリブロ
ックの捕捉要求に対してはＣＡＭセルアレイ１９の１番
目から１２８番目のＣＡＭセルのみを検索するが、４Ｋ
バイトメモリブロックの捕捉要求に対しては１２９番目
から２５６番目のＣＡＭセルのみを検索するように構成
すればよい。

【００２５】次に、各種サイズのメモリブロックの捕
捉、解放をさらに効率良く行える本発明の他の実施例を
説明する。この実施例は、図１において上記と同様にＬ
＝１とし、ＣＡＭセルアレイ１９の各ＣＡＭセル２０−
ｉとメモリシステム２６の各メモリブロックｉとを１対
１に対応づけるものであるが、各メモリブロックは種々
のサイズからなり、固定長ではない。

【００２６】図５は、本実施例の場合の各ＣＡＭセル２
０−ｉ内の状態記憶部２１−ｉの構成例を示したもの
で、当該ＣＡＭセル２０−ｉが受け持つメモリブロック
ｉの空塞表示ビット７０、ブロックサイズ７１、ブロッ
ク先頭アドレス７２の各フィールドよりなる。

【００２７】図６は本実施例に対応するデータレジスタ
１５、比較レジスタ１７、マスクレジスタ１８の内容の
具体例である。図６（１）に示すように、データレジス
タ１５にメモリ捕捉要求７３とその補助情報７４として
４Ｋバイトが設定されたとする。この場合、メモリ管理
制御部１６は、図６（２）に示すように比較レジスタ１
７に、空塞表示ビット７５として０（空）、ブロックサ
イズ７６として４Ｋバイト（２進数表示で０１００）を
設定する。比較レジスタ１７のビット構成中、状態記憶
部２１−ｉのブロック先頭アドレスフィールド７２に対
応する部分は不使用とする。さらに、メモリ管理制御部
１６は、図６（３）に示すようにマスクレジスタ１８
に、比較レジスタ１７の空塞表示ビット７５とブロック
サイズ・フィールド７６に対応するビット位置が０、残
りの部分が１（マスク）のビットパタンを設定する。

【００２８】その後、メモリ管理制御部１６がＣＡＭセ
ルアレイ１９の各ＣＡＭセル２０−ｉに並列比較動作
（並列検索）を指示することにより、各ＣＡＭセル２０
−ｉでは、状態記憶部２１−ｉの空塞表示ビット７０と
ブロックサイズ７１のパタンと比較レジスタ１７の空塞
表示ビット７５とブロックサイズ７６のパタンとを比較
器２２−ｉで比較し、一致を検出すると、その状態記憶
部のブロック先頭アドレス・フィールド７２の内容（ブ
ロックサイズが４Ｋバイトで空きメモリブロックの先頭
アドレス）を状態レジスタ２４とデータレジスタ１５に
設定する。以後の動作は先の実施例の場合と同じであ
る。

【００２９】なお、本実施例においては、ブロック先頭
アドレスは各ＣＡＭセル２０−ｉ内の状態記憶部２１−
ｉに記憶させるようにしたが、これを通常のランダムア
クセスメモリ（ＲＡＭ）に記憶させ、検索により一致し
たＣＡＭセルのアドレスをアドレス生成回路２３で生成
し、このアドレスをＲＡＭに供給してブロック先頭アド
レスを取り出すようにしてもよい。

【００３０】

【発明の効果】

（１）請求項１の発明では、連想メモリの連想検索機能
を用いることにより、複数のメモリブロックからなるメ
モリプールの捕捉解放の処理を高速に行うことができ、
従来処理オーバヘッドの大きかったメモリ管理処理を大
幅に軽減することが可能になる。 （２）請求項２の発明では、複数種類のブロックサイズ
からなるメモリブロックを並列検索する場合、検索対象
のメモリブロックをしぼり込むことが可能になる。 （３）請求項３の発明では、単位ブロック長から、その
整数倍のサイズの任意のメモリブロックについて、捕捉
解放の処理を高速に行うことができる。 （４）請求項４の発明では、各種サイズのメモリブロッ
クからなるメモリプールの捕捉解放を非常に効率良く行
うことができ、さらに、メモリブロックに対応するアド
レスはあらかじめ記憶してあるため、アドレス生成機構
は不要である。 （５）請求項５の発明では、各種サイズのメモリブロッ
クからなるメモリプールの捕捉解放を効率的に行うこと
ができると共に、請求項４の発明とは逆にメモリブロッ
クに対応するアドレスを記憶しておく必要がないため、
連想メモリの容量を軽減できる。

【図面の簡単な説明】

【図１】本発明のメモリ管理装置の一実施例のブロック
図である。

【図２】図１のＣＡＭセル内の状態記憶部の構成例を示
す図である。

【図３】図１のデータレジスタに設定されるメモリ捕捉
／解放要求の構成例を示す図である。

【図４】図１のメモリ管理装置内の各種レジスタに設定
される情報の具体例を示す図である。

【図５】図１のＣＡＭセル内の状態記憶部の別の構成例
を示す図である。

【図６】図１のメモリ管理装置内の各種レジスタに設定
される情報の別の具体例を示す図である。

【図７】従来のアイドルチェーン方式のメモリ管理を説
明する図である。

【符号の説明】

１１ プロセッサ １２ メモリバス １３ メモリ管理装置 １６ メモリ管理制御部 １７ 比較レジスタ １８ マスクレジスタ １９ ＣＡＭセルアレイ ２０−ｉ ＣＡＭセル ２１−ｉ状態記憶部 ２２−ｉ 比較器 ２３ アドレス生成回路 ２４ 状態レジスタ ２５ セマフォレジスタ ２６ メモリシステム

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリを複数のブロックに分割し、各メ
   モリブロックに対応して空き／塞がりを記憶する複数の
   空塞記憶手段と、各空塞記憶手段を並列検索して空きメ
   モリブロックに対応する空塞記憶手段を選択する制御手
   段と、該選択した空塞記憶手段に対応するメモリブロッ
   クのアドレスを生成するアドレス生成手段とを有するこ
   とを特徴とするメモリ管理装置。
2. 【請求項２】 メモリを複数種類のブロックサイズから
   なる複数のブロックに分割し、前記複数の空塞記憶手段
   をメモリブロックサイズの種類ごとにグループ分けし、
   前記制御手段は指定されたメモリブロックサイズに対応
   する空塞記憶手段のグループのみを並列検索することを
   特徴とする請求項１記載のメモリ管理装置。
3. 【請求項３】 メモリを一定長サイズの複数のブロック
   に分割し、それを所定数ごとにまとめて複数のメモリブ
   ロック・グループとし、各メモリブロック・グループに
   対応して、それに含まれる各メモリブロックの空き／塞
   がりを記憶する複数の空塞記憶手段と、各空塞記憶手段
   を並列検索して、各メモリブロック・グループ内の一つ
   あるいは２つ以上の連続した空きメモリブロックを有す
   る空塞記憶手段を選択する制御手段と、該選択した空塞
   記憶手段の空きメモリブロックに対応するアドレスを生
   成するアドレス生成手段とを有することを特徴とするメ
   モリ管理装置。
4. 【請求項４】 メモリを複数種類のブロックサイズから
   なる複数のブロックに分割し、各メモリブロックに対応
   して、空き／塞がり、ブロックサイズ及びメモリブロッ
   クアドレスを記憶する複数の空塞記憶手段と、各空塞記
   憶手段を並列検索して、指定されたメモリブロックサイ
   ズの空きメモリブロックに対応する空塞記憶手段を選択
   し、記憶されているメモリブロックアドレスを読み出す
   制御手段とを有することを特徴とするメモリ管理装置。
5. 【請求項５】 メモリを複数種類のブロックサイズから
   なる複数のブロックに分割し、各メモリブロックに対応
   して、空き／塞がり及びブロックサイズを記憶する複数
   の空塞記憶手段と、各空塞記憶手段を並列検索して、指
   定されたメモリブロックサイズの空きメモリブロックに
   対応する空塞記憶手段を選択する制御手段と、該選択し
   た空塞記憶手段に対応するメモリブロックのアドレスを
   生成するアドレス生成手段とを有することを特徴とする
   メモリ管理装置。