JPS5994283A - バツフアメモリ制御装置 - Google Patents
バツフアメモリ制御装置Info
- Publication number
- JPS5994283A JPS5994283A JP57202866A JP20286682A JPS5994283A JP S5994283 A JPS5994283 A JP S5994283A JP 57202866 A JP57202866 A JP 57202866A JP 20286682 A JP20286682 A JP 20286682A JP S5994283 A JPS5994283 A JP S5994283A
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- JP
- Japan
- Prior art keywords
- buffer memory
- block
- column
- address
- blocks
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔本発明の属する技術分野〕
本発明は情報処理装置に於けるバッファメモリ制御装置
に関するものである。
に関するものである。
一般に情報処理装置に於けるバッファメモリに格納され
ているデータは、情報処理装置外部の大容量メモリ内の
一部のデータのコピーであり、この大容量メモリとバッ
ファメモリはブロックと呼ばれる数語〜数十語のデータ
を単位としてマツピングされる。
ているデータは、情報処理装置外部の大容量メモリ内の
一部のデータのコピーであり、この大容量メモリとバッ
ファメモリはブロックと呼ばれる数語〜数十語のデータ
を単位としてマツピングされる。
第１図は、バッファメモリの方式として一般に使用され
ているセットアソシアティブ方式を説明する図であり、
１０はバッファメモリ上に存在すルフロックのアドレス
を格納したアドレス−アレイ、２０は大容量メモリ、３
１と３２はアドレス比較器である。この方式ではバッフ
ァメモリおよび大容量メモリ上のブロックをいくつかの
カラムに分割し、バッファメモリ内の各カラム（第１図
では４カラム）中のロウ数と呼ばれるブロック数を複数
個（第１図ではロウ数２）とし、マツピングは同一カラ
ム内に固定し、バッファメモリと大容量メモリのロウ番
号のマツピングは任意とする。
ているセットアソシアティブ方式を説明する図であり、
１０はバッファメモリ上に存在すルフロックのアドレス
を格納したアドレス−アレイ、２０は大容量メモリ、３
１と３２はアドレス比較器である。この方式ではバッフ
ァメモリおよび大容量メモリ上のブロックをいくつかの
カラムに分割し、バッファメモリ内の各カラム（第１図
では４カラム）中のロウ数と呼ばれるブロック数を複数
個（第１図ではロウ数２）とし、マツピングは同一カラ
ム内に固定し、バッファメモリと大容量メモリのロウ番
号のマツピングは任意とする。
バッファメモリ１０にアクセスするときには、アクセス
するアドレスからカラムを一義的に決定し。
するアドレスからカラムを一義的に決定し。
ロウ数だけ用意したアドレス比較器（この場合３１と３
２）によりアドレス・アレイ１０の内容とアクセス・ア
ドレスを比較し、一致するアドレスがあればそれに対応
したデータをバッファメモリ１０から読出し、無ければ
該カラム内のどれか１つのバッファメモリのブロックに
大容量メモリ２０からロードする。
２）によりアドレス・アレイ１０の内容とアクセス・ア
ドレスを比較し、一致するアドレスがあればそれに対応
したデータをバッファメモリ１０から読出し、無ければ
該カラム内のどれか１つのバッファメモリのブロックに
大容量メモリ２０からロードする。
ところで上記のようなセットアソシアティブ方式のバッ
ファメモリにおいては、ロウ数が大きくなるほどバッフ
ァメモリの使用効率がよくなることが一般に知られてい
るが、バッファメモリ内のブロックが障害等により使用
不能となったときはそのブロックは使用禁止としなけれ
ばならない。
ファメモリにおいては、ロウ数が大きくなるほどバッフ
ァメモリの使用効率がよくなることが一般に知られてい
るが、バッファメモリ内のブロックが障害等により使用
不能となったときはそのブロックは使用禁止としなけれ
ばならない。
従ってこのとき対応するカラム内のロウ数が減ることに
なり、そのカラムの使用効率が悪くなって性能が低下す
る。そして特にバッファメモリのロウ数が小さい構成は
どその影響が顕著であるという欠点があった。
なり、そのカラムの使用効率が悪くなって性能が低下す
る。そして特にバッファメモリのロウ数が小さい構成は
どその影響が顕著であるという欠点があった。
したがって本発明の目的は、バッファメモリ内のブロッ
クに障害が発生しても性能低下を少なくしたバッファメ
モリ装置を提供することにある。
クに障害が発生しても性能低下を少なくしたバッファメ
モリ装置を提供することにある。
本発明のバッファメモリ装置は、上記の目的を達成する
ために、バッファメモリ内のブロックが該ブロックの障
害等により使用禁止となったとき該ブロックに対応する
データをバッファメモリ内の他の使用禁止状態にないブ
ロックにその本来のデータとともに割当てるようにしだ
ものである。
ために、バッファメモリ内のブロックが該ブロックの障
害等により使用禁止となったとき該ブロックに対応する
データをバッファメモリ内の他の使用禁止状態にないブ
ロックにその本来のデータとともに割当てるようにしだ
ものである。
本発明によれば、使用禁止状態にあるブロックを示す情
報を保持する記憶手段と、バッファメモリ内の使用禁止
状態にない第１のブロックに対してあらかじめ定められ
た同じくバッファメモリ内の第２のブロックが使用禁止
状態にあるときに。
報を保持する記憶手段と、バッファメモリ内の使用禁止
状態にない第１のブロックに対してあらかじめ定められ
た同じくバッファメモリ内の第２のブロックが使用禁止
状態にあるときに。
第１のブロックへのアクセス要求に対してはそのまま第
１のブロックへ、第２のブロックへのアクセス要求に対
しても第１のブロックへアクセスするように、前記記憶
手段によって保持された使用禁止ブロックの情報をもと
に前記バッファメモリへのアクセス・アドレスを変換す
る手段とを有することを特徴とするバッファメモリが得
られる。
１のブロックへ、第２のブロックへのアクセス要求に対
しても第１のブロックへアクセスするように、前記記憶
手段によって保持された使用禁止ブロックの情報をもと
に前記バッファメモリへのアクセス・アドレスを変換す
る手段とを有することを特徴とするバッファメモリが得
られる。
次に本発明につき詳細に説明する。
第２図は本発明の一実施例の構成を示すブロック図であ
る。第２図において、１１はロウ０のアドレスアレイ、
１２はロウ１のアドレスアレイ。
る。第２図において、１１はロウ０のアドレスアレイ、
１２はロウ１のアドレスアレイ。
３１と３２はアドレス比較器、（以上第１図と同じ）、
４０はバッファメモリのカラムアドレスを保持するレジ
スタ、５０はバッファメモリの使用禁止状態の情報を保
持するレジスタ、６０はレジスタ４０のカラムアドレス
をレジスタ５０の内容に従ってバッファメモリのロウラ
インごとにアト（５） レス変換しバッファメモリのそれぞれのロウラインに与
えるアドレス変換部、７１と７２はアドレウ０とロウ１
のデータアレイをあられしている。
４０はバッファメモリのカラムアドレスを保持するレジ
スタ、５０はバッファメモリの使用禁止状態の情報を保
持するレジスタ、６０はレジスタ４０のカラムアドレス
をレジスタ５０の内容に従ってバッファメモリのロウラ
インごとにアト（５） レス変換しバッファメモリのそれぞれのロウラインに与
えるアドレス変換部、７１と７２はアドレウ０とロウ１
のデータアレイをあられしている。
第３図は第２図の実施例の動作を説明するだめの図であ
り、１１．１２および２０は第１図におけると同じくロ
ウ０のアドレスアレイ、ロウ１のアドレスアレイ、およ
び情報処理装置の外部にある大容量メモリをそれぞれあ
られしている。以下第２図および第３図を併せ参照して
説明すると。
り、１１．１２および２０は第１図におけると同じくロ
ウ０のアドレスアレイ、ロウ１のアドレスアレイ、およ
び情報処理装置の外部にある大容量メモリをそれぞれあ
られしている。以下第２図および第３図を併せ参照して
説明すると。
大容量メモリ２０のカラム２の中のデータにアクセスす
る場合、レジスタ４０にはバッファメモリのカラム２の
カラムアドレスがセットされる。このとき、バッファメ
モリのカラム２の中のブロックは、ロウ１．ロウ２とも
に使用禁止状態にはないために、アドレス変換部６ｏで
はカラムアドレスの変換は行われず、そのままアドレス
アレイ１１と１２のカラム２のブロックＣおよびｄが読
出され、アドレス比較器３１と３２によって比較（６） アドレスＡと比較され、ブロックＣまたはｄの内容と一
致したならば一致した側のロウ番号のデータアレイ８１
あるいは８２からのデータを選択する。両者ともに一致
しなかったならば、必要なブロックが大容量メモリ２０
からバッファメモリのカラム２の中のどれか１つにロー
ドされる。
る場合、レジスタ４０にはバッファメモリのカラム２の
カラムアドレスがセットされる。このとき、バッファメ
モリのカラム２の中のブロックは、ロウ１．ロウ２とも
に使用禁止状態にはないために、アドレス変換部６ｏで
はカラムアドレスの変換は行われず、そのままアドレス
アレイ１１と１２のカラム２のブロックＣおよびｄが読
出され、アドレス比較器３１と３２によって比較（６） アドレスＡと比較され、ブロックＣまたはｄの内容と一
致したならば一致した側のロウ番号のデータアレイ８１
あるいは８２からのデータを選択する。両者ともに一致
しなかったならば、必要なブロックが大容量メモリ２０
からバッファメモリのカラム２の中のどれか１つにロー
ドされる。
大容量メモリ２０のカラム１の中のデータにアクセスす
る場合、レジスタ４０にはバッファメモリのカラム１の
カラムアドレスがセットされるが。
る場合、レジスタ４０にはバッファメモリのカラム１の
カラムアドレスがセットされるが。
カラム１のロウＯのブロックａが使用禁止状態にロック
ｂ７Ｐ一つになってしまい、カラム１へのアクセスに対
する性能が低下する。そこでレジスタ５０にブロックａ
が使用禁止状態にあることを記憶しておき、アドレス変
換部６０はこの情報をもトニパッファメモリのカラム１
へのアクセスに対して、ロウＯ側はカラム１の代わりに
カラム２へ。
ｂ７Ｐ一つになってしまい、カラム１へのアクセスに対
する性能が低下する。そこでレジスタ５０にブロックａ
が使用禁止状態にあることを記憶しておき、アドレス変
換部６０はこの情報をもトニパッファメモリのカラム１
へのアクセスに対して、ロウＯ側はカラム１の代わりに
カラム２へ。
ロウ１側のカラム１のブロックｂは使用禁止状態にない
のでそのままカラム１ヘアクセスするように、レジスタ
４０からのカラム−アドレスを変換し、アドレスアレイ
１１のブロックＣおよびアドレスアレイ■２のブロック
ｂを読出す。このときブロックＣおよびブロックｂに対
応するデータアレイのデータブロックも読出される。
のでそのままカラム１ヘアクセスするように、レジスタ
４０からのカラム−アドレスを変換し、アドレスアレイ
１１のブロックＣおよびアドレスアレイ■２のブロック
ｂを読出す。このときブロックＣおよびブロックｂに対
応するデータアレイのデータブロックも読出される。
読出されたブロックＣとｂはアドレス比較器３１と３２
で必要とするデータのアドレスと比較され、一致したな
らば対応するデータアレイ８１または８２からのデータ
を選択する。一致しなかったときには、必要なブロック
が大容量メモリ２０からバッファメモリのロウ０拳カラ
ム２のブロックＣまたはロウ０拳カラム１のブロックｂ
にロードされる。
で必要とするデータのアドレスと比較され、一致したな
らば対応するデータアレイ８１または８２からのデータ
を選択する。一致しなかったときには、必要なブロック
が大容量メモリ２０からバッファメモリのロウ０拳カラ
ム２のブロックＣまたはロウ０拳カラム１のブロックｂ
にロードされる。
以上の説明から分るように、バッファメモリ中の一部の
ブロックが使用禁止状態となったとき該ブロックに対応
していた情報を他の禁止状態にないブロックに対応させ
ることが出来る。従って本発明によるバッフ丁メモリ装
置においては、一部ブロックに障害が発生してもバッフ
ァメモ゛りの性能低下を少なくすることができる。
ブロックが使用禁止状態となったとき該ブロックに対応
していた情報を他の禁止状態にないブロックに対応させ
ることが出来る。従って本発明によるバッフ丁メモリ装
置においては、一部ブロックに障害が発生してもバッフ
ァメモ゛りの性能低下を少なくすることができる。
以下余白
第１図は、一般的なバッファメモリの方式としてのセッ
トアソシアティブ方式のバッファメモリの説明図、第２
図は本発明の一実施例を示すブロック図、第３図は第２
図に示した本発明の一実施例の動作を説明するだめの図
である。 記号の説明：１０．１１．１２はアドレス・アレイ、２
０は大容量メモリ、３１．３２はアドレス比較器、４０
はレジスタ、５０はレジスタ。 ６０はアドレス変換部、７１．７２はデータ選択用スイ
ッチ、８１，８２はデータ・アレイをそれぞれあられし
ている。 （９） ロウ→ ロウ→ ｏｒ ｏｔｚ−−−ｍ カラ
４序１図
トアソシアティブ方式のバッファメモリの説明図、第２
図は本発明の一実施例を示すブロック図、第３図は第２
図に示した本発明の一実施例の動作を説明するだめの図
である。 記号の説明：１０．１１．１２はアドレス・アレイ、２
０は大容量メモリ、３１．３２はアドレス比較器、４０
はレジスタ、５０はレジスタ。 ６０はアドレス変換部、７１．７２はデータ選択用スイ
ッチ、８１，８２はデータ・アレイをそれぞれあられし
ている。 （９） ロウ→ ロウ→ ｏｒ ｏｔｚ−−−ｍ カラ
４序１図
Claims (1)
- １、複数語のデータを格納する記憶部分より構成される
複数個のブロックに分割されたバッファメモリを制御す
る装置において、前記バッファメモリの使用禁止状態に
あるブロックを示す情報を保持する記憶手段と、前記バ
ッファメモリ内の使用禁止状態にない第１のブロックに
対してあらかじめ定められた同じく前記バッファメモリ
内の第２のブロックが使用禁止状態にあるとき、第１の
ブロックへのアクセス要求に対しては第１のブロックへ
、第２のブロックへのアクセス要求に対しても第１のブ
ロックへアクセスするように、前記記憶手段によって保
持された情報をもとに前記バッファメモリへのアクセス
・アドレスを変換する手段とを有することを特徴とする
バッファメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202866A JPS5994283A (ja) | 1982-11-20 | 1982-11-20 | バツフアメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202866A JPS5994283A (ja) | 1982-11-20 | 1982-11-20 | バツフアメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994283A true JPS5994283A (ja) | 1984-05-30 |
| JPH036537B2 JPH036537B2 (ja) | 1991-01-30 |
Family
ID=16464490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202866A Granted JPS5994283A (ja) | 1982-11-20 | 1982-11-20 | バツフアメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994283A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235939A (ja) * | 1985-04-12 | 1986-10-21 | Fujitsu Ltd | 印刷装置 |
| US7809890B2 (en) | 2005-07-06 | 2010-10-05 | Kabushiki Kaisha Toshiba | Systems and methods for increasing yield of devices having cache memories by inhibiting use of defective cache entries |
| WO2012023277A1 (ja) * | 2010-08-14 | 2012-02-23 | 公益財団法人新産業創造研究機構 | 低電圧動作の半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687280A (en) * | 1979-12-14 | 1981-07-15 | Hitachi Ltd | Data processor |
-
1982
- 1982-11-20 JP JP57202866A patent/JPS5994283A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687280A (en) * | 1979-12-14 | 1981-07-15 | Hitachi Ltd | Data processor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235939A (ja) * | 1985-04-12 | 1986-10-21 | Fujitsu Ltd | 印刷装置 |
| US7809890B2 (en) | 2005-07-06 | 2010-10-05 | Kabushiki Kaisha Toshiba | Systems and methods for increasing yield of devices having cache memories by inhibiting use of defective cache entries |
| WO2012023277A1 (ja) * | 2010-08-14 | 2012-02-23 | 公益財団法人新産業創造研究機構 | 低電圧動作の半導体メモリ |
| JPWO2012023277A1 (ja) * | 2010-08-14 | 2013-10-28 | 公益財団法人新産業創造研究機構 | 低電圧動作の半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036537B2 (ja) | 1991-01-30 |
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