JPH036537B2 - - Google Patents
Info
- Publication number
- JPH036537B2 JPH036537B2 JP57202866A JP20286682A JPH036537B2 JP H036537 B2 JPH036537 B2 JP H036537B2 JP 57202866 A JP57202866 A JP 57202866A JP 20286682 A JP20286682 A JP 20286682A JP H036537 B2 JPH036537 B2 JP H036537B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- buffer memory
- address
- column
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 59
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 238000013507 mapping Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔本発明の属する技術分野〕
本発明は情報処理装置に於けるバツフアメモリ
制御装置に関するものである。
制御装置に関するものである。
一般に情報処理装置に於けるバツフアメモリに
格納されているデータは、情報処理装置外部の大
容量メモリ内の一部のデータのコピーであり、こ
の大容量メモリとバツフアメモリはブロツクと呼
ばれる数語〜数十語のデータを単位としてマツピ
ングされる。
格納されているデータは、情報処理装置外部の大
容量メモリ内の一部のデータのコピーであり、こ
の大容量メモリとバツフアメモリはブロツクと呼
ばれる数語〜数十語のデータを単位としてマツピ
ングされる。
第１図は、バツフアメモリの方式として一般に
使用されているセツトアソシアテイブ方式を説明
する図であり、１０はバツフアメモリ上に存在す
るブロツクのアドレスを格納したアドレス・アレ
イ、２０は大容量メモリ、３１と３２はアドレス
比較器である。この方式ではバツフアメモリおよ
び大容量メモリ上のブロツクをいくつかのカラム
に分割し、バツフアメモリ内の各カラム（第１図
では４カラム）中のロウ数と呼ばれるブロツク数
を複数個（第１図ではロウ数２）とし、マツピン
グは同一カラム内に固定し、バツフアメモリと大
容量メモリのロウ番号のマツピングは任意とす
る。バツフアメモリ１０にアクセスするときに
は、アクセスするアドレスからカラムを一義的に
決定し、ロウ数だけ用意したアドレス比較器（こ
の場合３１と３２）によりアドレス・アレイ１０
の内容とアクセス・アドレスを比較し、一致する
アドレスがあればそれに対応したデータをバツフ
アメモリ１０から読出し、無ければ該カラム内の
どれか１つのバツフアメモリのブロツクに大容量
メモリ２０からロードする。
使用されているセツトアソシアテイブ方式を説明
する図であり、１０はバツフアメモリ上に存在す
るブロツクのアドレスを格納したアドレス・アレ
イ、２０は大容量メモリ、３１と３２はアドレス
比較器である。この方式ではバツフアメモリおよ
び大容量メモリ上のブロツクをいくつかのカラム
に分割し、バツフアメモリ内の各カラム（第１図
では４カラム）中のロウ数と呼ばれるブロツク数
を複数個（第１図ではロウ数２）とし、マツピン
グは同一カラム内に固定し、バツフアメモリと大
容量メモリのロウ番号のマツピングは任意とす
る。バツフアメモリ１０にアクセスするときに
は、アクセスするアドレスからカラムを一義的に
決定し、ロウ数だけ用意したアドレス比較器（こ
の場合３１と３２）によりアドレス・アレイ１０
の内容とアクセス・アドレスを比較し、一致する
アドレスがあればそれに対応したデータをバツフ
アメモリ１０から読出し、無ければ該カラム内の
どれか１つのバツフアメモリのブロツクに大容量
メモリ２０からロードする。
ところで上記のようなセツトアソシアテイブ方
式のバツフアメモリにおいては、ロウ数が大きく
なるほどバツフアメモリの使用効率がよくなるこ
とが一般に知られているが、バツフアメモリ内の
ブロツクが障害等により使用不能となつたときは
そのブロツクは使用禁止としなければならない。
従つてこのとき対応するカラム内のロウ数が減る
ことになり、そのカラムの使用効率が悪くなつて
性能が低下する。そして特にバツフアメモリのロ
ウ数が小さい構成ほどその影響が顕著であるとい
う欠点があつた。
式のバツフアメモリにおいては、ロウ数が大きく
なるほどバツフアメモリの使用効率がよくなるこ
とが一般に知られているが、バツフアメモリ内の
ブロツクが障害等により使用不能となつたときは
そのブロツクは使用禁止としなければならない。
従つてこのとき対応するカラム内のロウ数が減る
ことになり、そのカラムの使用効率が悪くなつて
性能が低下する。そして特にバツフアメモリのロ
ウ数が小さい構成ほどその影響が顕著であるとい
う欠点があつた。
したがつて本発明の目的は、バツフアメモリ内
のブロツクに障害が発生しても性能低下を少なく
したバツフアメモリ装置を提供することにある。
のブロツクに障害が発生しても性能低下を少なく
したバツフアメモリ装置を提供することにある。
本発明のバツフアメモリ装置は、上記の目的を
達成するために、バツフアメモリ内のブロツクが
該ブロツクの障害等により使用禁止となつたとき
該ブロツクに対応するデータをバツフアメモリ内
の他の使用禁止状態にないブロツクにその本来の
データとともに割当てるようにしたものである。
達成するために、バツフアメモリ内のブロツクが
該ブロツクの障害等により使用禁止となつたとき
該ブロツクに対応するデータをバツフアメモリ内
の他の使用禁止状態にないブロツクにその本来の
データとともに割当てるようにしたものである。
本発明によれば、使用禁止状態にあるブロツク
を示す情報を保持する記憶手段と、セツトアソシ
アテイブ方式のバツフアメモリ内の使用禁止状態
にない第１のブロツクに対してあらかじめ定めら
れた同じくバツフアメモリ内の同一ロウの第２の
ブロツクが使用禁止状態にあるときに、第１のブ
ロツクへのアクセス要求に対してはそのまま第１
のブロツクへ、第２のブロツクへのアクセス要求
に対しても第１のブロツクへアクセスするよう
に、前記記憶手段によつて保持された使用禁止ブ
ロツクの情報をもとに前記バツフアメモリの該ロ
ウへのアクセス・アドレスを変換する手段とを有
することを特徴とするバツフアメモリが得られ
る。
を示す情報を保持する記憶手段と、セツトアソシ
アテイブ方式のバツフアメモリ内の使用禁止状態
にない第１のブロツクに対してあらかじめ定めら
れた同じくバツフアメモリ内の同一ロウの第２の
ブロツクが使用禁止状態にあるときに、第１のブ
ロツクへのアクセス要求に対してはそのまま第１
のブロツクへ、第２のブロツクへのアクセス要求
に対しても第１のブロツクへアクセスするよう
に、前記記憶手段によつて保持された使用禁止ブ
ロツクの情報をもとに前記バツフアメモリの該ロ
ウへのアクセス・アドレスを変換する手段とを有
することを特徴とするバツフアメモリが得られ
る。
次に本発明につき詳細に説明する。
第２図は本発明の一実施例の構成を示すブロツ
ク図である。第２図において、１１はロウ０のア
ドレスアレイ、１２はロウ１のアドレスアレイ、
３１と３２はアドレス比較器、（以上第１図と同
じ）、４０はバツフアメモリのカラムアドレスを
保持するレジスタ、５０はバツフアメモリの使用
禁止状態の情報を保持するレジスタ、６０はレジ
スタ４０のカラムアドレスをレジスタ５０の内容
に従つてバツフアメモリのロウラインごとにアド
レス変換しバツフアメモリのそれぞれのロウライ
ンに与えるアドレス変換部、７１と７２はアドレ
ス比較器３１と３２からの一致出力によつて導通
するスイツチ、８１と８２はバツフアメモリのロ
ウ０とロウ１のデータアレイをあらわしている。
ク図である。第２図において、１１はロウ０のア
ドレスアレイ、１２はロウ１のアドレスアレイ、
３１と３２はアドレス比較器、（以上第１図と同
じ）、４０はバツフアメモリのカラムアドレスを
保持するレジスタ、５０はバツフアメモリの使用
禁止状態の情報を保持するレジスタ、６０はレジ
スタ４０のカラムアドレスをレジスタ５０の内容
に従つてバツフアメモリのロウラインごとにアド
レス変換しバツフアメモリのそれぞれのロウライ
ンに与えるアドレス変換部、７１と７２はアドレ
ス比較器３１と３２からの一致出力によつて導通
するスイツチ、８１と８２はバツフアメモリのロ
ウ０とロウ１のデータアレイをあらわしている。
第３図は第２図の実施例の動作を説明するため
の図であり、１１，１２および２０は第１図にお
ける同じくロウ０のアドレスアレイ、ロウ１のア
ドレスアレイ、および情報処理装置の外部にある
大容量メモリをそれぞれあらわしている。以下第
２図および第３図を併せ参照して説明すると、大
容量メモリ２０のカラム２の中のデータにアクセ
スする場合、レジスタ４０にはバツフアメモリの
カラム２のカラムアドレスがセツトされる。この
とき、バツフアメモリのカラム２の中のブロツク
は、ロウ１、ロウ２ともに使用禁止状態にはない
ために、アドレス変換部６０ではカラムアドレス
の変換は行われず、そのままアドレスアレイ１１
と１２のカラム２のブロツクｃおよびｄが読出さ
れ、アドレス比較器３１と３２によつて比較アド
レスＡと比較され、ブロツクｃまたはｄの内容と
一致したならば一致した側のロウ番号のデータア
レイ８１あるいは８２からのデータを選択する。
両者ともに一致しなかつたならば、必要なブロツ
クが大容量メモリ２０からバツフアメモリのカラ
ム２の中のどれか１つにロードされる。
の図であり、１１，１２および２０は第１図にお
ける同じくロウ０のアドレスアレイ、ロウ１のア
ドレスアレイ、および情報処理装置の外部にある
大容量メモリをそれぞれあらわしている。以下第
２図および第３図を併せ参照して説明すると、大
容量メモリ２０のカラム２の中のデータにアクセ
スする場合、レジスタ４０にはバツフアメモリの
カラム２のカラムアドレスがセツトされる。この
とき、バツフアメモリのカラム２の中のブロツク
は、ロウ１、ロウ２ともに使用禁止状態にはない
ために、アドレス変換部６０ではカラムアドレス
の変換は行われず、そのままアドレスアレイ１１
と１２のカラム２のブロツクｃおよびｄが読出さ
れ、アドレス比較器３１と３２によつて比較アド
レスＡと比較され、ブロツクｃまたはｄの内容と
一致したならば一致した側のロウ番号のデータア
レイ８１あるいは８２からのデータを選択する。
両者ともに一致しなかつたならば、必要なブロツ
クが大容量メモリ２０からバツフアメモリのカラ
ム２の中のどれか１つにロードされる。
大容量メモリ２０のカラム１の中のデータにア
クセスする場合、レジスタ４０にはバツフアメモ
リのカラム１のカラムアドレスがセツトされる
が、カラム１のロウ０のブロツクａが使用禁止状
態にあるとバツフアメモリのカラム１のブロツク
がブロツクb1つになつてしまい、カラム１への
アクセスに対する性能が低下する。そこでレジス
タ５０にブロツクａが使用禁止状態にあることを
記憶しておき、アドレス変換部６０はこの情報を
もとにバツフアメモリのカラム１へのアクセスに
対して、ロウ０側はカラム１の代わりにカラム２
へ、ロウ１側のカラム１のブロツクｂは使用禁止
状態にないのでそのままカラム１へアクセスする
ように、レジスタ４０からのカラム・アドレスを
変換し、アドレスアレイ１１のブロツクｃおよび
アドレスアレイ１２のブロツクｂも読出す。この
ときブロツクｃおよびブロツクｂに対応するデー
タアレイのデータブロツクも読出される。
クセスする場合、レジスタ４０にはバツフアメモ
リのカラム１のカラムアドレスがセツトされる
が、カラム１のロウ０のブロツクａが使用禁止状
態にあるとバツフアメモリのカラム１のブロツク
がブロツクb1つになつてしまい、カラム１への
アクセスに対する性能が低下する。そこでレジス
タ５０にブロツクａが使用禁止状態にあることを
記憶しておき、アドレス変換部６０はこの情報を
もとにバツフアメモリのカラム１へのアクセスに
対して、ロウ０側はカラム１の代わりにカラム２
へ、ロウ１側のカラム１のブロツクｂは使用禁止
状態にないのでそのままカラム１へアクセスする
ように、レジスタ４０からのカラム・アドレスを
変換し、アドレスアレイ１１のブロツクｃおよび
アドレスアレイ１２のブロツクｂも読出す。この
ときブロツクｃおよびブロツクｂに対応するデー
タアレイのデータブロツクも読出される。
読出されたブロツクｃとｂはアドレス比較器３
１と３２で必要とするデータのアドレスと比較さ
れ、一致したならば対応するデータアレイ８１ま
たは８２からのデータを選択する。一致しなかつ
たときには、必要なブロツクが大容量メモリ２０
からバツフアメモリのロウ０・カラム２のブロツ
クｃまたはロウ１・カラム１のブロツクｂにロー
ドされる。
１と３２で必要とするデータのアドレスと比較さ
れ、一致したならば対応するデータアレイ８１ま
たは８２からのデータを選択する。一致しなかつ
たときには、必要なブロツクが大容量メモリ２０
からバツフアメモリのロウ０・カラム２のブロツ
クｃまたはロウ１・カラム１のブロツクｂにロー
ドされる。
以上の説明から分るように、バツフアメモリ中
の一部のブロツクが使用禁止状態となつたとき該
ブロツクに対応していた情報を他の禁止状態にな
いブロツクに対応させることが出来る。従つて本
発明によるバツフアメモリ装置においては、一部
ブロツクに障害が発生してもバツフアメモリの性
能低下を少なくすることができる。
の一部のブロツクが使用禁止状態となつたとき該
ブロツクに対応していた情報を他の禁止状態にな
いブロツクに対応させることが出来る。従つて本
発明によるバツフアメモリ装置においては、一部
ブロツクに障害が発生してもバツフアメモリの性
能低下を少なくすることができる。
第１図は、一般的なバツフアメモリの方式とし
てのセツトアソシアテイブ方式のバツフアメモリ
の説明図、第２図は本発明の一実施例を示すブロ
ツク図、第３図は第２図に示した本発明の一実施
例の動作を説明するための図である。 記号の説明、１０，１１，１２はアドレス・ア
レイ、２０は大容量メモリ、３１，３２はアドレ
ス比較器、４０はレジスタ、５０はレジスタ、６
０はアドレス変換部、７１，７２はデータ選択用
スイツチ、８１，８２はデータ・アレイをそれぞ
れあらわしている。
てのセツトアソシアテイブ方式のバツフアメモリ
の説明図、第２図は本発明の一実施例を示すブロ
ツク図、第３図は第２図に示した本発明の一実施
例の動作を説明するための図である。 記号の説明、１０，１１，１２はアドレス・ア
レイ、２０は大容量メモリ、３１，３２はアドレ
ス比較器、４０はレジスタ、５０はレジスタ、６
０はアドレス変換部、７１，７２はデータ選択用
スイツチ、８１，８２はデータ・アレイをそれぞ
れあらわしている。
Claims (1)
- １ 複数語のデータを格納する記憶部分より構成
される複数個のブロツクに分割されたセツトアソ
シアテイブ方式のバツフアメモリを制御する装置
において、前記バツフアメモリの使用禁止状態に
あるブロツクを示す情報を保持する記憶手段と、
前記バツフアメモリ内の使用禁止状態にない第１
のブロツクに対してあらかじめ定められた同じく
前記バツフアメモリ内の同一ロウの第２のブロツ
クが使用禁止状態にあるとき、第１のブロツクへ
のアクセス要求に対しては第１のブロツクへ、第
２のブロツクへのアクセス要求に対しても第１の
ブロツクへアクセスするように、前記記憶手段に
よつて保持された情報をもとに前記バツフアメモ
リの該ロウへのアクセス・アドレスを変換する手
段とを有することを特徴とするバツフアメモリ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202866A JPS5994283A (ja) | 1982-11-20 | 1982-11-20 | バツフアメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202866A JPS5994283A (ja) | 1982-11-20 | 1982-11-20 | バツフアメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994283A JPS5994283A (ja) | 1984-05-30 |
| JPH036537B2 true JPH036537B2 (ja) | 1991-01-30 |
Family
ID=16464490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202866A Granted JPS5994283A (ja) | 1982-11-20 | 1982-11-20 | バツフアメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994283A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235939A (ja) * | 1985-04-12 | 1986-10-21 | Fujitsu Ltd | 印刷装置 |
| US7809890B2 (en) | 2005-07-06 | 2010-10-05 | Kabushiki Kaisha Toshiba | Systems and methods for increasing yield of devices having cache memories by inhibiting use of defective cache entries |
| TW201225081A (en) * | 2010-08-14 | 2012-06-16 | New Ind Res Organization | Semiconductor memory for the low-voltage operation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687280A (en) * | 1979-12-14 | 1981-07-15 | Hitachi Ltd | Data processor |
-
1982
- 1982-11-20 JP JP57202866A patent/JPS5994283A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687280A (en) * | 1979-12-14 | 1981-07-15 | Hitachi Ltd | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994283A (ja) | 1984-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4360766B2 (ja) | Ｄｒａｍキャッシュ・メモリ中のデータをリフレッシュする方法および装置 | |
| AU628528B2 (en) | Memory configuration for use with means for interfacing a system control unit for a multi-processor system with the system main memory | |
| US5752260A (en) | High-speed, multiple-port, interleaved cache with arbitration of multiple access addresses | |
| US6430672B1 (en) | Method for performing address mapping using two lookup tables | |
| RU97117589A (ru) | Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди | |
| JP2561261B2 (ja) | バッファ記憶アクセス方法 | |
| EP0276110B1 (en) | Semiconductor memory device | |
| JPH036537B2 (ja) | ||
| KR101645003B1 (ko) | 메모리 제어기 및 그 메모리 제어기가 탑재된 컴퓨팅 장치 | |
| US5630098A (en) | System and method for interleaving memory addresses between memory banks based on the capacity of the memory banks | |
| JPH11249969A (ja) | アドレス変換回路およびアドレス変換システム | |
| US6742077B1 (en) | System for accessing a memory comprising interleaved memory modules having different capacities | |
| JPH04369750A (ja) | 半導体メモリシステム | |
| JP2501204B2 (ja) | 半導体メモリ | |
| JPS6015971B2 (ja) | 緩衝記憶装置 | |
| JP3253668B2 (ja) | メモリ装置とこれを用いたデータ処理システム | |
| JPS6349771Y2 (ja) | ||
| JPS6149249A (ja) | 記憶装置のインタリ−ブ制御方式 | |
| JPS5850B2 (ja) | 主記憶拡張装置のアクセス方式 | |
| JPS5841584B2 (ja) | マルチアクセスメモリ方法およびマルチアクセス用メモリチツプ | |
| JPH0527193B2 (ja) | ||
| JP3561502B6 (ja) | 改良されたメモリシステムおよび方法 | |
| JPH0675860A (ja) | アドレス変換バッファ | |
| JP3561502B2 (ja) | 改良されたメモリシステムおよび方法 | |
| JPH0628869A (ja) | メモリデバイス |