JP2501204B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2501204B2 JP2501204B2 JP61252347A JP25234786A JP2501204B2 JP 2501204 B2 JP2501204 B2 JP 2501204B2 JP 61252347 A JP61252347 A JP 61252347A JP 25234786 A JP25234786 A JP 25234786A JP 2501204 B2 JP2501204 B2 JP 2501204B2
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Description
【発明の詳細な説明】 本産業上の利用分野〕 本発明は１ビット単位で、書込み、読出しが自由に行
なえ、ライトしたデータをすぐリードすることが可能な
大容量First−In First−Out（FIFO）構成の半導体メモ
リに関する。
なえ、ライトしたデータをすぐリードすることが可能な
大容量First−In First−Out（FIFO）構成の半導体メモ
リに関する。
従来、ライト／リード番地が連続的に一方向に変化す
るように構成されたメモリとしてはFIFOメモリがある。
この種のメモリとしては、シフトレジスタや、あるいは
バイポートメモリセルを用いた小容量のものが多かった
が、大容量のものを作るとなると、通常のダイナミック
メモリセルと、データレジスタを用いた回路が従来考え
られている。
るように構成されたメモリとしてはFIFOメモリがある。
この種のメモリとしては、シフトレジスタや、あるいは
バイポートメモリセルを用いた小容量のものが多かった
が、大容量のものを作るとなると、通常のダイナミック
メモリセルと、データレジスタを用いた回路が従来考え
られている。
このことを第２図を用いて、まず構成から説明する。
１及び２はダイナミックメモリセルより構成されたサブ
アレイである。３及び４はサブアレイ1,2とデータ入力
端子Dinの中間に設けられたライトデータレジスタでラ
イトデータを一時格納し、トランスファーイネーブル信
号81によりレジスタ単位で一括してメモリセルへ書込ま
れるように構成される。31,41はライトデータレジスタ
に選択的にデータを書込むためのライトスイッチであ
り、32,42はライトデータレジスタの内容をメモリセル
へ転送するのを制御するトランスファーゲートである。
５及び６はサブアレイ1,2とデータ出力端子Doutの中間
に設けられているリードデータレジスタでメモリセルか
ら一括して転送されるリードデータを一時格納し、Dout
端子から外部に読出される。52,62はメモリセルからの
データをレジスタ単位で一括してリードデータレジスタ
へ転送するのを制御するトランスファーゲートである。
51,61はリードデータレジスタから選択的にデータを読
出すためのリードスイッチである。３〜６のデータレジ
スタの容量は好ましくはメモリセルサブアレイ１あるい
は２の１行分のデータ容量に相当している。７はリフレ
ッシュタイマでダイナミックメモリセルを定期的にリフ
レッシュするための要求信号71を発生する。８はアービ
トレーション回路で、ライトデータレジスタ３または４
のデータをメモリセルに書込むために、トランスファイ
ネーブル信号81をトランスファーゲート32,42に供給し
ている。また、メモリセルからリードデータをリードデ
ータレジスタ5,6に転送するためのトランスファイネー
ブル信号82をトランスファーゲート52,62に供給し、さ
らにリフレッシュ信号83をそれぞれ選択的に供給してい
る。９はライトアドレス発生回路でライトスイッチ用の
カラムアドレス信号91と行選択用のロウアドレス信号92
を発生している。10はリードアドレス発生回路でリード
スイッチ用のカラムアドレス信号101と行選択用のロウ
アドレス信号102を発生している。11はリフレッシュア
ドレス発生回路でリフレッシュ行選択用のロウアドレス
信号111を出力する。12はライト，リード，リフレッシ
ュアドレスを選択的にテコードして、行を１つのみ選択
する回路である。13はリードデータレジスタ5,6のデー
タを増幅するセンスアンプである。
１及び２はダイナミックメモリセルより構成されたサブ
アレイである。３及び４はサブアレイ1,2とデータ入力
端子Dinの中間に設けられたライトデータレジスタでラ
イトデータを一時格納し、トランスファーイネーブル信
号81によりレジスタ単位で一括してメモリセルへ書込ま
れるように構成される。31,41はライトデータレジスタ
に選択的にデータを書込むためのライトスイッチであ
り、32,42はライトデータレジスタの内容をメモリセル
へ転送するのを制御するトランスファーゲートである。
５及び６はサブアレイ1,2とデータ出力端子Doutの中間
に設けられているリードデータレジスタでメモリセルか
ら一括して転送されるリードデータを一時格納し、Dout
端子から外部に読出される。52,62はメモリセルからの
データをレジスタ単位で一括してリードデータレジスタ
へ転送するのを制御するトランスファーゲートである。
51,61はリードデータレジスタから選択的にデータを読
出すためのリードスイッチである。３〜６のデータレジ
スタの容量は好ましくはメモリセルサブアレイ１あるい
は２の１行分のデータ容量に相当している。７はリフレ
ッシュタイマでダイナミックメモリセルを定期的にリフ
レッシュするための要求信号71を発生する。８はアービ
トレーション回路で、ライトデータレジスタ３または４
のデータをメモリセルに書込むために、トランスファイ
ネーブル信号81をトランスファーゲート32,42に供給し
ている。また、メモリセルからリードデータをリードデ
ータレジスタ5,6に転送するためのトランスファイネー
ブル信号82をトランスファーゲート52,62に供給し、さ
らにリフレッシュ信号83をそれぞれ選択的に供給してい
る。９はライトアドレス発生回路でライトスイッチ用の
カラムアドレス信号91と行選択用のロウアドレス信号92
を発生している。10はリードアドレス発生回路でリード
スイッチ用のカラムアドレス信号101と行選択用のロウ
アドレス信号102を発生している。11はリフレッシュア
ドレス発生回路でリフレッシュ行選択用のロウアドレス
信号111を出力する。12はライト，リード，リフレッシ
ュアドレスを選択的にテコードして、行を１つのみ選択
する回路である。13はリードデータレジスタ5,6のデー
タを増幅するセンスアンプである。
次にこの従来の大容量FIFOメモリの動作を説明する。
Din端子からのライトデータは、スイッチ31,41により選
択的に、ライトデータレジスタ３かあるいは４にリアル
タイムに書込まれる。例えばスイッチによりライトデー
タレジスタ３が選択されたと仮定するとライトデータレ
ジスタ３に書込みが行なわれる。複数回書込みが行なわ
れるとライトデータレジスタ３は書込みデータで満杯と
なるためスイッチが切り替り、今度はライトデータレジ
スタ４へ書込みが行なわれると同時にライトレジスタ３
からレジスタフル信号84がアービトレーション回路から
トランスファーゲート32にイネーブル信号81が返信さ
れ、ライトデータレジスタ３の内容がメモリセルサブア
レイ１に転送され書込まれる。しばらくしてライトデー
タレジスタ４がライトデータで満杯になるとスイッチが
切り替り、再びライトデータレジスタ３へ書込みが行な
われると同時にライトデータレジスタ４のデータが３の
場合と同様の手順をふんでメモリセルサブアレイ２へ転
送され書込まれる。以下この動作が繰り返して行なわれ
る。このときライトアドレスカウンタよりライトレジス
タ内のアドレス信号91（カラムアドレス）とメモリセル
内の行の選択のためのアドレス信号92（ロウアドレス）
が供給される。ライトデータレジスタのデータ容量はダ
イナミックメモリセルアレイへの転送に必要な時間を充
分確保できる大きさに選ばれる。Dout端子への読出しデ
ータは、リードスイッチ51,61によりリードデータレジ
スタ５または６からリアルタイムに得られる。例えばス
イッチにより、リードデータレジスタ５が選択されると
きには、予めダイナミックメモリセルアレイの選択され
た行のデータが一括して転送されている。リードデータ
レジスタ５からの読出しが複数回行なわれると、リード
データレジスタ５のリードデータは空となるため、スイ
ッチが切り替り、今度はリードデータレジスタ６からの
読出しが行なわれると同時に、リードレジスタ５から、
レジスタエンブティ信号85がアービトレーション回路に
転送される。ダイナミックメモリセルアレイ1,2がアク
セスされていないときには、アービトレーション回路か
らトランスファーゲート52にトランスファーイネーブル
信号82が返信され、リードデータレジスタ５へ新しいデ
ータがメモリセルアレイ１からレジスタ単位で一括して
転送される。しばらくしてリードデータレジスタ６のデ
ータがすべて読み出されるとスイッチが切り替り再びリ
ードデータレジスタ５からの読出しが行なわれると同時
にメモリセルアレイ２の選択行のデータがリードレジス
タ６に５の場合と同様の手順をふんで転送される。以下
この動作が繰り返される。このとき、リードアドレスカ
ウンタよりリードレジスタ5,6内のアドレス信号101（カ
ラムアドレス）とメモリセル内の行の選択のためのアド
レス信号102（ロウアドレス）が供給される。リードデ
ータレジスタ5,6のデータ容量はライトデータレジスタ
と同じでダイナミックメモリセルアレイからのデータ転
送に必要な時間を充分確保できる大きさに選ばれる。リ
フレッシュはリフレッシュタイマからの要求信号71がア
ービトレーション回路に入力し、そのときメモリセルが
アクセスされていなければただちに、またアクセスされ
ていれば、それが終了してから行なわれる。このとき、
リフレッシュカウンタからのアドレスがリフレッシュア
ドレス111（ロウ）として使用される。
Din端子からのライトデータは、スイッチ31,41により選
択的に、ライトデータレジスタ３かあるいは４にリアル
タイムに書込まれる。例えばスイッチによりライトデー
タレジスタ３が選択されたと仮定するとライトデータレ
ジスタ３に書込みが行なわれる。複数回書込みが行なわ
れるとライトデータレジスタ３は書込みデータで満杯と
なるためスイッチが切り替り、今度はライトデータレジ
スタ４へ書込みが行なわれると同時にライトレジスタ３
からレジスタフル信号84がアービトレーション回路から
トランスファーゲート32にイネーブル信号81が返信さ
れ、ライトデータレジスタ３の内容がメモリセルサブア
レイ１に転送され書込まれる。しばらくしてライトデー
タレジスタ４がライトデータで満杯になるとスイッチが
切り替り、再びライトデータレジスタ３へ書込みが行な
われると同時にライトデータレジスタ４のデータが３の
場合と同様の手順をふんでメモリセルサブアレイ２へ転
送され書込まれる。以下この動作が繰り返して行なわれ
る。このときライトアドレスカウンタよりライトレジス
タ内のアドレス信号91（カラムアドレス）とメモリセル
内の行の選択のためのアドレス信号92（ロウアドレス）
が供給される。ライトデータレジスタのデータ容量はダ
イナミックメモリセルアレイへの転送に必要な時間を充
分確保できる大きさに選ばれる。Dout端子への読出しデ
ータは、リードスイッチ51,61によりリードデータレジ
スタ５または６からリアルタイムに得られる。例えばス
イッチにより、リードデータレジスタ５が選択されると
きには、予めダイナミックメモリセルアレイの選択され
た行のデータが一括して転送されている。リードデータ
レジスタ５からの読出しが複数回行なわれると、リード
データレジスタ５のリードデータは空となるため、スイ
ッチが切り替り、今度はリードデータレジスタ６からの
読出しが行なわれると同時に、リードレジスタ５から、
レジスタエンブティ信号85がアービトレーション回路に
転送される。ダイナミックメモリセルアレイ1,2がアク
セスされていないときには、アービトレーション回路か
らトランスファーゲート52にトランスファーイネーブル
信号82が返信され、リードデータレジスタ５へ新しいデ
ータがメモリセルアレイ１からレジスタ単位で一括して
転送される。しばらくしてリードデータレジスタ６のデ
ータがすべて読み出されるとスイッチが切り替り再びリ
ードデータレジスタ５からの読出しが行なわれると同時
にメモリセルアレイ２の選択行のデータがリードレジス
タ６に５の場合と同様の手順をふんで転送される。以下
この動作が繰り返される。このとき、リードアドレスカ
ウンタよりリードレジスタ5,6内のアドレス信号101（カ
ラムアドレス）とメモリセル内の行の選択のためのアド
レス信号102（ロウアドレス）が供給される。リードデ
ータレジスタ5,6のデータ容量はライトデータレジスタ
と同じでダイナミックメモリセルアレイからのデータ転
送に必要な時間を充分確保できる大きさに選ばれる。リ
フレッシュはリフレッシュタイマからの要求信号71がア
ービトレーション回路に入力し、そのときメモリセルが
アクセスされていなければただちに、またアクセスされ
ていれば、それが終了してから行なわれる。このとき、
リフレッシュカウンタからのアドレスがリフレッシュア
ドレス111（ロウ）として使用される。
以上をまとめるとライトしたデータはライトデータレ
ジスタを通してメモリセルへ転送され、そこで蓄積され
ると伴に、リードデータは、メモリセルから、リードデ
ータレジスタを通して外部へ読出される。このとき、リ
ードアドレスをライトアドレスと同じ順序で発生させる
ことにより、ライトされたデータは、ライトと同じ順序
で読み出され、FIFO構成となる。また、メモリセルアレ
イはダイナミック構成で良く、大容量が実現できる。
ジスタを通してメモリセルへ転送され、そこで蓄積され
ると伴に、リードデータは、メモリセルから、リードデ
ータレジスタを通して外部へ読出される。このとき、リ
ードアドレスをライトアドレスと同じ順序で発生させる
ことにより、ライトされたデータは、ライトと同じ順序
で読み出され、FIFO構成となる。また、メモリセルアレ
イはダイナミック構成で良く、大容量が実現できる。
上述した従来のFIFOメモリの例ではダイナミックセル
を使用しているので大容量という点では満足できるが、
ライト／リードデータのアクセスにはライト／リードデ
ータレジスタを経て行なっているので、レジスタの容量
以下のデータ量の扱い、例えば１〜２ビット単位のデー
タの取扱いに関しては、不都合である。すなわち、ライ
トデータはまずライトデータレジスタに格納され、それ
が満杯になると一括してメモリセルに転送され、さらに
そのデータがリードデータレジスタに格納され、読出さ
れるという手順のため、ライトしたデータをすぐには読
出せないという欠点がある。
を使用しているので大容量という点では満足できるが、
ライト／リードデータのアクセスにはライト／リードデ
ータレジスタを経て行なっているので、レジスタの容量
以下のデータ量の扱い、例えば１〜２ビット単位のデー
タの取扱いに関しては、不都合である。すなわち、ライ
トデータはまずライトデータレジスタに格納され、それ
が満杯になると一括してメモリセルに転送され、さらに
そのデータがリードデータレジスタに格納され、読出さ
れるという手順のため、ライトしたデータをすぐには読
出せないという欠点がある。
本発明はかかる問題点に鑑み、大容量でありながら、
ライトしたデータをすぐに読み出せることが可能なFIFO
メモリを提供する。
ライトしたデータをすぐに読み出せることが可能なFIFO
メモリを提供する。
本発明は上述した従来の大容量FIFOメモリに対して、
さらに、該メモリセルサブアレイから、リードデータレ
ジスタ５あるいは６に転送されるべきデータがない場
合、すなわち、例えばFIFOメモリ全体（ダイナミックメ
モリセルサブアレイ１、２、リードデータレジスタ５、
６、ライトデータレジスタ３、４を含む）でデータレジ
スタ長以下のデータ蓄積量しかないような事態が生ずる
場合は、それを前もって検出し、データ出力端子への読
出しデータは、リードデータレジスタのみならず、ライ
トデータレジスタからも直接読出せる手段を設けたこと
を特徴としている。
さらに、該メモリセルサブアレイから、リードデータレ
ジスタ５あるいは６に転送されるべきデータがない場
合、すなわち、例えばFIFOメモリ全体（ダイナミックメ
モリセルサブアレイ１、２、リードデータレジスタ５、
６、ライトデータレジスタ３、４を含む）でデータレジ
スタ長以下のデータ蓄積量しかないような事態が生ずる
場合は、それを前もって検出し、データ出力端子への読
出しデータは、リードデータレジスタのみならず、ライ
トデータレジスタからも直接読出せる手段を設けたこと
を特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例を示す。第２図に示す従来例
と同じところには同じ数字が用いられているので、以
下、特に第１図については、第２図と異なる所を中心に
説明する。
と同じところには同じ数字が用いられているので、以
下、特に第１図については、第２図と異なる所を中心に
説明する。
第１図に示される本発明はライトデータレジスタ3,4
にリードスイッチ33,43を加えて、ライトデータレジス
タの内容を直接リードデータバス16及びセンスアンプ13
を通して読出せるようにした点である。すなわちこの実
施例はダイナミックメモリセルサブアレイ1,2からリー
ドデータレジスタ５または６に転送されるべきデータが
なくなった場合、すなわちこのメモリ全体（ダイナミッ
クメモリセルサブアレイ１、２、リードデータレジスタ
５、６、ライトデータレジスタ３、４を含む）で例えば
ライト（リード）データレジスタ長以下のデータ蓄積量
しかないような事態が生じる場合を前もって検出し、そ
の場合にはリードデータをリードデータレジスタ5,6で
はなく、ライトデータレジスタ3,4からも直接読取れる
ようにしたものである。アドレスコンパレータ14はライ
トアドレスとリードアドレスを比較し、その差を取るこ
とによってデータ蓄積量を計算する。そして計算した結
果を判断し、その出力信号141でもって、ライトデータ
レジスタ3,4の付近に設けられたリードスイッチ33,43を
イネーブルまたはディセーブルにする。イネーブルの場
合、ライトデータレジスタからのリードデータはリード
データバス16を通してセンスアンプ13に入力し、Dout端
子より読み出される。制御信号141の反転信号をリード
スイッチ51,61に入力させ、リードスイッチ51,61のディ
セーブル，イネーブルをリードスイッチ33,43と逆の位
相で制御しても良い。このように構成することによっ
て、このメモリ全体で例えばライト（リード）データレ
ジスタ3,4,（5,6）長以下のデータしか蓄積されていな
いような事態が生じても、その場合はアドレスコンパレ
ータ14がそれを前もって検出し、ライトデータレジスタ
から直接データを読出すような構成ができるので書いた
データをすぐに読出すことができる。少なくとも本実施
例の場合２ライト（リード）データレジスタ長以上のデ
ータが蓄積された場合はリードスイッチ33,43をディセ
ーブルにし、従来通りにリードスイッチ51,61を通して
データを読出すことができる。尚、機能的に第１図にお
けるライトデータレジスタ３及び４は該レジスタ上の異
なるアドレスにおいて同時にライト及びリードする機能
が必要であるが、このような機能は、多重ポートセル
（フリップフロップ）などに従来見受けられるので、そ
のようなフリップフロップを使ってレジスタを構成でき
る。また、アドレスコンパレータ14は、減算回路等が利
用できる。また、本発明の実施例においてはライト／リ
ードデータレジスタをメモリセルサブアレイの両側に便
宜上おいたが片側に配置しても構わない。また実施例に
おいてはライト／リードアドレスカウンタを設け、行ま
たは列選択回路においては、このアドレスカウンタから
のアドレス信号をデコードするような構成を示したが、
それとは別にシフトレジスタ型の行列選択回路を利用す
ることも可能である。
にリードスイッチ33,43を加えて、ライトデータレジス
タの内容を直接リードデータバス16及びセンスアンプ13
を通して読出せるようにした点である。すなわちこの実
施例はダイナミックメモリセルサブアレイ1,2からリー
ドデータレジスタ５または６に転送されるべきデータが
なくなった場合、すなわちこのメモリ全体（ダイナミッ
クメモリセルサブアレイ１、２、リードデータレジスタ
５、６、ライトデータレジスタ３、４を含む）で例えば
ライト（リード）データレジスタ長以下のデータ蓄積量
しかないような事態が生じる場合を前もって検出し、そ
の場合にはリードデータをリードデータレジスタ5,6で
はなく、ライトデータレジスタ3,4からも直接読取れる
ようにしたものである。アドレスコンパレータ14はライ
トアドレスとリードアドレスを比較し、その差を取るこ
とによってデータ蓄積量を計算する。そして計算した結
果を判断し、その出力信号141でもって、ライトデータ
レジスタ3,4の付近に設けられたリードスイッチ33,43を
イネーブルまたはディセーブルにする。イネーブルの場
合、ライトデータレジスタからのリードデータはリード
データバス16を通してセンスアンプ13に入力し、Dout端
子より読み出される。制御信号141の反転信号をリード
スイッチ51,61に入力させ、リードスイッチ51,61のディ
セーブル，イネーブルをリードスイッチ33,43と逆の位
相で制御しても良い。このように構成することによっ
て、このメモリ全体で例えばライト（リード）データレ
ジスタ3,4,（5,6）長以下のデータしか蓄積されていな
いような事態が生じても、その場合はアドレスコンパレ
ータ14がそれを前もって検出し、ライトデータレジスタ
から直接データを読出すような構成ができるので書いた
データをすぐに読出すことができる。少なくとも本実施
例の場合２ライト（リード）データレジスタ長以上のデ
ータが蓄積された場合はリードスイッチ33,43をディセ
ーブルにし、従来通りにリードスイッチ51,61を通して
データを読出すことができる。尚、機能的に第１図にお
けるライトデータレジスタ３及び４は該レジスタ上の異
なるアドレスにおいて同時にライト及びリードする機能
が必要であるが、このような機能は、多重ポートセル
（フリップフロップ）などに従来見受けられるので、そ
のようなフリップフロップを使ってレジスタを構成でき
る。また、アドレスコンパレータ14は、減算回路等が利
用できる。また、本発明の実施例においてはライト／リ
ードデータレジスタをメモリセルサブアレイの両側に便
宜上おいたが片側に配置しても構わない。また実施例に
おいてはライト／リードアドレスカウンタを設け、行ま
たは列選択回路においては、このアドレスカウンタから
のアドレス信号をデコードするような構成を示したが、
それとは別にシフトレジスタ型の行列選択回路を利用す
ることも可能である。
以上説明したように本発明は従来のダイナミックメモ
リセルとライト／リードデータレジスタを用いた大容量
FIFOメモリにライト／リードアドレスコンパレータ回路
やその出力信号により制御されるリードスイッチを付け
加えるだけの簡単な構成でもって、従来の欠点であった
取り扱うデータがレジスタ容量以下のデータ量である場
合に書込んだデータをすぐ読めないという点を改良した
操作性のすぐれた大容量FIFOメモリを提供できる効果が
ある。
リセルとライト／リードデータレジスタを用いた大容量
FIFOメモリにライト／リードアドレスコンパレータ回路
やその出力信号により制御されるリードスイッチを付け
加えるだけの簡単な構成でもって、従来の欠点であった
取り扱うデータがレジスタ容量以下のデータ量である場
合に書込んだデータをすぐ読めないという点を改良した
操作性のすぐれた大容量FIFOメモリを提供できる効果が
ある。
第１図は、本発明の実施例を、第２図は従来の大容量FI
FOメモリを夫々示す図である。 1,2……ダイナミックメモリセルサブアレイ、3,4……ラ
イトデータレジスタ、31,41……ライトスイッチ、32,42
……トランスファーゲート、33,43……リードスイッ
チ、5,6……リードデータレジスタ、51,61……リードス
イッチ、52,62……トランスファーゲート、７……リフ
レッシュタイマ、71……リフレッシュ要求信号、８……
アービトレーション回路、81,82……トランスファゲー
トイネーブル信号、83……リフレッシュ信号、84……フ
ル信号、85……エンブティ信号、９……ライトアドレス
カウンタ、91……ライトカラムアドレス信号、92……ラ
イトロウアドレス信号、10……リードアドレス信号、10
1……リードカラムアドレス信号、102……リードロウア
ドレス信号、11……リフレッシュアドレスカウンタ、11
1……リフレッシュロウアドレス信号、12……行選択回
路、13……センスアンプ、14……アドレスコンパレータ
回路、141……リードまたはライトスイッチイネーブル
信号、15……ライトデータバス、16……リードデータバ
ス。
FOメモリを夫々示す図である。 1,2……ダイナミックメモリセルサブアレイ、3,4……ラ
イトデータレジスタ、31,41……ライトスイッチ、32,42
……トランスファーゲート、33,43……リードスイッ
チ、5,6……リードデータレジスタ、51,61……リードス
イッチ、52,62……トランスファーゲート、７……リフ
レッシュタイマ、71……リフレッシュ要求信号、８……
アービトレーション回路、81,82……トランスファゲー
トイネーブル信号、83……リフレッシュ信号、84……フ
ル信号、85……エンブティ信号、９……ライトアドレス
カウンタ、91……ライトカラムアドレス信号、92……ラ
イトロウアドレス信号、10……リードアドレス信号、10
1……リードカラムアドレス信号、102……リードロウア
ドレス信号、11……リフレッシュアドレスカウンタ、11
1……リフレッシュロウアドレス信号、12……行選択回
路、13……センスアンプ、14……アドレスコンパレータ
回路、141……リードまたはライトスイッチイネーブル
信号、15……ライトデータバス、16……リードデータバ
ス。
Claims (1)
- 【請求項１】データ入力端子と、ライトデータレジスタ
と、前記ライトデータレジスタと同じ容量のリードデー
タレジスタと、前記データ入力端子に供給された書き込
みデータを前記ライトデータレジスタに選択的に書き込
む手段と、メモリセルアレイと、データを書き込むべき
前記ライトデータレジスタ及び前記メモリセルアレイの
アドレスを指定するライトアドレスを出力し当該アドレ
スにデータが書き込まれる毎にライトアドレスを更新す
るライトアドレスカウンタと、データを読み出すべき前
記リードデータレジスタ及び前記メモリセルアレイのア
ドレスを指定するリードアドレスを出力し当該アドレス
からデータが読み出される毎にリードアドレスを更新す
るリードアドレスカウンタと、前記ライトデータレジス
タのデータを前記ライトアドレスカウンタからのライト
アドレスにより指定される前記メモリセルアレイのアド
レスに一括して書き込む手段と、前記リードアドレスカ
ウンタからのリードアドレスにより指定される前記メモ
リセルアレイのアドレスからデータを読み出しこれらを
一括して前記リードデータレジスタに転送する手段と、
データ出力端子と、前記リードデータレジスタのデータ
を選択的に前記データ出力端子に出力する手段と、前記
ライトアドレスカウンタからのライトアドレスと前記リ
ードアドレスカウンタからのリードアドレスの差をと
り、前記メモリセルアレイ、ライトデータレジスタおよ
びリードデータレジスタに、前記ライトデータレジスタ
のレジスタ長以下のデータしか蓄積されていないことを
検出して検出信号を発生する手段と、前記検出信号に応
答して、前記ライトデータレジスタのデータを前記メモ
リセルアレイおよび前記リードデータレジスタを介する
ことなく前記データ出力端子に選択的に出力する手段と
を備える半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252347A JP2501204B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252347A JP2501204B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104289A JPS63104289A (ja) | 1988-05-09 |
| JP2501204B2 true JP2501204B2 (ja) | 1996-05-29 |
Family
ID=17236016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252347A Expired - Lifetime JP2501204B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501204B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211392A (ja) * | 1988-02-19 | 1989-08-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01211391A (ja) * | 1988-02-19 | 1989-08-24 | Fujitsu Ltd | 半導体記憶装置 |
| GB2232797B (en) * | 1989-06-16 | 1993-12-08 | Samsung Semiconductor Inc | RAM based serial memory with pipelined look-ahead reading |
| JP4734753B2 (ja) * | 2001-04-26 | 2011-07-27 | いすゞ自動車株式会社 | キャブとカーゴボックスとの固定構造 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153289A (ja) * | 1982-03-05 | 1983-09-12 | Fujitsu Denso Ltd | フア−ストイン・フア−ストアウト・メモリ回路 |
-
1986
- 1986-10-22 JP JP61252347A patent/JP2501204B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104289A (ja) | 1988-05-09 |
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