JPS63104289A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本産業上の利用分野〕 本発明は１ビット単位で１畳込み、読出しか自由に行な
え、ライトしたデータ？すぐリードすることが可能な大
容１ＩｔＦｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ（ＦＩ
ＦＯ）構成の半導体メモリに関する。

〔従来の技術〕

従来、ライト／リード番地が連続的に一方向に変化する
＝うに構成さｆ’したメモリとしてはＦＩＦＯメモリが
ある。この種のメモリとしては、り７トレジスタや、あ
るいはバイポートメモリセル全相いた小容量のものが多
かり九が、大容量のもの？作るとなると、通常のダイナ
ミックメモリセルと、データレシスタケ用いた回路が従
米考えらｎている。

このことケ第３図を用いて、まず構成から脱明する。１
及び２にダイナミックメモリセルニジ構成さｎたサブア
レイである。３及び４はサブアレイ１，２とデータ入力
端子Ｄｉｎの中間に設けらｔたライトデータレジスタで
ライトデータを一時格納し、トランスファーイネーブル
信号８１にエフレジスタ単位で一括してメモリセルへｆ
込まｎる工うに構成さｎるｏ　３１．４１はライトデー
タレジスタに選択的にデータ′に４込むためのライトス
イッチであり、３２．４２はライトデータレジスタの内
容全メモリセルへ転送するのを制御するトランスファー
ゲートである０５及び６はサブアレイ１，２とデータ出
力端子Ｄｏｕｔの中間に設けらｎているリードデータレ
ジスタでメモリセルから一括して転送式ｎるリードデー
タ會一時格納し、Ｄ　ｏｕｔ端子から外部に絖出さｎる
。５２．６２はメモリセルからのデータレシスタケ用で
一括してリードデータレジスタへ転送するのｔ制御する
トランスファーゲートである。５１．６１ｒｉリードデ
ータレジスタから選択的にデータ紮読出す丸めのリード
スイッチである０３〜６のデータレジスタの容量は好ま
しくはメモリセルサブアレイ１あるいは２の１行分のデ
ータ容量に相当している。

７はリフレッシュタイマでダイナミックメモリセル七定
期的にリフレッシュするための安来信号７１七発生する
０８にアービトレーシ１ノ回路で、ライトデータレジス
タ３または４のデータ勿メモリセルに誉込むために、ト
ランスファイネーブル信号８１勿トランスフアーゲート
３２，４２に供給している。′また。メモリセルからリ
ードデータ全リードデータレジスタ５，６に転送するた
めのトランスファイネーブル信号８２７トランスフアー
ゲートｓ２，６２ＶＣ供給し、さらＶこリフレッシュ信
号８３？そｎ（′ｎ、選択的に供給している。９にライ
トアドレス発生回路でライトスイッチ用のカラムアドレ
ス（ｇ号９１と行選択用のロウアドレス信号９２七発生
している０１０はリードアドレス発生回路でリードスイ
ッチ用のカラムアドレス信号１０１と行選択用のロウア
ドレス信号１０２ケ発生している。１１はリフレッシュ
アドレス発生ｔ：路でリフレッシュ行選択用のロウアド
レス信号１１１を出力する０１２μライト、リード、リ
フレッシュアドレス？選択的にテコードして、行ｔ１つ
のみ選択する回路である０１３にリードデータレジスタ
５．６のデータ′？！−増幅するセンスアンプでめる。

次にこの従来の太％　ｉｆ　Ｆ　Ｉ　Ｆ　（Ｊメモリの
動作上説明する。Ｄｉｎ端子からのライトデータは、ス
イッチ３１．４１に工ｔ）選択的に、ライトデータレジ
スタ３かあるいぼ４にリアルタイムに沓込ま３る。

例えばスイッチにニジライトデータレジスタ３が選択さ
ｎｆｃと仮定するとライトデータレジスタ３に書込みが
行なわｎる。複数回書込みが行なわｎるとライトデータ
レジスタ３は書込みデータで満杯となるためスイッチが
切り替り、今度はライトデータレジスタ４へ書込みが行
なわｎると同時にライトレジスタ３からレジスタフル信
号８４がアービトレーシＷノ回路からトランスファーゲ
ート３２にイネーブル信号８１が返信さｎ％ライトデー
タレジスタ３の内容がメモリセルサブアレイ１に転送さ
′ｎ書込ま扛る０しばらくしてライトデータレジスタ４
が２イトデータで満杯になるとスイッチが切り替り、再
びライトデータレジスタ３へ書込みが行なわｎると同時
にライトデータレジスタ４のデータが３の場合と同様の
手順ｔふんでメモリセルサブアレイ２へ転送さｌｒＬ舊
込まｎる０以下この動作が繰り返して行なわｎる。この
ときライトアドレスカクンタエジライトレジスタ内のア
ドレス信号９１（カラムアドレス）とメモリセル内の行
の選択のためのアドレス信号９２（ロウアドレス）が供
給さ扛る０ライトデータレジスタのデータ容量はダイナ
ミックメモリセルアレイへの転送に必要な時間？充分確
保できる大きさに選ばｎる。Ｄｏｕｔ端子へのＷｔ出し
データ量、リードスイッチ５１，６１１Ｃ！ジリードデ
ータレジスタ５−１１九は６からリアルタイムに得らｎ
る。例えばスイッチにＬす、リードデータレジスタ５が
選択されるときには、予めダイナミックメモリセルアレ
イの選択さｎ丸竹のデータが一括して転送さｎている。

リードデータレジスタ５からの読出しが複数回行なわｎ
ると、リードデータレジスタ５のリードデータは空とな
るため、スイッチが切り替り、今度はリードデータレジ
スタ６からの抗出しが行なわ扛ると同時に、リードレジ
スタ５から、レジスタエンプティ信号８５がアービトレ
ーション回路に転送さｎる。ダイナミックメモリセルア
レイ１．２がアクセスさｎていないときには、アービト
レーション回路からトランスファーゲート５２にトラン
スファーイネーブル信号８２が返信さ２″Ｌ％リードデ
ータレジスタ５へ新しいデータがメモリセルアレイｌか
らレジスタ単位で一括して転送さｎる。しばらくしてリ
ードデータレジスタ６のデータがすべて読み出さｎると
スイッチが切り替ジ再びリードデータレジスタ５からの
３６出しが行なわｎると同時にメモリセルアレイ２の選
択行のデータがリードレジスタ６に５の場合と同様の手
順ｔふんで転送さｎる０以下この動作が繰９返さｎる。

このとき、リードアドレスカウンメエシリードレジスタ
５，６内のアドレス信号１０１（カラムアドレス）とメ
モリセル内の行の選択のためのアドレス信号１０２　（
ロウアドレス）が供給さ扛る。

リードデータレジスタ５．６のデータ容量にライトデー
タレジスタと同じでダイナミックメモリセルアレイから
のデータ転送に必要な時間音充分確保できる太き場に選
ばｎる。リフレッシュはリフレッシュタイマからの安求
侶号７１がアービトレーション回路に入力し、そのとき
メモリセルがアクセスさｎていなけＡｒｔ：ただちに％
またアクセスさｎていｎば、そｎが終了してから行なわ
ｎる〇このトキ、リフレッシュカウンタからのアドレス
がリフレッシュアドレス１１１　（ロウ）トシて使用さ
ｎる〇 以上？まとめるとライトしたデータはライトデータレジ
スタ全通してメモリセルへ転送さｎｌそこで蓄積さ扛る
と伴に、リードデータに、メモリセルから、リードデー
タレジスメ奮通して外部へ読出さｎる。このとき、リー
ドアドレスでライトアドレスと同じ順序で発生させるこ
とＶｃＬす、ライトさ扛たデータは、ライトと同じ順序
で絖み出され、ＰＩＦＯＳ成となる０また、メモリセル
アレイにダイナミック構成で良く、大容量が実現できる
Ｏ 〔発明が解決し＝うとする問題点〕 上述した従来のＦＩＦＯメモリの例ではダイナミックセ
ル七使用しているので大容量という点では満足できるが
、ライト／リードデータのアクセスにはライト／リード
データレジスタを経て行なっているので、レジスタの容
量以下のデータ量の扱い、例えば１〜２ビット単位のデ
ータの取扱いに関しては、不都合である。丁なわち、ラ
イトデータはまずライトデータレジスタに格納され、そ
ｎが満杯になると一括してメモリセルに転送さ１し、さ
らにそのデータがリードデータレジスタに格納され、続
出さｎるという手順のため、ライトしたデータ？すぐに
は抗出せないという欠点がある。

〔間顕点孕解決するための手段〕

本発明はかかる問題点に鑑み、大容量でるりながら、ラ
イトしたデータですぐに読み出せることが可能なＦ’Ｉ
ＦＯメモリヶ提供する。

本発明ｖｌ上述した従来の大容１ＦＩＦＯメモリに対し
て、さらに、該メモリセルサブアレイから、リードデー
タレジスタ５あるいは６に転送されるべきデータがない
場合、すなわち、例えばＦＩＦＯメモリ全体でデータレ
ジスタ長以下のデータ誓槓曾しがないＬうな事態が生ず
る場合は、そｆ’Ｌ　’に前もって検出し、データ入力
端子からの書込与データは、ライトデータレジスタのみ
ならず、リードデータレジスタにも直接１込む手段か、
または、データ出力端子への絖出しデータは、リードテ
−タレジスタのみならず、ライトデータレジスタからも
百凄読出せる手段ケ設けたこと全特徴としている。

〔実施例〕。

次に１本発明について図面ケ参照して説明する〇第１図
ａ本発明の第１の莫施例葡示す。第３凶に示す従来例と
同じところには同じ数字が用いらｎているので、以下、
特に第１図について１グ、第３図と異なるｐｆｌケ中心
に説明する。

リードデータレジスタ５及び６は、従来例においてはダ
イナミックメモリセルサブアレイ１及び２のデータがト
ランスファーゲート５２，６２全経由して格納さｎてい
たが、本発明においては。

この機１拌に刃口、（て、′＃ｉたにライトスイッチ５
３゜６３金設けて、Ｄｉｎ端子からのライトデータ勿ラ
イトデータバス１５’に通して１α接リードデータレジ
スタ５．６に書込む工つな機能？加えた。さらにライト
アドレスカウンタ９からのカラム違択アドレス信号９１
ケライトスイッチ５３．６３に印加した。また、ライト
アドレスカウンタ９とリードアドレスカウンタ１０のア
ドレス出力？比較するアドレスコンパレータ回路１４？
設け、その出力としてライトスイッチ５３．６３の制御
信号である１４１ｔ”設けた。以下本発明の第１の実施
例についてその動作について説明する。

この実施例に、ダイナミックメモリセルサブアレイ１．
２からリードデータレジスタ５またに６に転送されるべ
きデータがなくなった場合、すなわちこのメモリ全体で
例えばデータレジスタ（ライトあるいはリード）長板下
のデータ蓄積量しかない工うな事態が生じる場合ケ前も
って検出し、その場合には、ライトデータ勿うイトデー
タレジスタ３，４のみでなく、リードデータレジスタ５
゜６にも直接書込む工うにしたものである。アドレスコ
ンパレータ１４μデータ蓄積量の検出回路で、ライトア
ドレスカウンタ９の出力とリードアドレス力クンタ１０
の出力？比奴し、その差を取ることに工ってデータ蓄積
童會計算する０アドレスコンパレータ１４からの出力信
号１４１は、計算した結果？判断し、リードデータレジ
スタ５及び６の近くＩＣ設けらｎ之うイトスイッチ５３
．６３にイネーブルあるいはディセーブルにする信号と
して用いらｎる。出力信号１４１がイネーブルとなっ７
’（場合には、ライトスイッチ５３．６３が活性化し、
さらにライトカラムアドレス信号９１に工り選択的Ｖｃ
１アドレスずつリードデータレジスタ５゜６への書込み
が行なわ扛る０出力信号１４２がディセーブルとなった
場合には、ライトスイッチ５３゜６３は不活性化し、ラ
イトカラムアドレス信号９１の論荏レベルにかかわらず
、すべてのライトスイッチ５３．６３がオフする之め、
リードデータレジスタへの直接のライトデータ書込みｎ
Ｍ止さｎる。向、リードデータレジスタ５，６への書込
みの場合、Ｄｉｎ端子からのライトデータは、ライトデ
ータバス巌１５’ｉ通ってライトスイッチに入力してい
る。この＝うに構成することｉ／（＝って、このメモリ
全体で例えばライト（リード）データレジスタ３．４（
５，６）以下のデータしか蓄槓烙ｎていない工うな事態
が生じても、そのデータは予め７ドレスコンパレータ１
４の出力１４１に＝り直接リードデータレジスタに書込
まｎる工うにル１ｊ御さｎるので畜すたデータ金すぐに
読み出すことができる。少なくとも１本発明による第１
ＬＩ）実施例の場合、２ライト（リード）レジスター！
以上のデータがこのメモリ全体で蓄積さｎた場合にライ
）スイ−ｐｆ　５３．６３７ｉ−全てディセーブルにし
。

トランスファーゲートｓｚ、６２ｘ＝ったメモリセルか
らのデータを従来通り読出すことができる。

次に本発明についての第２の実施例の説明ケ第２丙を参
照して行なう。第１図に示さｎる本発明の第１の実施９
」と異なるところはリードデータレジスタ５，６にライ
トスイッチ５３．６３業付ける変りにライトデータレジ
スタ３，４にリードスイッチ３３．４３に加えて、ライ
トデータレジスタの内容全直接リードデータバス１６及
びセンスアンプ１３’５通して読出せるＬすにした点で
ある。

すなわちこのシミ施例にダイナミックメモリセルサブア
レイ］、２からリードデータレジスタ５またに６に転送
さｊＬるべさデータがなくなった場合。

すなわちこのメモリ全体で？１」えはライト（リード）
データレジスタ長以下のデータ蓄積量しかない工うな事
態が生じる場合ケ前もって検出し、その場合にはリード
データ全リードデータレジスタ５゜６ではなく、ライト
データレジスタ３，４かラモ＠接読取ｎる工うにしたも
のである。アドレスコンパレータ１４は第１の実施例と
同様にライトアドレスとリードアドレスを比較し、その
出力信号１４１でもって、ライトデータレジスタ３．４
の付近に設けら扛たリードスイッチ３３．４３’ｉイネ
ーブルまたはディセーブルにする。イネーブルの場合、
ライトデータレジスタからのリードデータはリードデー
タバス１６？］ｌ−通してセンスアンプ１３に入力しｂ
　１）ｏｕｔ端子エク抗み出ざｎる。第２図においては
図示さ扛ていないが、制卸信号１４１の反転信号ｔリー
ドスイッチ５１．６１に入力させ、リードスイッチ５１
．６１のディセーブル、イネーブル？リードスイッチ３
３．４３と逆の位相で制御しても良い。この二うに構成
することに↓って、このメモリ全体で例えばライト（リ
ード）データレジスタ３，４．（５，６）長板下のデー
タしか蓄積さγＩ、ていないＬ′）な得廊が生じても、
その場合ｔユアドレスコンパレーメ１４がそｆ’ｌ前も
って検出し、ライトデータレジスタから＠接データ會絖
出丁工うな構成ができるので沓いたデータｔすぐに硯出
丁ことができる。少なくとも本実施例の場合２ライト（
リード）データレジスタ長以上のデータが蓄積され、た
場合ｄ　ＩＪ−ドスイッチ３３．４３ｉディセーブルに
し、従来通ジにリードスイッチ５１．６１に通してデー
メ勿絖出すことができる。尚、機能的に第１図における
リードデータレジスタ５汲び６または第２図におけるラ
イトデータレジスタ３及び４げ該レジスフ上の異なるア
ドレスにおいて回路にライト及びリードする機能が心安
でめるが、この＝つな機能は。

多重ボートセル（フリラグフロップ）などｒＣ従従来受
けらｎるので、そのようなフリッグ７０ツブ會使ってレ
ジスメ？構成できる。また、アドレスコンパレータ１４
に１減算回路寺がオリ出できる。

また、本発明の爽紬例第１図、第２図においてはライト
／リードデータレジスタ？メモリセルサブアレイの両側
に便宜上おいたが片側に配置しても構わない。また実施
例においてにライト／リードアドレスカウンタ？設け１
行まｆｃニ列選択回路においては、このアドレスカウン
タからのアドレス信号勿テコードする工うな構成？示し
九が、そｎとは別にシフトレジスメ型の行列選択回路紮
利用することも可能である。

〔発明の効果〕

以上説明した工うに本発明は従来のダイナミックメモリ
セルとライト／リードデータレジスタを用いた大容１１
ＦＩＦＯメモリにライト／リードアドレスコンパレータ
回路やその出力信号にニジ制御さｎる。ライトスイッチ
あるいにリードスイッチ？付は加えるだけの簡単な構成
でもって、従来の欠点であった書込んだデータ？すぐ読
めないという点？改良した操作性の丁ぐｎた大容量ＦＩ
ＦＯメモリ？提供できる効果がある。

４、四面のｍ牢な説明 第１図に、不発明の第１の実施側音、第２図は本発明の
第２の実施例？、第３図は従来の大容量ＦＩドＯメモリ
七夫々示す図である。

１．２・・・・・・ダイナミックメモリセルサブアレイ
。

３．４・・・・・・ライトデータレジスタ、３１．４１
・・・・・・ライトスイッチ、３２＃４２・・・・・・
トランスファーゲート、３３．４３・・・・・・リード
スイッチ、５゜６・・・・・・リードデータレジスタ、
５１．６１・・・・・・リードスイッチ、５２，６２・
・・・・・トランスファーゲート、５３，６３・・・・
・・ライトスイッチ、７・−−−−−リフレッシュタイ
マ、７１・・・・・・リフレッシュ役求信号、８−・・
・・・アービトレーシ冒／回路、８１．８２・・・・・
・トランスファゲートイネーブル信号、８３・・・・・
・リフレッシュ信号、８４・・・・・・フルＭ号ｓ　８
５・・・エンプティ信号％　９・・・・・・ライトアド
レスカラ／夕、９１・−・・・・ライトカラムアドレス
信号、９２・・・・・・ライトロウアドレス信号、１０
・・・・・・リードアドレス信号、１０１・・・・・・
リードカラムアドレス信号％１０２・・・・・・リード
ロウアドレス信％、１１・・・・・・リフレッシュ７　
トレスカウンタ％　１１１・・自・・リフレッジ二ロウ
アドレス信号、１２・・・・・・行選択回路、１３・・
・・・・センスアンプ、１４・・・用アドレスコンパレ
ータ回路、１４１・・・・・・リードまたはライトスイ
ッチイネーブル信号、１５・・・・・・ライトデータバ
ス、１６・・・リードデータバス。

代理人　弁理士　　内　　原　　　　認　　−゛、臼　
　　　　′ｌ、 Ｄｔ’４ 筋１図 ｉｎ ′ｙｆ５ｚ図 ＤＩ匁 ■ 呵３図

Claims (3)

【特許請求の範囲】
1. （１）データ入力端子からの書込みデータを複数個格納
   する第１のデータレジスタと、該第１のデータレジスタ
   のデータを一括してメモリセルへ転送する手段と、該メ
   モリセルからのデータを複数個格納し、データ出力端子
   への読出しデータとする、該第１のデータレジスタと同
   じデータ容量を有する第２のデータレジスタと、該メモ
   リセルのデータを複数個、該第２のデータレジスタに一
   括して転送する手段とを設け、さらに該メモリセルから
   該第２のデータレジスタに転送されるべきデータが該メ
   モリセル内に蓄積されていない事を前もって検出する手
   段を設け、その場合にはデータ入力端子からの書込みデ
   ータは、該第２のデータレジスタにも、直接格納される
   か、または、データ出力端子への読出しデータは、該第
   １のデータレジスタからも直接読出せる手段を設けたこ
   とを特徴とする半導体メモリ。
2. （２）該第１のデータレジスタは、複数個設けられ、そ
   の内のひとつのデータレジスタのデータがメモリセルへ
   転送される時には、他のデータレジスタに対して書込み
   が行なわれ、該第２のデータレジスタも複数個設けられ
   、その内のひとつのデータレジスタにメモリセルからの
   データが転送されるときには他のデータレジスタから読
   出しが行なわれるような構成とした特許請求の範囲第１
   項記載の半導体メモリ。
3. （３）該メモリセルはダイナミックメモリセルにより構
   成され、かつリフレッシュ回路を内蔵することを特徴と
   した特許請求の範囲第１項又は第２項記載の半導体メモ
   リ。