JPH03130983A - パイプラインシリアルメモリ及びそのパイプラインの方法 - Google Patents
パイプラインシリアルメモリ及びそのパイプラインの方法Info
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- JPH03130983A JPH03130983A JP2158544A JP15854490A JPH03130983A JP H03130983 A JPH03130983 A JP H03130983A JP 2158544 A JP2158544 A JP 2158544A JP 15854490 A JP15854490 A JP 15854490A JP H03130983 A JPH03130983 A JP H03130983A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はシリアルメモリに関し、特にＲＡＭ構成のバ
イブラインシリアルメモリ及びそのパイプラインの方法
に関する。
イブラインシリアルメモリ及びそのパイプラインの方法
に関する。
［従来の技術］
一般にシリアルメモリに於いては、１つのレートで入力
データエレメントを受信するため、及びバッファメモリ
に書込まれた順序によって明確にされたシーケンスに於
いて蓄えられたデータエレメントを異なったレートで出
力するためのバッファメモリとして代表的に使用されて
いる。一般に、このようなバッファメモリは２つのタイ
プがある。
データエレメントを受信するため、及びバッファメモリ
に書込まれた順序によって明確にされたシーケンスに於
いて蓄えられたデータエレメントを異なったレートで出
力するためのバッファメモリとして代表的に使用されて
いる。一般に、このようなバッファメモリは２つのタイ
プがある。
１つは、バッファメモリの多重セルを介してシフトする
データエレメントに基いたちのである。もう１つは、多
重セルを介してデュタエレメントのシフトを要求するも
のではなく、ＲＡＭ構成のものである。
データエレメントに基いたちのである。もう１つは、多
重セルを介してデュタエレメントのシフトを要求するも
のではなく、ＲＡＭ構成のものである。
［発明が解決しようとする課題］
ところで、ＲＡＭ構成のシリアルメモリのタイプの従来
技術のバッファメモリに於いて、読出しを完了するため
に要する時間は長いもので、それは要求されたデータエ
レメントを含む特定のメモリセルが選択しなければなら
ず（メモリセルはデータビットラインに伝達された信号
をアクティブ−及び蓄える）、伝達された信号は前記デ
ータエレメントがバッファメモリから出力可能となる前
に増幅器によって検知しなければならないからである。
技術のバッファメモリに於いて、読出しを完了するため
に要する時間は長いもので、それは要求されたデータエ
レメントを含む特定のメモリセルが選択しなければなら
ず（メモリセルはデータビットラインに伝達された信号
をアクティブ−及び蓄える）、伝達された信号は前記デ
ータエレメントがバッファメモリから出力可能となる前
に増幅器によって検知しなければならないからである。
故に、このような従来技術のシステムに於けるアクセス
時間は長いものであった。
時間は長いものであった。
この発明は、前記のような点に鑑みてなされたもので、
メモリ読出し動作をパイプラインすることによってシリ
アルメモリの各データエレメントを出力するためのアク
セス時間を短縮するバイブラインシリアルメモリ及びそ
のパイプラインの方法を提供することを目的とする。
メモリ読出し動作をパイプラインすることによってシリ
アルメモリの各データエレメントを出力するためのアク
セス時間を短縮するバイブラインシリアルメモリ及びそ
のパイプラインの方法を提供することを目的とする。
［課題を解決するための手段及び作用］したがってこの
発明は、シリアルメモリに蓄えられた１つのデータエレ
メントのための現在の要求に対応するメモリリードサイ
クル内で、次の読出し要求に応じて出力されるべくデー
タエレメントを含むメモリセルのための読出し動作が開
始され、続いて要求されたデータエレメントを含むメ
そりセルが現在のメモリセル内に選択されるものである
。
発明は、シリアルメモリに蓄えられた１つのデータエレ
メントのための現在の要求に対応するメモリリードサイ
クル内で、次の読出し要求に応じて出力されるべくデー
タエレメントを含むメモリセルのための読出し動作が開
始され、続いて要求されたデータエレメントを含むメ
そりセルが現在のメモリセル内に選択されるものである
。
そして、要求されるべく次のデータエレメントを含むメ
モリセルは、現在のリードサイクル内に有効に作成され
ると共に、選択されたセルから検知される。故に、現在
要求されたデータエレメントは、そのデータエレメント
を含むメモリセルを選択するため、若しくは検知するた
めの要求なしに出力されることができる。また、シリア
ルバッファメモリは、ＦＩＦＯバッファメモリである。
モリセルは、現在のリードサイクル内に有効に作成され
ると共に、選択されたセルから検知される。故に、現在
要求されたデータエレメントは、そのデータエレメント
を含むメモリセルを選択するため、若しくは検知するた
めの要求なしに出力されることができる。また、シリア
ルバッファメモリは、ＦＩＦＯバッファメモリである。
バイブライニングを通じて、この発明は、前記データエ
レメントのための読出し要求の発生がそのメモリセルに
含まれる前に、メモリセルの進歩したルックアヘッド読
出しを実現する。
レメントのための読出し要求の発生がそのメモリセルに
含まれる前に、メモリセルの進歩したルックアヘッド読
出しを実現する。
［実施例］
以下図面を参照して、この発明の実施例を説明する。
第１図はこの発明の好ましい実施例であるバ、ツフアメ
モリ２の一部を示したものである。このバッファメモリ
はＦＩＦＯバッファメモリであり、データエレメントは
バッファメモリ内に最初に書込まれたのと同じ順序でバ
ッファメモリから出力される。同図に於いて、左メモリ
アレイ４及び右メモリアレイ６の各々は、同一の構成で
同じ深さ及び幅を有している。単に図面の目的のため、
各アレイは４コラムのメモリセルを有しており、各々は
深さ１２８セルであり、各セルは９ビットデータエレメ
ントの保有が可能なものである。
モリ２の一部を示したものである。このバッファメモリ
はＦＩＦＯバッファメモリであり、データエレメントは
バッファメモリ内に最初に書込まれたのと同じ順序でバ
ッファメモリから出力される。同図に於いて、左メモリ
アレイ４及び右メモリアレイ６の各々は、同一の構成で
同じ深さ及び幅を有している。単に図面の目的のため、
各アレイは４コラムのメモリセルを有しており、各々は
深さ１２８セルであり、各セルは９ビットデータエレメ
ントの保有が可能なものである。
バッファメモリの書込み動作を以下に述べる。
各書込みサイクルに於いて、アレイの異なった１つは対
応するデータエレメントを蓄えるためにアクティブされ
るもので、各アレイ内で、データエレメントはそれぞれ
の所定のシーケンスにより関連付けられたセルに蓄えら
れる。例えば、連続的なデータエレメントは、左アレイ
のセル１に最初に蓄えられ、次に右アレイのセル１に、
そして左アレイ４のセル２、右アレイのセル２、左アレ
イのセル３、右アレイのセル３にというように蓄えられ
る。書込みのためのアレイ選択は、書込みアレイセレク
タ８によって達成される。書込みアレイセレクタ８は、
連続的な書込みサイクルに於ける左及び右アレイの間を
交互にするために、“そのサイクルに於いてＷＲＴ
ＤＡＴＡラインを介してバッファメモリに書込まれるべ
く特定のデータエレメントに対応する書込みサイクルを
各々明確にする書込みクロックラインＷＲＴ ＣＬＫ
上に書込み信号に対して応答される。前記書込みアレイ
セレクタ８は、ディバイダ、カウンタ、シフトレジスタ
、トグルフリップフロップ（同実施例の場合）等の使用
を含む、多くの方式で満たすことができるもので、何れ
の回路が書込みアレイセレクタ８として使用することの
できる連続的な書込みサイクルの左及び右アレイの異な
った１つを選択するために動作することができる。書込
みのためのアレイセル選択は、各アレイの１つ、書込み
セルセレクタ１０によって成される。各書込みセルセレ
クタの構造の詳細は後述する。そして、その機能は、所
定のシーケンスに従って関連したアレイ内にセルを選択
するためのものであり、関連したアレイの各々の時間は
書込みアレイセレクタ８によって選択される。各アレイ
は、前記アレイを介して通過する書込みデータラインＷ
ＲＴ ＤＡＴＡを介して分離初期データレジスタ１２
にそれぞれ結合されるもので、前記ＷＲＴＤＡＴＡライ
ンはメモリアレイに蓄えられるべくデータエレメントを
運ぶ。前記初期データレジスタ１２は、書込みアレイセ
レクタ８によって選択された対応するアレイに於いてバ
ッファメモリ内に書込まれるべく第１のデータエレメン
トのシリーズを受信すると共に、蓄えるために論理ゲー
ト１４（第６図及び詳細には第７図に示される）からの
それぞれの信号ＩＤＷＬ（初期データ書込み左）及びＩ
ＤＷＲ（初期データ書込み右）に応答される。第１のデ
ータエレメントは、関連したメモリアレイを介して直接
に通過するＷＲＴ ＤＡＴＡラインによって、対応す
る初期データレジスタ１２に導かれる。例えば、アレイ
セレクタ８が左アレイから開始するために設定されれば
、前記左アレイのセル１に書込まれたデータエレメント
は左アレイに接続された初期データレジスタにアレイを
介してラインＷＲＴ −ｆ）ＡＴＡにより通過される
と共にそれに蓄えられる。′アレイセレクタ８が右アレ
イから開始するために設定されれば、右アレイのセル１
に書込まれるべくデータエレメントが右アレイに接続さ
れた初期データレジスタにアレイを介してラインＷＲＴ
ＤＡＴＡにより通過されると共に蓄えられる。
応するデータエレメントを蓄えるためにアクティブされ
るもので、各アレイ内で、データエレメントはそれぞれ
の所定のシーケンスにより関連付けられたセルに蓄えら
れる。例えば、連続的なデータエレメントは、左アレイ
のセル１に最初に蓄えられ、次に右アレイのセル１に、
そして左アレイ４のセル２、右アレイのセル２、左アレ
イのセル３、右アレイのセル３にというように蓄えられ
る。書込みのためのアレイ選択は、書込みアレイセレク
タ８によって達成される。書込みアレイセレクタ８は、
連続的な書込みサイクルに於ける左及び右アレイの間を
交互にするために、“そのサイクルに於いてＷＲＴ
ＤＡＴＡラインを介してバッファメモリに書込まれるべ
く特定のデータエレメントに対応する書込みサイクルを
各々明確にする書込みクロックラインＷＲＴ ＣＬＫ
上に書込み信号に対して応答される。前記書込みアレイ
セレクタ８は、ディバイダ、カウンタ、シフトレジスタ
、トグルフリップフロップ（同実施例の場合）等の使用
を含む、多くの方式で満たすことができるもので、何れ
の回路が書込みアレイセレクタ８として使用することの
できる連続的な書込みサイクルの左及び右アレイの異な
った１つを選択するために動作することができる。書込
みのためのアレイセル選択は、各アレイの１つ、書込み
セルセレクタ１０によって成される。各書込みセルセレ
クタの構造の詳細は後述する。そして、その機能は、所
定のシーケンスに従って関連したアレイ内にセルを選択
するためのものであり、関連したアレイの各々の時間は
書込みアレイセレクタ８によって選択される。各アレイ
は、前記アレイを介して通過する書込みデータラインＷ
ＲＴ ＤＡＴＡを介して分離初期データレジスタ１２
にそれぞれ結合されるもので、前記ＷＲＴＤＡＴＡライ
ンはメモリアレイに蓄えられるべくデータエレメントを
運ぶ。前記初期データレジスタ１２は、書込みアレイセ
レクタ８によって選択された対応するアレイに於いてバ
ッファメモリ内に書込まれるべく第１のデータエレメン
トのシリーズを受信すると共に、蓄えるために論理ゲー
ト１４（第６図及び詳細には第７図に示される）からの
それぞれの信号ＩＤＷＬ（初期データ書込み左）及びＩ
ＤＷＲ（初期データ書込み右）に応答される。第１のデ
ータエレメントは、関連したメモリアレイを介して直接
に通過するＷＲＴ ＤＡＴＡラインによって、対応す
る初期データレジスタ１２に導かれる。例えば、アレイ
セレクタ８が左アレイから開始するために設定されれば
、前記左アレイのセル１に書込まれたデータエレメント
は左アレイに接続された初期データレジスタにアレイを
介してラインＷＲＴ −ｆ）ＡＴＡにより通過される
と共にそれに蓄えられる。′アレイセレクタ８が右アレ
イから開始するために設定されれば、右アレイのセル１
に書込まれるべくデータエレメントが右アレイに接続さ
れた初期データレジスタにアレイを介してラインＷＲＴ
ＤＡＴＡにより通過されると共に蓄えられる。
他の実施態様に於いて、初期データレジスタ内に書込ま
れたデータエレメントは、メモリセル内に書込まれない
。そして更に他の実施態様に於いて、前記初期データレ
ジスタは、メモリアレイを通過しないラインを介して蓄
えられるべ（データを受信する。パススルー接続が多忙
な要求を減少すると共に望ましくないローディング効果
を最小にすることが注意される。更なる実施態様に於い
て、使用されるのは、１つの初期データレジスタのみで
あり、両方のメモリアレイは同じ初期データレジスタに
接続される。
れたデータエレメントは、メモリセル内に書込まれない
。そして更に他の実施態様に於いて、前記初期データレ
ジスタは、メモリアレイを通過しないラインを介して蓄
えられるべ（データを受信する。パススルー接続が多忙
な要求を減少すると共に望ましくないローディング効果
を最小にすることが注意される。更なる実施態様に於い
て、使用されるのは、１つの初期データレジスタのみで
あり、両方のメモリアレイは同じ初期データレジスタに
接続される。
レトランスミットレジスタ１Ｂは、アレイセレクタ８に
よって選択されるべく第１のメモリアレイに接続される
。図面の目的のため、左アレイ４に書込まれたデータエ
レメントを受信して蓄えるために論理ゲート１４からの
信号ＲＴＷ（レトランスミット書込み）に応答される。
よって選択されるべく第１のメモリアレイに接続される
。図面の目的のため、左アレイ４に書込まれたデータエ
レメントを受信して蓄えるために論理ゲート１４からの
信号ＲＴＷ（レトランスミット書込み）に応答される。
この実施例に於いて、前記レトランスミットレジスタ１
Ｂに蓄えられるべくデータエレメントは、同じアレイに
接続した初期データレジスタに対してデータエレメント
を運ぶような同じラインから受信される。他の実施態様
に於いて、レトランスミットレジスタと、その関連した
動作は全く省略される。
Ｂに蓄えられるべくデータエレメントは、同じアレイに
接続した初期データレジスタに対してデータエレメント
を運ぶような同じラインから受信される。他の実施態様
に於いて、レトランスミットレジスタと、その関連した
動作は全く省略される。
前記バッファメモリの読出し動作は、第１図に示された
実施例に関連して次に述べる。バッファメモリ２がＦＩ
ＦＯメモリであるから、バッファメモリから出力される
データエレメントのシーケンスは、バッファメモリに書
込まれたデータエレメントのシーケンスと同様である。
実施例に関連して次に述べる。バッファメモリ２がＦＩ
ＦＯメモリであるから、バッファメモリから出力される
データエレメントのシーケンスは、バッファメモリに書
込まれたデータエレメントのシーケンスと同様である。
各読出しサイクルに於−°１て、アレイの異なった１つ
のメモリセルは、データエレメントを読出すために選択
されると共に検知される。しかしながら、前記メモリセ
ルから読出されたエレメントは現在の読出しサイクルに
於いて出力されるべくデータエレメントではなく、一次
の読出しサイクルに於いて出力されるべくデータエレメ
ントである。
のメモリセルは、データエレメントを読出すために選択
されると共に検知される。しかしながら、前記メモリセ
ルから読出されたエレメントは現在の読出しサイクルに
於いて出力されるべくデータエレメントではなく、一次
の読出しサイクルに於いて出力されるべくデータエレメ
ントである。
それは、メモリセルの読出しが、（データビットライン
上に蓄えられたデータ信号を伝達する故にメモリセルを
アクティブする）セルを選択することと、センスアンプ
によって伝達された信号を検知することを含んでおり、
レジスタから若しくは出力ラインからのデータエレメン
トを簡単に出力するために比較されるような相対的な長
い時間を要求する。バッフ１メモリ２は、要求されるべ
く次のデータエレメントを含むメモリセルを、予め読出
すことによってパイプラインされるもので、故にデータ
エレメントの要求に応じて読出しサイクルの開始以前に
、出力ライン上で有効なデータエレメントを作成する。
上に蓄えられたデータ信号を伝達する故にメモリセルを
アクティブする）セルを選択することと、センスアンプ
によって伝達された信号を検知することを含んでおり、
レジスタから若しくは出力ラインからのデータエレメン
トを簡単に出力するために比較されるような相対的な長
い時間を要求する。バッフ１メモリ２は、要求されるべ
く次のデータエレメントを含むメモリセルを、予め読出
すことによってパイプラインされるもので、故にデータ
エレメントの要求に応じて読出しサイクルの開始以前に
、出力ライン上で有効なデータエレメントを作成する。
何故ならば、各データエレメントは予め読出されるもの
で、これらがデータエレメントのための読出し要求であ
るとき、要求されたデータエレメントはデータエレメン
トを含むメモリセルを読出すことなく、すなわち読出し
要求によって開始された読出しサイクルに於いてメモリ
セルを検知することなく、且つメモリセルを選択するこ
とな（出力されるからである。現在に要求されたデータ
エレメントを含むメモリセルの選択及び検知は、現在の
要求によって開始された読出しサイクルの直前にメモリ
読出しサイクル内で既に完了されている。故に、データ
エレメントのための全体の読出し動作は予め実行され、
前記データは要求がそのデータエレメントのために受信
されるときに出力ライン上に既に有効に作成されている
。
で、これらがデータエレメントのための読出し要求であ
るとき、要求されたデータエレメントはデータエレメン
トを含むメモリセルを読出すことなく、すなわち読出し
要求によって開始された読出しサイクルに於いてメモリ
セルを検知することなく、且つメモリセルを選択するこ
とな（出力されるからである。現在に要求されたデータ
エレメントを含むメモリセルの選択及び検知は、現在の
要求によって開始された読出しサイクルの直前にメモリ
読出しサイクル内で既に完了されている。故に、データ
エレメントのための全体の読出し動作は予め実行され、
前記データは要求がそのデータエレメントのために受信
されるときに出力ライン上に既に有効に作成されている
。
他の実施態様に於いて、出力ライン上に維持される代わ
りに、メモリセルから検知されたデータエレメントが、
レジスタまたはフリップフロップに蓄えられるものでも
よい。更に他の実施態様に於いて、バイブラインルック
アヘッドは、次のデータエレメントを含むメモリセルを
容易に選択するために限定することができ、一方選択さ
れたメモリセルの検知はそのデータエレメントのための
要求の受取りに続いて尚も実行される。
りに、メモリセルから検知されたデータエレメントが、
レジスタまたはフリップフロップに蓄えられるものでも
よい。更に他の実施態様に於いて、バイブラインルック
アヘッドは、次のデータエレメントを含むメモリセルを
容易に選択するために限定することができ、一方選択さ
れたメモリセルの検知はそのデータエレメントのための
要求の受取りに続いて尚も実行される。
好ましい実施例に於いて、第１のデータエレメントが初
期データレジスタ１２に既に蓄えられているので、それ
は何れかの読出しサイクルに於けるメモリセルを読出す
ことな（出力することができる。しかしながら、それぞ
れ後に続くデータエレメントは、先に書込まれていたそ
れのメモリセルから、その中に含まれたデータエレメン
トのための要求の直前の読出しサイクルに於いて読出さ
れる。故に、各メモリーアレイは、選択されたセルを検
知するための分離センスアンプ（実際にアンプのセット
、検知されるメモリセルに含まれたデータエレメントの
各ビットの１つ）に接続される。
期データレジスタ１２に既に蓄えられているので、それ
は何れかの読出しサイクルに於けるメモリセルを読出す
ことな（出力することができる。しかしながら、それぞ
れ後に続くデータエレメントは、先に書込まれていたそ
れのメモリセルから、その中に含まれたデータエレメン
トのための要求の直前の読出しサイクルに於いて読出さ
れる。故に、各メモリーアレイは、選択されたセルを検
知するための分離センスアンプ（実際にアンプのセット
、検知されるメモリセルに含まれたデータエレメントの
各ビットの１つ）に接続される。
メモリセルを検知するためのアレイ選択は、読出しアレ
イセレクタ２旧；よって成される。前記読出しアレイセ
レクタ２０は同じ多くの方式で満たすことができ、書込
みアレイセレクタも同様である。
イセレクタ２旧；よって成される。前記読出しアレイセ
レクタ２０は同じ多くの方式で満たすことができ、書込
みアレイセレクタも同様である。
開示された実施例に於いて、それはトグルフリップフロ
ップの形態に於けるものである。前記読出しアレイセレ
クタは、連続的な読出しサイクルに於ける左及び右アレ
イ間で交互に繰返すために読出しサイクルをそれぞれ明
確にする読出しクロックラインＲＥＡＤ ＣＬＫ上の
読出し信号に応答される。検知するためのアレイセル選
択は、各アレイの１つ、読出しセルセレクタ２２によっ
て成される。各読出しセルセレクタの構造の詳細は後述
する。その機能は、関連したアレイに書込まれたデータ
エレメントに於けるシーケンスに対応するシーケンスに
従って関連したアレイ内のセルを選択するためのもので
あり、各時間、関連したアレイは読出しアレイセレクタ
２０によって検知する動作のために選択される。各セン
スアンプ１Ｂは、また同じアレイの読出しセルセレクタ
２２によって選択されたセルを検知するための読出しア
レイセレクタからの信号にも応答される。メモリセルか
らの検知された値は、関連した出力ラインｚ４上に各セ
ンスアンプによって維持される。前記初期データレジス
タ１２とレトランスミットレジスタ１Ｂの出力、及びセ
ンスアンプ１８からの出力ライン２４は、バスゲート２
８のセットに分離的に接続される。初期データレジスタ
、レトランスミットレジスタ、または出力ラインｚ４の
１つから・・・パスゲー）２Ｂは、出力バッファ２８に
各読出しサイクルに於いて出力を選択した信号のみ結合
するために論理ゲート１４（第６図及びより詳細には第
７図に示される）によって制御される。
ップの形態に於けるものである。前記読出しアレイセレ
クタは、連続的な読出しサイクルに於ける左及び右アレ
イ間で交互に繰返すために読出しサイクルをそれぞれ明
確にする読出しクロックラインＲＥＡＤ ＣＬＫ上の
読出し信号に応答される。検知するためのアレイセル選
択は、各アレイの１つ、読出しセルセレクタ２２によっ
て成される。各読出しセルセレクタの構造の詳細は後述
する。その機能は、関連したアレイに書込まれたデータ
エレメントに於けるシーケンスに対応するシーケンスに
従って関連したアレイ内のセルを選択するためのもので
あり、各時間、関連したアレイは読出しアレイセレクタ
２０によって検知する動作のために選択される。各セン
スアンプ１Ｂは、また同じアレイの読出しセルセレクタ
２２によって選択されたセルを検知するための読出しア
レイセレクタからの信号にも応答される。メモリセルか
らの検知された値は、関連した出力ラインｚ４上に各セ
ンスアンプによって維持される。前記初期データレジス
タ１２とレトランスミットレジスタ１Ｂの出力、及びセ
ンスアンプ１８からの出力ライン２４は、バスゲート２
８のセットに分離的に接続される。初期データレジスタ
、レトランスミットレジスタ、または出力ラインｚ４の
１つから・・・パスゲー）２Ｂは、出力バッファ２８に
各読出しサイクルに於いて出力を選択した信号のみ結合
するために論理ゲート１４（第６図及びより詳細には第
７図に示される）によって制御される。
最初の読出しサイクルに於いて、読出されるべくデータ
エレメントは、バッファメモリに書込まれたときに先に
蓄えられた第１のデータエレメントに於いて初期データ
レジスタから出力される。
エレメントは、バッファメモリに書込まれたときに先に
蓄えられた第１のデータエレメントに於いて初期データ
レジスタから出力される。
また、第１の読出しサイクルに於いて、（第２の読出し
サイクルに於いて）出力されるべく次のデータエレメン
トは、（接続される現行の読出しサイクルのデータを出
力する初期レジスタに対して反対の）反対アレイの第１
のセルから読出される。
サイクルに於いて）出力されるべく次のデータエレメン
トは、（接続される現行の読出しサイクルのデータを出
力する初期レジスタに対して反対の）反対アレイの第１
のセルから読出される。
前記反対アレイの第１のセルは選択されるで検知され、
センス増幅されたデータエレメントは第１の読出しサイ
クルの全て、関連した出力ライン２４上に配置される。
センス増幅されたデータエレメントは第１の読出しサイ
クルの全て、関連した出力ライン２４上に配置される。
それぞれ次の読出しサイクルに於いて、先の読出しデー
タエレメントは出力ライン２４から出力され、一方（次
の読出しサイクルに於いて）出力されるべく次のデータ
エレメントは、出力されたデータエレメントが読出され
たその形態と反対のアレイに於いて次のセルから読出さ
れ、そして関連した出力ライン２４に配置される。同様
に、出力されるべく次のデータエレメントが読出され（
それを含むメモリセルが選択されて検知され、且つ検知
したデータは出力ラインに配置した）、一方現行のデー
タエレメントは出力ラインから出力される。ルックアヘ
ッド検知のパイプラインＦＩＦＯバッファメモリが、故
に成し遂げられる。
タエレメントは出力ライン２４から出力され、一方（次
の読出しサイクルに於いて）出力されるべく次のデータ
エレメントは、出力されたデータエレメントが読出され
たその形態と反対のアレイに於いて次のセルから読出さ
れ、そして関連した出力ライン２４に配置される。同様
に、出力されるべく次のデータエレメントが読出され（
それを含むメモリセルが選択されて検知され、且つ検知
したデータは出力ラインに配置した）、一方現行のデー
タエレメントは出力ラインから出力される。ルックアヘ
ッド検知のパイプラインＦＩＦＯバッファメモリが、故
に成し遂げられる。
第２Ａ図は、第１図の書込みセルセレクタ１０または読
出しセルセレクタ２２の何れかを実現するために使用す
ることのできるシリアルセレクタを示したものである。
出しセルセレクタ２２の何れかを実現するために使用す
ることのできるシリアルセレクタを示したものである。
前記シリアルセレクタは、反巡回ライン３２を介して端
と端が接続されるシフトレジスタ３０を有するリングポ
インタで構成される。
と端が接続されるシフトレジスタ３０を有するリングポ
インタで構成される。
前記シフトレジスタは、各アレイのメモリセルのロウと
される多くのステージと同様に有し、前記シフトレジス
タの各ステージはメモリセルの特定のロウに対応する。
される多くのステージと同様に有し、前記シフトレジス
タの各ステージはメモリセルの特定のロウに対応する。
２ビットは、シフトレジスタ３０内の所定位置で最初に
位置付けられるもので、特定のロウにポイントする−。
位置付けられるもので、特定のロウにポイントする−。
各イネーブルで、ポインタビットはシフトレジスタ３０
内の１つのステージにシフトされるもので、メモリセル
の次のロウにポイントする。この場合、シフトレジスタ
は０から１２７の１２８のステージを有しており、メモ
リアレイのロウ０乃至１２７にそれぞれ対応する。加え
て、前記反巡回ラインは、カウンタ／デコーダ組合 モリアレイ実行のため、２ビットカウンタはデコーダが
それぞれのカウンタ状態に従って４つのうち１つの選択
出力ができるために使用される。前記デコーダ出力は、
対応するアレイの４コラムのうち１つを選択する。前記
ポインタビットの各時間は、反巡回ライン３２を介して
反巡回されるもので、前記２ビットカウンタは１でイン
クリメントされる。故に、カウンタ／デコーダ組合 緒
に反巡回するシフトレジスタ３０は、関連したアレイ（
セル深さ１２８及びコラム幅４）内で全てのセルを連続
的に選択する。シフトレジスタ３０の長さは、関連した
メモリアレイのロウの数により決定されるもので、カウ
ンタ／デコーダ組合せ３３の容量は、関連したアレイの
セルのコラム数により決定される。
内の１つのステージにシフトされるもので、メモリセル
の次のロウにポイントする。この場合、シフトレジスタ
は０から１２７の１２８のステージを有しており、メモ
リアレイのロウ０乃至１２７にそれぞれ対応する。加え
て、前記反巡回ラインは、カウンタ／デコーダ組合 モリアレイ実行のため、２ビットカウンタはデコーダが
それぞれのカウンタ状態に従って４つのうち１つの選択
出力ができるために使用される。前記デコーダ出力は、
対応するアレイの４コラムのうち１つを選択する。前記
ポインタビットの各時間は、反巡回ライン３２を介して
反巡回されるもので、前記２ビットカウンタは１でイン
クリメントされる。故に、カウンタ／デコーダ組合 緒
に反巡回するシフトレジスタ３０は、関連したアレイ（
セル深さ１２８及びコラム幅４）内で全てのセルを連続
的に選択する。シフトレジスタ３０の長さは、関連した
メモリアレイのロウの数により決定されるもので、カウ
ンタ／デコーダ組合せ３３の容量は、関連したアレイの
セルのコラム数により決定される。
他の実施態様に於いて、これらはメモリアレイの多数の
セルシフトレジスタの多（のステージと同様半分とする
ことができる。この場合、更にプリデコードしたロウド
ライバが連続的なサイクルの２つのロウの異なった１つ
を選択し、及び各ステージは２つのロウのセットを指定
する。加えて、メモリセル容量に対するシフトレジスタ
ステージの異なった比は、これらがシフトレジスタの各
ステージによって指定された複数のロウの１つを作成す
るために対応するプリデコードしたロウドライバとされ
る間は実現することができる。この二者択一的な組織は
、シフトレジスタがシフトするポインタビットを含むた
めに使用される度に利用することができる。
セルシフトレジスタの多（のステージと同様半分とする
ことができる。この場合、更にプリデコードしたロウド
ライバが連続的なサイクルの２つのロウの異なった１つ
を選択し、及び各ステージは２つのロウのセットを指定
する。加えて、メモリセル容量に対するシフトレジスタ
ステージの異なった比は、これらがシフトレジスタの各
ステージによって指定された複数のロウの１つを作成す
るために対応するプリデコードしたロウドライバとされ
る間は実現することができる。この二者択一的な組織は
、シフトレジスタがシフトするポインタビットを含むた
めに使用される度に利用することができる。
第２Ｂ図は、第１図の書込みセルセレクタ８または読出
しセルセレクタ２２を満たすために使用することのでき
る別の交互のシリアルセレクタを示したものである。前
記シリアルセレクタは、マルチビットカウンタ３５と、
ロウデコーダ３Ｂ及びコラムデコーダ３８から成ってい
る。カウンタ３５は各時間をインクリメントし、前記シ
リアルデコーダは選択を作成するために使用される。最
も少ない重要なビットはメモリアレイの特定のロウを選
択するためにデコーダされ、より重要なビットはメモリ
アレイの特定のコラムを選択するためにデコーダされる
。１２８のロウ及び４コラムを有するメモリアレイで、
第２Ｂ図に示されるような９ビットカウンタが要求され
る。７つの最も少ない重要なビットがロウ選択のために
使用され、２つの最も重要なビットがコラム選択のため
に使用される。
しセルセレクタ２２を満たすために使用することのでき
る別の交互のシリアルセレクタを示したものである。前
記シリアルセレクタは、マルチビットカウンタ３５と、
ロウデコーダ３Ｂ及びコラムデコーダ３８から成ってい
る。カウンタ３５は各時間をインクリメントし、前記シ
リアルデコーダは選択を作成するために使用される。最
も少ない重要なビットはメモリアレイの特定のロウを選
択するためにデコーダされ、より重要なビットはメモリ
アレイの特定のコラムを選択するためにデコーダされる
。１２８のロウ及び４コラムを有するメモリアレイで、
第２Ｂ図に示されるような９ビットカウンタが要求され
る。７つの最も少ない重要なビットがロウ選択のために
使用され、２つの最も重要なビットがコラム選択のため
に使用される。
第２Ｃ図は、第１図の書込みセルセレクタ８または読出
しセルセレクタ２２を満たすために使用することのでき
る更なる交互のシリアルセレクタを示したものである。
しセルセレクタ２２を満たすために使用することのでき
る更なる交互のシリアルセレクタを示したものである。
第１のシフトレジスタ１５は、１２８のロウの１つ（シ
フトレジスタ１５は１２８のステージを有している）に
ポイントするための反巡回ライン１７を経て端から端に
接続され、第２のシフトレジスタ１９もまた、４コラム
のうちの１つ（シフトレジスタ１９は４つのステージを
有している）にポイントするための反巡回ラインを経て
端から端に接続される。シフトレジスタ１５の反巡回ラ
イン１７は、シフトレジスタ１９が−度各時間を可能に
するようなシフトレジスタ１９に接続し、シフトレジス
タ１５のポインタビットは反巡回ライン１７に沿って反
巡回される。この組織に伴って、ポインタビットは特定
のロウに対してポイントするためにシフトレジスタ１５
に於いて配置され、且つポインタビットは特定のコラム
に対してポイントするためにシフトレジスタ１ｇに於い
て配置される。
フトレジスタ１５は１２８のステージを有している）に
ポイントするための反巡回ライン１７を経て端から端に
接続され、第２のシフトレジスタ１９もまた、４コラム
のうちの１つ（シフトレジスタ１９は４つのステージを
有している）にポイントするための反巡回ラインを経て
端から端に接続される。シフトレジスタ１５の反巡回ラ
イン１７は、シフトレジスタ１９が−度各時間を可能に
するようなシフトレジスタ１９に接続し、シフトレジス
タ１５のポインタビットは反巡回ライン１７に沿って反
巡回される。この組織に伴って、ポインタビットは特定
のロウに対してポイントするためにシフトレジスタ１５
に於いて配置され、且つポインタビットは特定のコラム
に対してポイントするためにシフトレジスタ１ｇに於い
て配置される。
前述した全てのシリアルセレクタに伴って、活性化の前
記セレクタの状態は特定の選択として供給可能である。
記セレクタの状態は特定の選択として供給可能である。
その他の活性化では、前記セレクタはその次の状態に進
み、その次の状態は特定の選択として供給する。
み、その次の状態は特定の選択として供給する。
この発明は、ＦＩＦＯバプファメモリからの同時の書込
み及び読出しを提供するためにデュアルポートメモリセ
ルを使用している。１つのボートは前記メモリセルにデ
ーダを書込むために使用されるもので、ＷＲＴ ＤＡ
ＴＡラインに接続される。もう１つのポートは前記メモ
リセルからのデータを検知するために使用されるもので
、センスアンプに接続される。第３Ａ図及び第３Ｂ図は
、この発明に使用することのできるデュアルポートメモ
リセルの多（のタイプのうち２つを示したものである。
み及び読出しを提供するためにデュアルポートメモリセ
ルを使用している。１つのボートは前記メモリセルにデ
ーダを書込むために使用されるもので、ＷＲＴ ＤＡ
ＴＡラインに接続される。もう１つのポートは前記メモ
リセルからのデータを検知するために使用されるもので
、センスアンプに接続される。第３Ａ図及び第３Ｂ図は
、この発明に使用することのできるデュアルポートメモ
リセルの多（のタイプのうち２つを示したものである。
図に示されるように、ポートＡはＷＲＴ ＤＡＴＡラ
イン（書込みデータ及び書込みデータパー）に接続され
、ボートＢは読出しデータラインＲＥＡＤ ＤＡＴＡ
（読出しデータ及び読出しデータバー）を介してセン
スアンプ（図示せず）に接続される。ここで、、ＷＬは
対応する書込みセルセレクタ１０からの信号ラインを表
し、ＲＬは読出しのための対応する読出しセルセレクタ
からの信号ラインを表している。
イン（書込みデータ及び書込みデータパー）に接続され
、ボートＢは読出しデータラインＲＥＡＤ ＤＡＴＡ
（読出しデータ及び読出しデータバー）を介してセン
スアンプ（図示せず）に接続される。ここで、、ＷＬは
対応する書込みセルセレクタ１０からの信号ラインを表
し、ＲＬは読出しのための対応する読出しセルセレクタ
からの信号ラインを表している。
更に、好ましい実施例に従って、前記ＷＲＴＤＡＴＡラ
イン（書込みデータ及び書込みデータパー）は、それぞ
れの初期データレジスタ１２に接続するためにメモリア
レイを介して直接的に通過する。直接の接続は第４図に
示される。メモリセル４０は、初期データレジスタ１２
に接続するためにメモリアレイを介して通過する分離ラ
イン書込みデータ及び書込みデータパーによって表され
たＷＲＴ ＤＡＴＡラインに接続する。
イン（書込みデータ及び書込みデータパー）は、それぞ
れの初期データレジスタ１２に接続するためにメモリア
レイを介して直接的に通過する。直接の接続は第４図に
示される。メモリセル４０は、初期データレジスタ１２
に接続するためにメモリアレイを介して通過する分離ラ
イン書込みデータ及び書込みデータパーによって表され
たＷＲＴ ＤＡＴＡラインに接続する。
第５Ａ図はバッファメモリ２の確定した特定のステージ
を表示する信号を発生するためのフラグ発生器３４を示
したものである。フラグ発生器によって監視された状態
は、エンプティ状！！！（バッファメモリに書込まれて
いたデータがないとき、またはバッファメモリに書込ま
れた全てのデータエレメントが読出されていたとき）、
フル状態（バッファメモリの全てのセルが書込まれてい
たとき及びそれらの何も読出されていないとき）、及び
ハーフフル状Ｈ（セルの半分以上が書込まれていたとき
及び何も読出されていないとき）となる。
を表示する信号を発生するためのフラグ発生器３４を示
したものである。フラグ発生器によって監視された状態
は、エンプティ状！！！（バッファメモリに書込まれて
いたデータがないとき、またはバッファメモリに書込ま
れた全てのデータエレメントが読出されていたとき）、
フル状態（バッファメモリの全てのセルが書込まれてい
たとき及びそれらの何も読出されていないとき）、及び
ハーフフル状Ｈ（セルの半分以上が書込まれていたとき
及び何も読出されていないとき）となる。
書込みカウンタ４２は書込みサイクルを明確にする各書
込み信号用の１でインク−リメントされ、そして読出し
カウンタ４４は読出しサイクルを明確にする各読出し信
号用の１でインクリメントされる。
込み信号用の１でインク−リメントされ、そして読出し
カウンタ４４は読出しサイクルを明確にする各読出し信
号用の１でインクリメントされる。
コンパレータ４８は、カウンタ４２とカウンタ４４の値
を比較する。差が零であれば、エンプティ信号ＥＭＰＴ
Ｙの発生によりエンプティ状態が表示され、差がバッフ
ァメモリの合計容量に等しければ、フル信号ＦＵＬＬの
発生によりフル状態が表示され、差がバッファメモリの
容量の半分以上であれば、ハーフフル信号ＨＦＵＬＬの
発生によりハーフフル状態が表示される。更なる実施態
様に於いて、前記２つのカウンタの内容は、コンパレー
タによって等しい状態のために比較され、前記コンパレ
ータは等しい状態が応じていた多（の時間のトラックを
更に保持し、その数に依存して、メモリアレイステータ
スは半分未満か半分以上かの何れかとなる。二者択一的
に、前記ＥＭＰＴＹ。
を比較する。差が零であれば、エンプティ信号ＥＭＰＴ
Ｙの発生によりエンプティ状態が表示され、差がバッフ
ァメモリの合計容量に等しければ、フル信号ＦＵＬＬの
発生によりフル状態が表示され、差がバッファメモリの
容量の半分以上であれば、ハーフフル信号ＨＦＵＬＬの
発生によりハーフフル状態が表示される。更なる実施態
様に於いて、前記２つのカウンタの内容は、コンパレー
タによって等しい状態のために比較され、前記コンパレ
ータは等しい状態が応じていた多（の時間のトラックを
更に保持し、その数に依存して、メモリアレイステータ
スは半分未満か半分以上かの何れかとなる。二者択一的
に、前記ＥＭＰＴＹ。
ＦＵＬＬ及びＨＦＵＬＬフラグは、第５Ｂ図に示される
ようにアップダウンカウンタ４８を介して発生すること
ができる。アップダウンカウンタ４８は、書込み信号に
応じて一方向に及び読出し信号に応じて反対方向にカウ
ントする。故に、カウンタ出力は、バッファメモリ２に
書込まれたデータエレメントの数を表し、まだ読出しは
しない。カウンタ出力は、監視される種々の状態を発生
するために所定の値でカウンタ出力を比較するコンパレ
ータ５０に接続される。これらのフラグは、前記バッフ
ァメモリのそれぞれの監視された状態が応じられたとき
に特別の機能を実現するために、第１図の論理ゲート１
４に接続され得る。また、前記フラグはバッファメモリ
２から出力され得る。
ようにアップダウンカウンタ４８を介して発生すること
ができる。アップダウンカウンタ４８は、書込み信号に
応じて一方向に及び読出し信号に応じて反対方向にカウ
ントする。故に、カウンタ出力は、バッファメモリ２に
書込まれたデータエレメントの数を表し、まだ読出しは
しない。カウンタ出力は、監視される種々の状態を発生
するために所定の値でカウンタ出力を比較するコンパレ
ータ５０に接続される。これらのフラグは、前記バッフ
ァメモリのそれぞれの監視された状態が応じられたとき
に特別の機能を実現するために、第１図の論理ゲート１
４に接続され得る。また、前記フラグはバッファメモリ
２から出力され得る。
第６図は、論理ゲー）１４への種々の入力源と、そこか
ら送出される出力信号を示すものである。
ら送出される出力信号を示すものである。
これらは、外部から供給されるレトランスミット信号を
伝送するレトランスミ一トライン、書込みアレイセレク
タ８（これらを接続する接続ラインは、１本の接続ライ
ンで示されているが、実際には２本の入カラインから成
り、その一方は左アレイを指定するためのもので、他方
は右アレイを指定するためのものである）、読出しアレ
イセレクタ２Ｇ、前記左アレイ４に関連する書込みセル
セレクタＩＱ（左アレイ４はメモリ内に書込まれた第１
のデータエレメントを蓄えたアレイとする）、及び第５
Ａ図、第５Ｂ図で関連して前述したフラグ発生器３４か
らのエンプティ信号ラインとの５系統の電源から成る人
力信号である。
伝送するレトランスミ一トライン、書込みアレイセレク
タ８（これらを接続する接続ラインは、１本の接続ライ
ンで示されているが、実際には２本の入カラインから成
り、その一方は左アレイを指定するためのもので、他方
は右アレイを指定するためのものである）、読出しアレ
イセレクタ２Ｇ、前記左アレイ４に関連する書込みセル
セレクタＩＱ（左アレイ４はメモリ内に書込まれた第１
のデータエレメントを蓄えたアレイとする）、及び第５
Ａ図、第５Ｂ図で関連して前述したフラグ発生器３４か
らのエンプティ信号ラインとの５系統の電源から成る人
力信号である。
このような論理ゲート１４から、後述するような８系統
の出力信号が送出される。
の出力信号が送出される。
これらのうち、５系統の出力信号は、ＳＥＬ信号（Ｓｅ
ｌｅｃｔ Ｌｅｆｔ−左アレイに関連する前記センスア
ンプの出力ラインからのデータがゲート開閉によって前
記出力パッドに出力される信号である）、ＳＥＬＲ信号
（Ｓｅｌｅｃｔ Ｒ１ｇｈｔ信号−右アレイに関連する
前記センスアンプの出力ラインからのデータがゲート開
閉によって前記出力パッドに出力される信号で島る）、
ＩＮＤＲ信号（ＩｎｌｔｌａｌＤａｔｅ Ｒｅｇｉｓｔ
ｅｒ Ｒｅａｄ信号−左アレイに接続する前記初期デー
タレジスタのデータがゲート開閉によって前記出力パッ
ドに出力される信号である）、Ｉ ＮＤＲＲ信号（Ｉｎ
ｌｔｌａｌ Ｄａｔｅ Ｒｅｇｌｓｔｅｒ ＲｅａｄＲ
１ｇｈｔ信号−右アレイに接続する前記初期データレジ
スタのデータがゲート開閉によって前記出力パッドに出
力される信号である） 、ＲＴＲ信号（Ｒｒｔｒａｎｓ
ｓｌｔ Ｒｅａｄ信号−レトランスミツトレジスタのデ
ータが適切なゲートの開閉によって前記出力パッドに出
力される）から成る前記バスゲート２６から所望の出力
信号を得るために、そのゲートを選択的に開閉させる信
号である。
ｌｅｃｔ Ｌｅｆｔ−左アレイに関連する前記センスア
ンプの出力ラインからのデータがゲート開閉によって前
記出力パッドに出力される信号である）、ＳＥＬＲ信号
（Ｓｅｌｅｃｔ Ｒ１ｇｈｔ信号−右アレイに関連する
前記センスアンプの出力ラインからのデータがゲート開
閉によって前記出力パッドに出力される信号で島る）、
ＩＮＤＲ信号（ＩｎｌｔｌａｌＤａｔｅ Ｒｅｇｉｓｔ
ｅｒ Ｒｅａｄ信号−左アレイに接続する前記初期デー
タレジスタのデータがゲート開閉によって前記出力パッ
ドに出力される信号である）、Ｉ ＮＤＲＲ信号（Ｉｎ
ｌｔｌａｌ Ｄａｔｅ Ｒｅｇｌｓｔｅｒ ＲｅａｄＲ
１ｇｈｔ信号−右アレイに接続する前記初期データレジ
スタのデータがゲート開閉によって前記出力パッドに出
力される信号である） 、ＲＴＲ信号（Ｒｒｔｒａｎｓ
ｓｌｔ Ｒｅａｄ信号−レトランスミツトレジスタのデ
ータが適切なゲートの開閉によって前記出力パッドに出
力される）から成る前記バスゲート２６から所望の出力
信号を得るために、そのゲートを選択的に開閉させる信
号である。
また、前記論理ゲート１４から出力される残りの３系統
の出力信号は、ＩＮＤＷ信号（ＩｎｌｔｌａｌＤａｔｅ
Ｒｅｇｉｓｔｅｒ Ｗｒｉｔｅ信号は、前記パファメ
モリ内に書込まれるデータエレメントを受信することを
可能とするために左アレイに関連する初期データレジス
タに送られる信号である）、ＩＮＤＷＲ信号（Ｉｎｉｔ
ｉａｌ Ｄａｔｅ Ｒｅｇｌｓｔｅｒ １ｆｒ１ｔｃｓ
信号は、前記パファメモリ内に書込まれるデータエレメ
ントを受信することを可能とするために右アレイに関連
する初期データレジスタに送られる信号である）である
。
の出力信号は、ＩＮＤＷ信号（ＩｎｌｔｌａｌＤａｔｅ
Ｒｅｇｉｓｔｅｒ Ｗｒｉｔｅ信号は、前記パファメ
モリ内に書込まれるデータエレメントを受信することを
可能とするために左アレイに関連する初期データレジス
タに送られる信号である）、ＩＮＤＷＲ信号（Ｉｎｉｔ
ｉａｌ Ｄａｔｅ Ｒｅｇｌｓｔｅｒ １ｆｒ１ｔｃｓ
信号は、前記パファメモリ内に書込まれるデータエレメ
ントを受信することを可能とするために右アレイに関連
する初期データレジスタに送られる信号である）である
。
他の実施憇様に於いて、外部から供給された起動信号ま
たはパワーアップ状態が、前記論理ゲート１４への入力
信号のように、２内部発生するエンプティ信号でも代用
することができる。その場合には、前記論理ゲート１４
は、°１つのエンプティ信号に対して同様に応答する。
たはパワーアップ状態が、前記論理ゲート１４への入力
信号のように、２内部発生するエンプティ信号でも代用
することができる。その場合には、前記論理ゲート１４
は、°１つのエンプティ信号に対して同様に応答する。
更に他の実施態様として、外部から供給された起動信号
またはパワーアップ状態は、前記エンプティ信号の他に
前記論理ゲート１４への入力としてもまた受信される。
またはパワーアップ状態は、前記エンプティ信号の他に
前記論理ゲート１４への入力としてもまた受信される。
その場合には、前記論理ゲート１４は、エンプティ信号
にすると同様にその信号に応答するように適合させる。
にすると同様にその信号に応答するように適合させる。
第７図は第６図に示した前記論理ゲー）１４の分解図と
共に入力の接続関係及び出力ラインを示すものである。
共に入力の接続関係及び出力ラインを示すものである。
前記論理ゲート１４は、前記書込みアレイセレクタ８か
ら選択アレイとして左アレイを指定するＬ信号、及び選
択アレイとして右アレイを指定するＲ信号の２つの入力
信号を受信する。
ら選択アレイとして左アレイを指定するＬ信号、及び選
択アレイとして右アレイを指定するＲ信号の２つの入力
信号を受信する。
前記論理ゲート１４は、前記読出しアレイセレクタ２０
から左アレイを指定するためのし信号、及び右アレイを
指定するためのＲ信号の２人力を受信する。
から左アレイを指定するためのし信号、及び右アレイを
指定するためのＲ信号の２人力を受信する。
バッファメモリがエンプティのときに（データエレメン
トが書込まれていないか書込まれてぃた全てのデータエ
レメントが読み出されたとき）前記フラグ発生器３４は
、前記論理ゲート１４にエンプティ状態を指示するＥＮ
ＰＴＹ信号を供給する。
トが書込まれていないか書込まれてぃた全てのデータエ
レメントが読み出されたとき）前記フラグ発生器３４は
、前記論理ゲート１４にエンプティ状態を指示するＥＮ
ＰＴＹ信号を供給する。
そのエンプティ状態にある論理ゲート１４は、前記書込
みアレイセレクタ８によって選択されたメモリアレイの
近くのある初期データレジスタ内のメモリに書込まれた
次のデータエレメントを受信させる（左アレイに接続し
た初期データレジスタに於けるＩＮＤＷ信号、若しくは
右アレイに接続した初期データレジスタに於けるＩＮＤ
ＷＲ信号の両方の出力信号を介して選択される）。
みアレイセレクタ８によって選択されたメモリアレイの
近くのある初期データレジスタ内のメモリに書込まれた
次のデータエレメントを受信させる（左アレイに接続し
た初期データレジスタに於けるＩＮＤＷ信号、若しくは
右アレイに接続した初期データレジスタに於けるＩＮＤ
ＷＲ信号の両方の出力信号を介して選択される）。
また、その状態の論理ゲート１４は、そのエンプティ状
態に接続するバッファメモリ内に書込まれた第１のデー
タエレメントを含む初期データレジスタから、バッファ
メモリより出力されるべき次のデータエレメントが放出
される（左アレイに接続した初期データレジスタ用のＩ
ＮＤＷ信号、若しくは右アレイに接続した初期データレ
ジスタ用のＩ ＮＤＷＲ信号の両方の出力信号による）
。
態に接続するバッファメモリ内に書込まれた第１のデー
タエレメントを含む初期データレジスタから、バッファ
メモリより出力されるべき次のデータエレメントが放出
される（左アレイに接続した初期データレジスタ用のＩ
ＮＤＷ信号、若しくは右アレイに接続した初期データレ
ジスタ用のＩ ＮＤＷＲ信号の両方の出力信号による）
。
前記論理ゲニ）１４は、バッファメモリ内の第１のセル
位置が左メモリ内にあると仮定して、左アレイの書込み
セルセレクタｌＧに応答する。その第１のセル位置がデ
ータエレメントを書込むために選択される。そのうえ、
前記論理ゲート１４は、レトランスミットレジスタに出
力されるＲＴＷ信号によって、その第１セル内に書込ま
れるべき前記データエレメントを前記レトランスミット
レジスタに受信させる。このように、レトランスミット
レジスタの内容は、常にバッファメモリの第１のセル内
に蓄えられた第１のデータエレメントを、最も新しいデ
ータエレメントに更新される。
位置が左メモリ内にあると仮定して、左アレイの書込み
セルセレクタｌＧに応答する。その第１のセル位置がデ
ータエレメントを書込むために選択される。そのうえ、
前記論理ゲート１４は、レトランスミットレジスタに出
力されるＲＴＷ信号によって、その第１セル内に書込ま
れるべき前記データエレメントを前記レトランスミット
レジスタに受信させる。このように、レトランスミット
レジスタの内容は、常にバッファメモリの第１のセル内
に蓄えられた第１のデータエレメントを、最も新しいデ
ータエレメントに更新される。
外部から供給されたＲＥＴＲＡＮＳＭＩＴ信号が前記論
理ゲート１４に入力されたときに、その論理ゲート１４
は、第１図に示されように、出力バッファ２８に前記レ
トランスミットレジスタの内容を前記パスゲート２Ｂに
よってゲート開閉されて、ＲＴＲ信号（レトランスミッ
ト読出し）を出力する。前記ＥＭＰＴＹ信号及び前記Ｒ
ＥＴＲＡＮＳＭＩＴ信号のないとき、論理ゲー）１４は
、ＳＥＬ信号とＳＥＬＲ信号とを介して、出力バッフ１
にそれぞれのセンスアンプ出力をデータエレメントが一
方のアレイから出力し、次に他方のアレイから出力して
、これを交互に繰返して出力されるようにゲート開閉を
させるために、読出しアレイセレクタ２０ （左アレイ
に接続したセンスアンプのＳＥＬ信号と右アレイに接続
したセンスアンプのＳＥＬＲ信号）からの信号に応答さ
れる。そのデータは、前の読出しサイクルの終りまでに
前記センスアンプの対応する出力ラインに出力されるＳ
ＥＬ信号とＳＥＬＲ信号によって、指示されたそれぞれ
のセンスアンプ１８から出力をゲートを開閉して送出さ
せる。
理ゲート１４に入力されたときに、その論理ゲート１４
は、第１図に示されように、出力バッファ２８に前記レ
トランスミットレジスタの内容を前記パスゲート２Ｂに
よってゲート開閉されて、ＲＴＲ信号（レトランスミッ
ト読出し）を出力する。前記ＥＭＰＴＹ信号及び前記Ｒ
ＥＴＲＡＮＳＭＩＴ信号のないとき、論理ゲー）１４は
、ＳＥＬ信号とＳＥＬＲ信号とを介して、出力バッフ１
にそれぞれのセンスアンプ出力をデータエレメントが一
方のアレイから出力し、次に他方のアレイから出力して
、これを交互に繰返して出力されるようにゲート開閉を
させるために、読出しアレイセレクタ２０ （左アレイ
に接続したセンスアンプのＳＥＬ信号と右アレイに接続
したセンスアンプのＳＥＬＲ信号）からの信号に応答さ
れる。そのデータは、前の読出しサイクルの終りまでに
前記センスアンプの対応する出力ラインに出力されるＳ
ＥＬ信号とＳＥＬＲ信号によって、指示されたそれぞれ
のセンスアンプ１８から出力をゲートを開閉して送出さ
せる。
前記レトランスミットレジスタ若しくは１つの初期デー
タレジスタの何れかの内容が出力されるときに、前記論
理ゲート１４は、これらの通常過程内でＳＥＬ信号とＳ
ＥＬＲ信号の発生を防止する。
タレジスタの何れかの内容が出力されるときに、前記論
理ゲート１４は、これらの通常過程内でＳＥＬ信号とＳ
ＥＬＲ信号の発生を防止する。
それは、前記ＳＥＬ信号のために、一方のＩＮＩＴ
１回路を介して、または前記ＳＥＬＲ信号に他方のＩＮ
ＩＴ １回路を介すことによって防止される。
１回路を介して、または前記ＳＥＬＲ信号に他方のＩＮ
ＩＴ １回路を介すことによって防止される。
このように、ＩＮＩＴ １回路は、初期データレジス
タ若しくはレトランスミットレジスタの何れかの内容が
出力されるであろうときに、それぞれのセンスアンプの
出力ラインからゲート開閉のデータが送出されることを
防止するためのものである。その防止されている間でさ
え、次のデータエレメントは、第１図で説明された他の
回路によって指示されるメモリセルから、更に読出され
ている。そして、その読出されたデータは、対応するセ
ンスアンプの出力ラインに出力される。
タ若しくはレトランスミットレジスタの何れかの内容が
出力されるであろうときに、それぞれのセンスアンプの
出力ラインからゲート開閉のデータが送出されることを
防止するためのものである。その防止されている間でさ
え、次のデータエレメントは、第１図で説明された他の
回路によって指示されるメモリセルから、更に読出され
ている。そして、その読出されたデータは、対応するセ
ンスアンプの出力ラインに出力される。
好ましい実施例として、論理ゲート１４は、それぞれが
一括アンド／オアラツチを含むＩＮＩＴ１回路、ＲＴＲ
回路、ＳＥＬ回路、ＩＮＤＷ回路、ＳＥＬＲ回路、ＩＮ
ＤＷＲ回路、ＩＮＤＲＲ回路及びＲＴＷ回路によって構
成されていることが示される。論理ゲー）１４は、５系
統の人力信号から８系統の出力信号を適切に発生するこ
とができる複数の回路によって可能であることが示され
ている。
一括アンド／オアラツチを含むＩＮＩＴ１回路、ＲＴＲ
回路、ＳＥＬ回路、ＩＮＤＷ回路、ＳＥＬＲ回路、ＩＮ
ＤＷＲ回路、ＩＮＤＲＲ回路及びＲＴＷ回路によって構
成されていることが示される。論理ゲー）１４は、５系
統の人力信号から８系統の出力信号を適切に発生するこ
とができる複数の回路によって可能であることが示され
ている。
第１０Ａ図乃至第１０Ｆ図の真理値表で、各ブロックの
入出力機能の仕様を示している。
入出力機能の仕様を示している。
第１０Ａ図に説明されるように、前記ＲＴＲブロックは
、レトランスミット信号の立上がりに応答するＲＴＲ信
号のパルスを出力する。
、レトランスミット信号の立上がりに応答するＲＴＲ信
号のパルスを出力する。
第１０８図に説明されるように、各ＳＥＬブロックは、
その各々のＳＥＬブロックに接続する１つのＩＮＩＴ
１ブロックからのローレベルの信号を入力されている
とき、そこに前記読出しアレイセレクタから入力されて
いる信号が立上がると、それに応答してローレベルのＳ
ＥＬ信号を出力する。
その各々のＳＥＬブロックに接続する１つのＩＮＩＴ
１ブロックからのローレベルの信号を入力されている
とき、そこに前記読出しアレイセレクタから入力されて
いる信号が立上がると、それに応答してローレベルのＳ
ＥＬ信号を出力する。
また、各ＳＥＬブロックは、前記ＩＮＩＴ １ブロッ
クからハイレベルの信号が入力されているとき、そこに
前記読出しアレイセレクタから入力されている信号が立
上がると、それに応答して１つのパルスを出力する。
クからハイレベルの信号が入力されているとき、そこに
前記読出しアレイセレクタから入力されている信号が立
上がると、それに応答して１つのパルスを出力する。
そして、第１０Ｃ図は前記ＩＮＤＷブロックを説明する
ための真理値表であり、第１０Ｄ図は前記ＩＮＩＴ
１ブロックを説明するための真理値表であり、第１０Ｅ
図は前記ＲＴＷブロックを説明するための真理値表であ
り、第１０Ｆ図は前記ＩＮＤＲブロックを説明するため
の真理値表である。
ための真理値表であり、第１０Ｄ図は前記ＩＮＩＴ
１ブロックを説明するための真理値表であり、第１０Ｅ
図は前記ＲＴＷブロックを説明するための真理値表であ
り、第１０Ｆ図は前記ＩＮＤＲブロックを説明するため
の真理値表である。
前記バッファメモリは、レトランスミット信号が入力さ
れることによって、第１の蓄えられたデータエレメント
から、そのデータエレメントを再読出しできるように準
備する。
れることによって、第１の蓄えられたデータエレメント
から、そのデータエレメントを再読出しできるように準
備する。
したがって、外部から供給されるレトランスミット信号
に入力によって、前記バッファメモリ読出しシーケンス
は、初期位置に戻される。よって、前記読出しアレイセ
レクタ、及び前記読出しセルセレクタは、前記バッファ
メモリの第１のセルを指示するようにリセットされなけ
ればならない。
に入力によって、前記バッファメモリ読出しシーケンス
は、初期位置に戻される。よって、前記読出しアレイセ
レクタ、及び前記読出しセルセレクタは、前記バッファ
メモリの第１のセルを指示するようにリセットされなけ
ればならない。
この指示によって、その読出しシーケンスがリセットで
きるようになる。
きるようになる。
したがって、第１図に示されたような前記読出しアレ
イセレクタ２０及び前記読出しセルセレクタ２２をリセ
ットできる簡単なリセット回路によって、好ましい実施
例を実現することができる。
イセレクタ２０及び前記読出しセルセレクタ２２をリセ
ットできる簡単なリセット回路によって、好ましい実施
例を実現することができる。
１つの読出しアレイセレクタ若しくは読出しセルセレク
タをリセットするために用いられるリセット回路は、読
出しシーケンスが初期位置にある読出しアレイセレクタ
若しくは読出しセルセレクタを接続すればよい。
タをリセットするために用いられるリセット回路は、読
出しシーケンスが初期位置にある読出しアレイセレクタ
若しくは読出しセルセレクタを接続すればよい。
第８図は、１ブロック内で代表する読出しアレイセレク
タ２０を説明するため、及び１ブロック内で代表する読
出しセルセレクタ２２を説明するために接続された読出
しポインタリセット回路５４を示す。読出しサイクル中
に読出しシーケンスがリセットされると、すぐに前記論
理ゲート１４は初期データレジスタより、レトランスミ
ットレジスタのリセットされたことを示す内容を出力さ
せる。それに応じて、前記バッファメモリの内容は、予
め定められて送出される次の読出し信号に応答して再送
出される。
タ２０を説明するため、及び１ブロック内で代表する読
出しセルセレクタ２２を説明するために接続された読出
しポインタリセット回路５４を示す。読出しサイクル中
に読出しシーケンスがリセットされると、すぐに前記論
理ゲート１４は初期データレジスタより、レトランスミ
ットレジスタのリセットされたことを示す内容を出力さ
せる。それに応じて、前記バッファメモリの内容は、予
め定められて送出される次の読出し信号に応答して再送
出される。
前記論理ゲー）１４の働きによって、エンプティ信号が
発生し、及びＲＥＡＤ ＣＬＫがローレベルであるが
前記読出しアレイセレクタがイネーブルでな（、及び書
込みサイクルが発生する（書込みアレイセレクタがイネ
ニブルされる）ときに、データエレメントは、初期デー
タレジスタを介して、前記書込みサイクルの完了した後
、出力バッファに出力される前記書込みサイクル内に書
き込まれる。その割込みが発生したとき、前記バッファ
メモリはフロースルーモード内に配置されると見なされ
る。
発生し、及びＲＥＡＤ ＣＬＫがローレベルであるが
前記読出しアレイセレクタがイネーブルでな（、及び書
込みサイクルが発生する（書込みアレイセレクタがイネ
ニブルされる）ときに、データエレメントは、初期デー
タレジスタを介して、前記書込みサイクルの完了した後
、出力バッファに出力される前記書込みサイクル内に書
き込まれる。その割込みが発生したとき、前記バッファ
メモリはフロースルーモード内に配置されると見なされ
る。
また、外部リセットを特徴に含む実施例の中で、前記バ
ッフ１メモリは、前記書込みアレイセレクタ８、前記書
込みセルセレクタ１０、前記読出しアレイセレクタ２Ｇ
、前記読出 び前記フラグ発生器３４内の読出しカウンタ４４及び書
込みカウンタ４２がリセットすることによって、再度、
外部から供給されたリセット信号に応答する。
ッフ１メモリは、前記書込みアレイセレクタ８、前記書
込みセルセレクタ１０、前記読出しアレイセレクタ２Ｇ
、前記読出 び前記フラグ発生器３４内の読出しカウンタ４４及び書
込みカウンタ４２がリセットすることによって、再度、
外部から供給されたリセット信号に応答する。
前記読出しセルセレクタ及び読出しアレイセレクタは、
レトランスミット信号に応じてリセットされると同じよ
うに、リセット信号に応じて書込みアレイセレクタ８、
書込みセルセレクタ１０、及び読出しアレイセレクタ２
０がリセットされる。
レトランスミット信号に応じてリセットされると同じよ
うに、リセット信号に応じて書込みアレイセレクタ８、
書込みセルセレクタ１０、及び読出しアレイセレクタ２
０がリセットされる。
前記フラグ発生器３４の読出し及び書込みカウンタをリ
セットするために、それぞれのカウンタは簡単な従来回
路を具備させることによって、そのカウンタは初期位置
に復帰することができる。
セットするために、それぞれのカウンタは簡単な従来回
路を具備させることによって、そのカウンタは初期位置
に復帰することができる。
第９図はリセット信号を受けるフルリセット回路５Ｂに
接続する前記フラグ発生器３４、前記書込みアレイセレ
クタ８、書込みセルセレクタ１０、読出しアレイセレク
タ２０，及び読出しセルセレクタ２２を示している。
接続する前記フラグ発生器３４、前記書込みアレイセレ
クタ８、書込みセルセレクタ１０、読出しアレイセレク
タ２０，及び読出しセルセレクタ２２を示している。
この発明は、データの書込み及び読出しのＦＩＦＯシー
ケンスを実行するシリアルメモリに対して、何ら制限を
するものではなく、この発明の将来的に実施するにあっ
て、例えばＬＩＬＯ（ラストインファストアウト）のよ
うな、シリアルメモリにこれらを書込ませる命令によっ
て、定義されたシーケンスで蓄えられたデータエレメン
トが出力される複数のシリアルメモリにより実現するこ
とができる。
ケンスを実行するシリアルメモリに対して、何ら制限を
するものではなく、この発明の将来的に実施するにあっ
て、例えばＬＩＬＯ（ラストインファストアウト）のよ
うな、シリアルメモリにこれらを書込ませる命令によっ
て、定義されたシーケンスで蓄えられたデータエレメン
トが出力される複数のシリアルメモリにより実現するこ
とができる。
これらの特別な実施例は、単に趣旨を説明するために用
いたものであって、要旨に定義されるように適用範囲が
不当に制限されると解釈されるものではない。
いたものであって、要旨に定義されるように適用範囲が
不当に制限されると解釈されるものではない。
更に、この発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。
応用が可能であることは勿論である。
［発明の効果］
以上のようにこの発明によれば、メモリ読出し動作をパ
イプラインすることによってシリアルメモリの各データ
エレメントを出力するためのアクセス時間を短縮するこ
とができる。
イプラインすることによってシリアルメモリの各データ
エレメントを出力するためのアクセス時間を短縮するこ
とができる。
第１図はこの発明の好ましい実施例に従ったシステムの
一部を示した図、第２Ａ図、第２８図及び第２Ｃ図はそ
れぞれ第１図に示された書込み若しくは読出しセルセレ
クタを満たすためのシリアルセレクタを示した図、第３
Ａ図及び第３８図はそれぞれ第１図に示されたメモリア
レイの使用のためのデュアルポートメモリを示した図、
第４図は書込まれるべく入力されたデータエレメント及
び初期データレジスタ間のメモリアレイを介した直接接
続を示した図、第５Ａ図及び第５８図はそれぞれバッフ
ァメモリの状態に関係するステータス情報を発生するた
めに回路を表示するフラグを示した図、第６図は第１図
のレジスタ及びパスゲートに制御信号を提供する論理ゲ
ートを示した図、第７図は第６図の論理ゲートをより詳
細に示した図、第８図は読出しセルセレクタをリセット
するためのレトランスミット信号に応答する回路を示し
た図、第９図は読出しセルセレクタをリセットするため
のリセット信号に応答する回路を示した図、第１０Ａ図
乃至第１０Ｆ図はそれぞれ第７図に示される機能ブロッ
クＲＴＲ，ＳＥＬ。 ＩＮＤＷ、ＩＮＩＴ １、ＲＴＷ及びＩＮＤＲのため
の真理値表である。 ４・・・左アレイメモリ、ロー右アレイメモリ、１０−
−・書込みセルセレクタ、１２・・・初期データレジス
タ、１４・・・論理ゲート、１Ｂ・・・レトランスミッ
タ、１ｇ−一・センスアンプ、２Ｂ・・・読出しアレイ
セレクタ、２２・・・読出しセルセレクタ、２Ｂ・・・
バスゲート、２８・・・出力パッド。 出願人代理人 弁理士 鈴 江 武 彦１９ピＦ４ｊつ
４１ １Ｙ：ｉクチ−ｔＳ ヅプムテコタ ＩＩグ宮Φ
ロク＃Ｉ１４ｉ鼠 ４タープラｋａＩり
壇１１〃（１弓 ト「−セペ ニー １−＜ ）−’ｗｔ： ：＊ｈ Ｌ＝！＋＋す ＦＩＧ、 ４ ．。 ＃Ｆ−リ ｆｌ！！暉− １−ＩＦｘＦｏ｝− １１Ｌｌ、、レフフィン ＋ Ｉ ｒ” ｌ シイ吋 ’−７１” Ｗ １１−７１１し ＦＩ６．９ ７”’） １ ロー川田路 トー−］１ １１Ｊ、３．ｌｌ Ｉ 葉工罷 Ｉ ＩＩ７ レトテンタ
一ミ・Ｌ ・イルクタ ［１４−１グ １Ｆ１６ ＩＯ
Ａ ９ ｊ−（２１ 工ＭｒＮ濃埋瀘表 ｇ ｇｊ −の ＠ ζ ｇ１５２１
ζ グ １ ＬＳＩ ｇ」
−Ｌｇｌｌｌ ψ −ｒ１− １８ ａ Ｆ１６．１００ −ｌ−ｅ コ一 ｇｌ１）
Ｘ Ｑ
Ｊ −ｔ−Ｉ Ｒ−ＰＭＪＬ４復艮 ｌＪＩｅ ｍ 龜糎思 」 妥１
一部を示した図、第２Ａ図、第２８図及び第２Ｃ図はそ
れぞれ第１図に示された書込み若しくは読出しセルセレ
クタを満たすためのシリアルセレクタを示した図、第３
Ａ図及び第３８図はそれぞれ第１図に示されたメモリア
レイの使用のためのデュアルポートメモリを示した図、
第４図は書込まれるべく入力されたデータエレメント及
び初期データレジスタ間のメモリアレイを介した直接接
続を示した図、第５Ａ図及び第５８図はそれぞれバッフ
ァメモリの状態に関係するステータス情報を発生するた
めに回路を表示するフラグを示した図、第６図は第１図
のレジスタ及びパスゲートに制御信号を提供する論理ゲ
ートを示した図、第７図は第６図の論理ゲートをより詳
細に示した図、第８図は読出しセルセレクタをリセット
するためのレトランスミット信号に応答する回路を示し
た図、第９図は読出しセルセレクタをリセットするため
のリセット信号に応答する回路を示した図、第１０Ａ図
乃至第１０Ｆ図はそれぞれ第７図に示される機能ブロッ
クＲＴＲ，ＳＥＬ。 ＩＮＤＷ、ＩＮＩＴ １、ＲＴＷ及びＩＮＤＲのため
の真理値表である。 ４・・・左アレイメモリ、ロー右アレイメモリ、１０−
−・書込みセルセレクタ、１２・・・初期データレジス
タ、１４・・・論理ゲート、１Ｂ・・・レトランスミッ
タ、１ｇ−一・センスアンプ、２Ｂ・・・読出しアレイ
セレクタ、２２・・・読出しセルセレクタ、２Ｂ・・・
バスゲート、２８・・・出力パッド。 出願人代理人 弁理士 鈴 江 武 彦１９ピＦ４ｊつ
４１ １Ｙ：ｉクチ−ｔＳ ヅプムテコタ ＩＩグ宮Φ
ロク＃Ｉ１４ｉ鼠 ４タープラｋａＩり
壇１１〃（１弓 ト「−セペ ニー １−＜ ）−’ｗｔ： ：＊ｈ Ｌ＝！＋＋す ＦＩＧ、 ４ ．。 ＃Ｆ−リ ｆｌ！！暉− １−ＩＦｘＦｏ｝− １１Ｌｌ、、レフフィン ＋ Ｉ ｒ” ｌ シイ吋 ’−７１” Ｗ １１−７１１し ＦＩ６．９ ７”’） １ ロー川田路 トー−］１ １１Ｊ、３．ｌｌ Ｉ 葉工罷 Ｉ ＩＩ７ レトテンタ
一ミ・Ｌ ・イルクタ ［１４−１グ １Ｆ１６ ＩＯ
Ａ ９ ｊ−（２１ 工ＭｒＮ濃埋瀘表 ｇ ｇｊ −の ＠ ζ ｇ１５２１
ζ グ １ ＬＳＩ ｇ」
−Ｌｇｌｌｌ ψ −ｒ１− １８ ａ Ｆ１６．１００ −ｌ−ｅ コ一 ｇｌ１）
Ｘ Ｑ
Ｊ −ｔ−Ｉ Ｒ−ＰＭＪＬ４復艮 ｌＪＩｅ ｍ 龜糎思 」 妥１
Claims (23)
- （１）メモリに書込まれる書込み信号に関連したデータ
エレメントに於いて書込みサイクルを各々明確にする対
応する一連の書込み信号に関連した一連のデータエレメ
ントを書込むと共に、前記シリアルメモリに書込まれた
それの順序により明らかにされたシーケンスのシリアル
メモリからの蓄えられたデータエレメントを読出して出
力するためのメモリ読出しサイクルを各々明確にする一
連の読出し信号に応答するシリアルメモリであって、 複数のセルを各々有する複数のメモリアレイと、第１の
所定シーケンスに従ってアレイ内に対応するデータエレ
メントを蓄えるためにセルを選択するためのそれぞれの
メモリアレイにそれぞれ接続した複数の書込みセル選択
手段と、 第２の所定シーケンスに従ってそのアレイに接続した前
記書込みセル選択手段をイネーブルすることによって前
記アレイの１つを選択するための連続的な複数の前記書
込み信号の各々に応答する書込みアレイ選択手段と、 第３の所定のシーケンスに従って前記アレイ内にセルを
選択するためのアレイに各々接続した複数の読出しセル
選択手段と、 第４の所定のシーケンスに従ってそのアレイに接続した
前記読出しセル選択手段をイネーブルすることによって
前記メモリアレイの１つを選択するための前記一連の読
出し信号の各々に応答する読出しアレイ選択手段と、 対応する読出しセル選択手段によって選択されたセルを
検知するためのアレイに各々接続した複数の検知手段と
、 前記一連のデータエレメントの指定された１つを蓄える
ための初期データレジスタと、 前記初期データレジスタに蓄えられた前記データエレメ
ントを出力するための前記一連の読出し信号の１つの読
出し信号に応答すると共に、読出し信号より前に対応す
る先の読出しサイクルに検知されたデータエレメントを
出力するための前記一連の読出し信号のそれぞれ後に続
く読出し信号に応答する出力手段とを具備し、 前記シリアルメモリの読出しが検知される読出されるべ
く次のデータエレメントの同じ読出しサイクル内で１つ
のデータエレメントを出力することによってパイプライ
ンされることを特徴とするパイプラインシリアルメモリ
。 - （２）前記複数のメモリアレイは分離初期データレジス
タに関連されるもので、 前記指定されたデータエレメントのように前記一連のデ
ータエレメントの１つを指定する手段と、前記指定され
たデータエレメントを蓄えるために前記初期データエレ
メントの１つを選択するための前記指定手段に応答する
初期データレジスタ選択手段とを更に具備する請求項１
に記載のパイプラインシリアルメモリ。 - （３）前記出力シーケンスはファーストインファースト
アウトの関係の入力シーケンスに関係付けられるのでデ
ータエレメントが前記シリアルメモリに書込まれたのと
同じシーケンスに於いてシリアルメモリから出力される
請求項１若しくは２に記載のパイプラインシリアルメモ
リ。 - （４）読出されていた前記シリアル書込み選択手段によ
って選択されたセル内に書込まれたエレメント全てが読
出されるか、または前記バッファメモリ内に書込まれて
いた前記一連のエレメントが１つもないか何れかを表示
するエンプティ信号を発生するフラグ手段を更に具備し
、 前記指定手段は前記発生されたエンプティ信号であり、
前記エンプティ信号の発生後に前記シリアルメモリ内に
書込まれるべく次のデータエレメントが前記指定したデ
ータエレメントとなる請求項３に記載のパイプラインシ
リアルメモリ。 - （５）前記連続的な複数の書込み信号は相当する前記指
定したデータエレメントに対する書込み信号を含み、 これによって前記指定したデータエレメントは初期デー
タレジスタに蓄えられたと同じくメモリセル内に書込ま
れる請求項４に記載のパイプラインシリアルメモリ。 - （６）前記メモリセルにデータを転送する各書込みライ
ンは初期データレジスタに接続するために前記メモリア
レイを介して継続する請求項３に記載のパイプラインシ
リアルメモリ。 - （７）レトランスミットレジスタと、 前記レトランスミットレジスタに前記指定したデータエ
レメントを蓄える手段と、 前記第３及び第４の所定のシーケンスをリセットするた
めの外部から供給されたレトランスミット信号に応答す
ると共に、その読出しサイクルで前記レトランスミット
レジスタ内に前記データを出力するために前記レトラン
スミット信号に読出しサイクルシーケンスに前記出力手
段を遮るレトランスミット手段とを更に具備する請求項
３に記載のパイプラインシリアルメモリ。 - （８）前記複数のメモリアレイは第１及び第２のメモリ
アレイのみ含み、 前記第２及び第４の所定のシーケンスは前記シーケンス
を介して各インクリメントの前記第１及び第２のメモリ
アレイ間を交互に繰返す請求項３に記載のパイプライン
シリアルメモリ。 - （９）シリアルメモリに書込まれる書込み信号に関連し
たデータエレメントに於いて書込みサイクルを各々明確
にする対応する一連の書込み信号に関連した一連のデー
タエレメントを書込むと共に、前記シリアルメモリに書
込まれた順序で明らかにされたシーケンスのシリアルメ
モリから蓄えられたデータエレメントを読出して出力す
るためのメモリ読出しサイクルを各々明確にする一連の
読出し信号に応答するシリアルメモリであって、複数の
セルを各々有する複数のメモリアレイと、第１の所定シ
ーケンスに従ってアレイ内に対応するデータエレメント
を蓄えるためにセルを選択するためのそれぞれのメモリ
アレイにそれぞれ接続した複数の書込みセル選択手段と
、 第２の所定シーケンスに従ってそのアレイに接続した前
記書込みセル選択手段をイネーブルすることによって前
記アレイの１つを選択するための連続的な複数の前記書
込み信号の各々に応答する書込みアレイ選択手段と、 第３の所定のシーケンスに従って前記アレイ内にセルを
選択するためのアレイに各々接続した複数の読出しセル
選択手段と、 第４の所定のシーケンスに従ってそのアレイに接続した
前記読出しセル選択手段をイネーブルすることによって
前記メモリアレイの１つを選択するための前記一連の読
出し信号の各々に応答する読出しアレイ選択手段と、 前記読出しセル選択手段各々によって選択されたメモリ
セルを検知するための検知手段と、前記データエレメン
トのシリーズの指定された１つを蓄えるための初期デー
タレジスタと、、前記初期データレジスタに蓄えられた
データエレメントを出力するための前記一連の読出し信
号の１つの読出し信号に応答すると共に、読出し信号よ
り前に対応する先の読出しサイクルの間に選択されたメ
モリセルから検知されていてたデータエレメントを出力
するためのそれぞれ後に続く読出し信号に応答する出力
手段とを具備し、 前記シリアルメモリの読出しが選択される読出されるべ
く次のデータエレメントを含む前記メモリセルと同じ読
出しサイクル内に１つのデータエレメントを出力するこ
とによってパイプラインされることを特徴とするシリア
ルメモリ。 - （１０）前記複数のメモリアレイは分離初期データレジ
スタに関連されるもので、 前記指定されたデータエレメントのように前記データエ
レメントのシリーズの１つを指定する手段と、 前記指定されたデータエレメントを蓄えるために前記初
期データエレメントの１つを選択するための前記指定手
段に応答する初期データレジスタ選択手段とを更に具備
する請求項９に記載のパイプラインシリアルメモリ。 - （１１）前記出力シーケンスはファーストインファース
トアウトの関係の入力シーケンスに関係付けられるので
データエレメントが前記シリアルメモリに書込まれたの
と同じシーケンスのシリアルメモリから出力される請求
項９若しくは１０に記載のパイプラインシリアルメモリ
。 - （１２）読出されていた前記シリアル書込み選択手段に
よって選択されたセル内に書込まれたエレメント全てが
読出されるか、または前記バッファメモリ内に書込まれ
ていた前記一連のエレメントが１つもないか何れかを表
示するエンプティ信号を発生するフラグ手段を更に具備
し、 前記指定手段は前記発生されたエンプティ信号であり、
前記エンプティ信号の発生後に前記シリアルメモリ内に
書込まれるべく次のデータエレメントが前記指定したデ
ータエレメントとなる請求項１１に記載のパイプライン
シリアルメモリ。 - （１３）前記連続的な複数の書込み信号は相当する前記
指定したデータエレメントに対する書込み信号を含み、 これによって前記指定したデータエレメントは初期デー
タレジスタに蓄えられたと同じくメモリセル内に書込ま
れる請求項１２に記載のパイプラインシリアルメモリ。 - （１４）レトランスミットレジスタと、 前記レトランスミットレジスタに前記指定したデータエ
レメントを蓄える手段と、 前記第３及び第４の所定のシーケンスをリセットするた
めの外部から供給されたレトランスミット信号に応答す
ると共に、その読出しサイクルで前記レトランスミット
レジスタ内に前記データを出力するために前記レトラン
スミット信号に読出しサイクルシーケンスに前記出力手
段を遮るレトランスミット手段とを更に具備する請求項
１１に記載のパイプラインシリアルメモリ。 - （１５）前記複数のメモリアレイは第１及び第２のメモ
リアレイのみ含み、 前記第２及び第４の所定のシーケンスは前記シーケンス
を介して各インクリメントの前記第１及び第２のメモリ
アレイ間を交互に繰返す請求項１１に記載のパイプライ
ンシリアルメモリ。 - （１６）次の要求に対応する読出しサイクルで続いて要
求されると共に出力されるべくデータエレメントを含む
メモリセルを、現在の読出し要求に対応する１つの読出
しサイクルに於けるルックアヘッド検知によって、前記
シリアルメモリ内に書込まれた順序で明確にされたシー
ケンスで読出される一連のデータエレメントのシリアル
メモリの読出し動作を読出し、要求された現在のデータ
エレメントが前記１つの読出しサイクルに現在の要求さ
れたデータエレメントを含むメモリセルを前記１つの読
出しサイクルに於いて検知することなしに出力されるパ
イプラインの方法であって、初期データレジスタの前記
一連のデータエレメントの指定された１つを蓄える工程
と、 アレイ選択の第１の所定のシーケンスに従って、及び更
に各アレイ内でセル選択の第２の所定のシーケンスに従
って、複数のセルを各々有する複数のメモリアレイ内に
各々後に続くデータエレメントを交互に書込む工程と、 単一の読出しサイクルに於いて、前記初期データレジス
タから前記指定されたデータエレメントを出力して前記
シリアルメモリから出力されるべく次のデータエレメン
トを含むメモリセルを検知する工程と、 前記単一読出しサイクルに続いて各読出しサイクルに於
いて、先の読出しサイクルに於いてメモリセルから既に
検知されたデータエレメントを出力して前記シリアルメ
モリから出力されるべく次のデータエレメントを含む別
のメモリセルを検知する工程と を具備することを特徴とするパイプラインの方法。 - （１７）前記出力シーケンスはファーストインファース
トアウトの関係で入力シーケンスに関係付けられるので
データエレメントは前記シリアルメモリに書込まれたの
と同じシーケンスに於いて前記シリアルメモリから出力
される請求項１６に記載のパイプラインの方法。 - （１８）そのデータエレメントが前記出力する工程によ
って前記出力ラインから出力されるまで出力ラインの各
々検知されたデータエレメントを維持する工程を更に具
備する請求項１７に記載のパイプラインの方法。 - （１９）外部から供給されたリセット信号に応答するシ
リアルメモリをリセットする工程を更に具備し、前記リ
セットする工程は、 前記第１及び第２の所定のシーケンスをリセットする工
程と、 前記一連のデータエレメントの前記指定されたデータエ
レメントとして書込まれるべく次のデータエレメントを
指定する工程と、 前記単一読出しサイクルとして次の読出しサイクルを指
定する工程と を更に含む請求項１７に記載のパイプラインの方法。 - （２０）前記書込む工程でメモリセル内に書込まれた全
てのエレメントが読出されるか前記書込む工程でメモリ
セル内に書込まれるデータが無いときエンプティ信号を
発生する工程と、 前記エンプティ信号に応じて、前記第１及び第２の所定
のシーケンスをリセットする工程と、前記一連のデータ
エレメントの前記指定されたデータエレメントとして書
込まれるべく次のデータエレメントを指定する工程と、 前記単一読出しサイクルとして次の読出しサイクルを指
定する工程と を更に具備する請求項１７に記載のパイプラインの方法
。 - （２１）レトランスミットデータレジスタ内に前記指定
されたデータエレメントを蓄える工程と、外部から供給
されたレトランスミット信号に応答するバッファメモリ
をレトランスミットする工程とを更に具備し、前記レト
ランスミットする工程は、 前記単一読出しサイクルとして次のメモリ読出しサイク
ルを指定する工程と、 前記初期データレジスタのための前記レトランスミット
レジスタを前記単一読出しサイクルに於ける前記出力す
る工程に於いて置換する工程とを含む請求項１７に記載
のパイプラインの方法。 - （２２）次の要求に対応する読出しサイクルで続いて要
求されると共に出力されるべくデータエレメントを含む
メモリセルを、現在の読出し要求に対応する１つの読出
しサイクルに於けるルックアヘッド選択によって、前記
シリアルメモリ内に書込まれた順序で明確にされたシー
ケンスで読出される一連のデータエレメントのシリアル
メモリの読出し動作を読出し、要求された現在のデータ
エレメントが現在の要求されたデータエレメントを含む
メモリセルを意図を検知するための前記１つの読出しサ
イクルに於いて選択することなし前記シリアルメモリか
らに出力されるパイプラインの方法であって、 初期データレジスタの前記一連のデータエレメントの指
定された１つを蓄える工程と、 アレイ選択の第１の所定のシーケンスに従って、及び更
に各アレイ内でセル選択の第２の所定のシーケンスに従
って、複数のセルを各々有する複数のメモリアレイ内に
各々後に続くデータエレメントを交互に書込む工程と、 単一の読出しサイクルに於いて、前記初期データレジス
タから前記指定されたデータエレメントを出力して前記
シリアルメモリから出力されるべく次のデータエレメン
トを含むメモリセルを選択する工程と、 前記単一読出しサイクルに続いて各読出しサイクルに於
いて、先のメモリ読出しサイクルに於いて選択されたメ
モリセルから検知されていたデータエレメントを出力し
て前記シリアルメモリから出力されるべく次のデータエ
レメントを含む別のメモリセルを選択する工程と を具備することを特徴とするパイプラインの方法。 - （２３）前記出力シーケンスはファーストインファース
トアウトの関係で入力シーケンスに関係付けられるので
データエレメントは前記シリアルメモリに書込まれたの
と同じシーケンスに於いて前記シリアルメモリから出力
される請求項２２に記載のパイプラインの方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US36736289A | 1989-06-16 | 1989-06-16 | |
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