JPS60231994A - 高速ｆｉｆｏメモリ - Google Patents
高速ｆｉｆｏメモリInfo
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- JPS60231994A JPS60231994A JP59237412A JP23741284A JPS60231994A JP S60231994 A JPS60231994 A JP S60231994A JP 59237412 A JP59237412 A JP 59237412A JP 23741284 A JP23741284 A JP 23741284A JP S60231994 A JPS60231994 A JP S60231994A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は先入れ先出しくＦＩＦＯ）メモリシステムに関
するものであって、特に複数個の“フォールスルー（ｆ
ａｌｌ−ｔｈｒｏｕｇｈ）”スタックを有する高速のＦ
ＩＦＯメモリに関するものである。
するものであって、特に複数個の“フォールスルー（ｆ
ａｌｌ−ｔｈｒｏｕｇｈ）”スタックを有する高速のＦ
ＩＦＯメモリに関するものである。
第１図はＦＩＦＯメモリシステムのブロック線図であり
、それは本発明のＦＩＦＯメモリシステムのみならず、
従来のＦＩＦＯメモリをも包含する様に充分広範に描か
れている。この総括的なＦＩＦＯメモリバッファ１０は
、ＦＩＦＯメモリ４を有しており、それは、夫々、入力
ポート１を介してのデータの書込と出力ポードアを介し
てのデータの読出とを同時的に行なうことを可能として
いる。更に、ＦＩＦＯプロトコールが、最初にメモリに
書き込まれ、次いでメモリから読み出されるデータに課
される。
、それは本発明のＦＩＦＯメモリシステムのみならず、
従来のＦＩＦＯメモリをも包含する様に充分広範に描か
れている。この総括的なＦＩＦＯメモリバッファ１０は
、ＦＩＦＯメモリ４を有しており、それは、夫々、入力
ポート１を介してのデータの書込と出力ポードアを介し
てのデータの読出とを同時的に行なうことを可能として
いる。更に、ＦＩＦＯプロトコールが、最初にメモリに
書き込まれ、次いでメモリから読み出されるデータに課
される。
入力制御論理２はＦＩＦＯメモリ４がその容量一杯につ
め込まれているか否かを表す情報をユーザへ供給し、且
つＦＩＦＯメモリが更にデータを受け取る準備がなされ
ているかどうかを表す情報をユーザへ供給する。出力制
御論理５は、メモリが空であるかどうか又データをメモ
リから読み出す準備がなされているかどうかを表す情報
をユーザへ供給する。ＦＩＦＯメモリ４が容量一杯につ
め込まれていると、入力制御論理２が更に付加的なデー
タがＦＩＦＯメモリ４へ入力されることを禁止する。同
様に、ＦＩＦＯメモリ４が空であると、出力制御論理５
がＦＩＦＯメモリ４からデータを除去せんとする試みを
禁止する。
め込まれているか否かを表す情報をユーザへ供給し、且
つＦＩＦＯメモリが更にデータを受け取る準備がなされ
ているかどうかを表す情報をユーザへ供給する。出力制
御論理５は、メモリが空であるかどうか又データをメモ
リから読み出す準備がなされているかどうかを表す情報
をユーザへ供給する。ＦＩＦＯメモリ４が容量一杯につ
め込まれていると、入力制御論理２が更に付加的なデー
タがＦＩＦＯメモリ４へ入力されることを禁止する。同
様に、ＦＩＦＯメモリ４が空であると、出力制御論理５
がＦＩＦＯメモリ４からデータを除去せんとする試みを
禁止する。
邊
データ入力バッファ３は入力ポート１に現れる入力信号
を電気的にバッファし、適切な動作を行なう為にＦＩＦ
Ｏメモリ４によって必要とされるデータ入力信号の電圧
レベルを発生する。データ出力バッファ６はＦＩＦＯメ
モリ４のデータワード読出を表す信号を電気的にバッフ
ァし、かくしてバッファした信号を外部回路（不図示）
へ供給する。
を電気的にバッファし、適切な動作を行なう為にＦＩＦ
Ｏメモリ４によって必要とされるデータ入力信号の電圧
レベルを発生する。データ出力バッファ６はＦＩＦＯメ
モリ４のデータワード読出を表す信号を電気的にバッフ
ァし、かくしてバッファした信号を外部回路（不図示）
へ供給する。
ＦＩＦＯメモリシステム１０がスタンダードなシフトレ
ジスタと異なる特徴は、適切な内部動作条件が満足され
る場合には、データの読出及び書込を異なった速度で行
なうことも含めて、入力ポートと出力ボートとを完全に
非同期的に動作させる能力である。
ジスタと異なる特徴は、適切な内部動作条件が満足され
る場合には、データの読出及び書込を異なった速度で行
なうことも含めて、入力ポートと出力ボートとを完全に
非同期的に動作させる能力である。
従来のＰ Ｉ Ｆ、Ｏメモリシステムは内部構成に応じ
て２つの種類、即ちフォールスルーシステムとポインタ
ーを基礎としたシステム、とに分割することが可能であ
る。フォールスルーＦＩＦＯメモリシステム１９の内部
構成を第２図に示しである。
て２つの種類、即ちフォールスルーシステムとポインタ
ーを基礎としたシステム、とに分割することが可能であ
る。フォールスルーＦＩＦＯメモリシステム１９の内部
構成を第２図に示しである。
フォールスルーＦＩＦＯメモリ２０は、連続的に２１−
〇から２１− （Ｎ−１）と番号を付けたデータレジス
タのスタック２１と、制御レジスタ２３−０．、、、．
２３．− （Ｎ−１）のスタック２３と、ワード伝播論
理２７とを有しているこのシステムの動作はパケットブ
する゛ ドのものと類似している。データレジスタ２１
−０乃至２ｌ−（Ｎ−１）と夫々関連した制御し、゛２
スタ２３−０乃至２３− （Ｎ−１）の各々は、そも）
関連したデータレジスタが空の場合に１１１０を有し、
その関連するデータレジスタが情報を有している場合に
論理１をストアする。最初に、空のメモリの場合に付い
て考察する。空のメモリの場合、制御レジスタ２３−０
乃至２３− （Ｎ−１）が各々論理Ｏをストアする。デ
ータワードが入力ポート２８からフォールスルーＦＩＦ
Ｏメモリ２０内にシフト入力されると、それはデータレ
ジスタ２１−〇内にラッチされ、且つ制御レジスタ２３
−０が論理１にセットされる。このシフト入力サイクル
が完了すると、ワード伝播論理２７が、制御レジスタ２
３−１が論理Ｏをストアしく即ち、データレジスタ２１
−１が空）且つ制御レジスタ２３−〇が論理１をストア
（即ち、データレジスタ２１−０が満杯）であることを
検出し、データレジスタ２１−０からデータレジスタ２
１−１へのデータの伝送を開始し、且つ制御レジスタ２
３−〇を論理０ヘリセツトするので、それはデータレジ
スタ２１−０が空であることを表し制御レジスタ２３−
１を論理１にセットし、それはデータレジスタ２１−１
が満杯であることを表す。同様に、データワードは、そ
れがデータレジスタ２ｌ−（Ｎ−１）に到達する迄フォ
ールスルーＦＩＦＯメモリの各データレジスタを介して
連続的に転送される。メモリに書き込まれる次のワード
がデータレジスタ２１− （Ｎ−２）にフォールスルー
し、この様に、データワードは、フォールスルーＦＩＦ
Ｏメモリ２０が満杯になる迄データ人力バッファ２２へ
向かって連続的にデータレジスタ内をフォールスルーし
停止することを継続する。制御レジスタ２３−〇が論理
Ｏをストアしている場合にはいつでもワードをデータレ
ジスタ２１−ｏ内にシフト入力させることが可能であり
、且つ成る制御レジスタが論理１をストアしており又次
の下位の制御レジスタが論理Ｏをストアしていることを
ワード伝播論理２７が検出するとメモリ内の各ワードは
成るデータレジスタからスタック内の次の下位のデータ
レジスタヘフォール即ち降下し、従って成る時間におい
て１つを越えたワードがフォールスループロセス中に存
在することが可能である。
〇から２１− （Ｎ−１）と番号を付けたデータレジス
タのスタック２１と、制御レジスタ２３−０．、、、．
２３．− （Ｎ−１）のスタック２３と、ワード伝播論
理２７とを有しているこのシステムの動作はパケットブ
する゛ ドのものと類似している。データレジスタ２１
−０乃至２ｌ−（Ｎ−１）と夫々関連した制御し、゛２
スタ２３−０乃至２３− （Ｎ−１）の各々は、そも）
関連したデータレジスタが空の場合に１１１０を有し、
その関連するデータレジスタが情報を有している場合に
論理１をストアする。最初に、空のメモリの場合に付い
て考察する。空のメモリの場合、制御レジスタ２３−０
乃至２３− （Ｎ−１）が各々論理Ｏをストアする。デ
ータワードが入力ポート２８からフォールスルーＦＩＦ
Ｏメモリ２０内にシフト入力されると、それはデータレ
ジスタ２１−〇内にラッチされ、且つ制御レジスタ２３
−０が論理１にセットされる。このシフト入力サイクル
が完了すると、ワード伝播論理２７が、制御レジスタ２
３−１が論理Ｏをストアしく即ち、データレジスタ２１
−１が空）且つ制御レジスタ２３−〇が論理１をストア
（即ち、データレジスタ２１−０が満杯）であることを
検出し、データレジスタ２１−０からデータレジスタ２
１−１へのデータの伝送を開始し、且つ制御レジスタ２
３−〇を論理０ヘリセツトするので、それはデータレジ
スタ２１−０が空であることを表し制御レジスタ２３−
１を論理１にセットし、それはデータレジスタ２１−１
が満杯であることを表す。同様に、データワードは、そ
れがデータレジスタ２ｌ−（Ｎ−１）に到達する迄フォ
ールスルーＦＩＦＯメモリの各データレジスタを介して
連続的に転送される。メモリに書き込まれる次のワード
がデータレジスタ２１− （Ｎ−２）にフォールスルー
し、この様に、データワードは、フォールスルーＦＩＦ
Ｏメモリ２０が満杯になる迄データ人力バッファ２２へ
向かって連続的にデータレジスタ内をフォールスルーし
停止することを継続する。制御レジスタ２３−〇が論理
Ｏをストアしている場合にはいつでもワードをデータレ
ジスタ２１−ｏ内にシフト入力させることが可能であり
、且つ成る制御レジスタが論理１をストアしており又次
の下位の制御レジスタが論理Ｏをストアしていることを
ワード伝播論理２７が検出するとメモリ内の各ワードは
成るデータレジスタからスタック内の次の下位のデータ
レジスタヘフォール即ち降下し、従って成る時間におい
て１つを越えたワードがフォールスループロセス中に存
在することが可能である。
データワードがメモリからシフト出力されると、シフト
アウト手順が制御レジスタ２３− （Ｎ−１）を論理１
から論理ゼロへリセットする。典型的なフォールスルー
動作においては、制御レジスタ２３− （Ｎ−２）が論
理１を有していると、データレジスタ２１− （Ｎ−２
）内のデータワードがデータレジスタ２ｌ−（Ｎ−１）
へ前方へ伝播し、出力ボート２９に現れる。ＦＩＦＯ内
に残存する全てのワードは引き続き１つのデータレジス
タをデータ出力バッファ２４へ向かって進行させる。
アウト手順が制御レジスタ２３− （Ｎ−１）を論理１
から論理ゼロへリセットする。典型的なフォールスルー
動作においては、制御レジスタ２３− （Ｎ−２）が論
理１を有していると、データレジスタ２１− （Ｎ−２
）内のデータワードがデータレジスタ２ｌ−（Ｎ−１）
へ前方へ伝播し、出力ボート２９に現れる。ＦＩＦＯ内
に残存する全てのワードは引き続き１つのデータレジス
タをデータ出力バッファ２４へ向かって進行させる。
スタック２３の上部における制御レジスタ２３−０が論
理０を有する場合にのみ、即ちデータレジスタ２１−０
が空であることを表す場合にのみ、入力制御論理２５に
よるデータ入力が許可される。
理０を有する場合にのみ、即ちデータレジスタ２１−０
が空であることを表す場合にのみ、入力制御論理２５に
よるデータ入力が許可される。
同様に、スタック２３の下部における制御レジスタ２３
−（Ｎ−１）が論理１を有している場合にのみ、即ちデ
ータレジスタ２１− （Ｎ−１）が満杯である場合にの
み、出力制御論理２６によるデータ出力が許可される。
−（Ｎ−１）が論理１を有している場合にのみ、即ちデ
ータレジスタ２１− （Ｎ−１）が満杯である場合にの
み、出力制御論理２６によるデータ出力が許可される。
従来のフォールスルーメモリシステムの１例は、本願出
願人のモノリシックメモリーズ、インコーホレイテッド
に譲渡されており１９７９年に発行された発明者Ｍｏ５
ｓの「先入れ先出しくＦ Ｉ ＦＯ）メモリ」という名
称の米国特許第４，１５１．．６０９号に記載されてい
る。
願人のモノリシックメモリーズ、インコーホレイテッド
に譲渡されており１９７９年に発行された発明者Ｍｏ５
ｓの「先入れ先出しくＦ Ｉ ＦＯ）メモリ」という名
称の米国特許第４，１５１．．６０９号に記載されてい
る。
ポインターを基礎にしたＦＩＦＯメモリシステムの動作
と比較してフォールスルーＦＩＦＯメモリシステムの動
作には特に重要な３つの特徴がある。第１に、空のフォ
ールスルーＦＩＦＯメモリのデータレジスタ２１−０に
入った最初のワードが最後のデータレジスタ２１− （
Ｎ−１）へ伝播するのに関連して著しい遅れ（フォール
スル一時間）がある。この遅れは、又、データワードが
満杯のフォールスルーＦＩＦＯメモリからシフト出力さ
れる場合に出力データレジスタ位置（データレジスタ２
１− （Ｎ−１）） から入力レジスタ位置（データレ
ジスタ２ｌ−０）へ空のレジスタ位置が戻る為の逆方向
伝播においても存在する。この遅れは、各データワード
はそれが読み出される前にフォールスルーＦＩＦＯメモ
リ内の全てのレジスタを介して通過せねばならないとい
う事実の直接的結果である。
と比較してフォールスルーＦＩＦＯメモリシステムの動
作には特に重要な３つの特徴がある。第１に、空のフォ
ールスルーＦＩＦＯメモリのデータレジスタ２１−０に
入った最初のワードが最後のデータレジスタ２１− （
Ｎ−１）へ伝播するのに関連して著しい遅れ（フォール
スル一時間）がある。この遅れは、又、データワードが
満杯のフォールスルーＦＩＦＯメモリからシフト出力さ
れる場合に出力データレジスタ位置（データレジスタ２
１− （Ｎ−１）） から入力レジスタ位置（データレ
ジスタ２ｌ−０）へ空のレジスタ位置が戻る為の逆方向
伝播においても存在する。この遅れは、各データワード
はそれが読み出される前にフォールスルーＦＩＦＯメモ
リ内の全てのレジスタを介して通過せねばならないとい
う事実の直接的結果である。
第２に、フォールスルー構成によって課さ塾るシフト入
力（及びシフト出力）サイクル時間に関して重大な限定
が存在することである。即ち、入力ボート２８又は出力
ボート２９の何れかにおける理論的な最大データ転送速
度はフォールスルーレジスタスタックの見掛けのシフト
周波数の５０％に過ぎないということである。この制限
の背後における細かな理由は複雑であるが、データレジ
スタ２１−０内に高速で２つの連続するデータワードか
らなるデータをシフト入力させる場合には以下の如き動
作シーケンスが必要であるということを注意することに
よって要約することが可能である。
力（及びシフト出力）サイクル時間に関して重大な限定
が存在することである。即ち、入力ボート２８又は出力
ボート２９の何れかにおける理論的な最大データ転送速
度はフォールスルーレジスタスタックの見掛けのシフト
周波数の５０％に過ぎないということである。この制限
の背後における細かな理由は複雑であるが、データレジ
スタ２１−０内に高速で２つの連続するデータワードか
らなるデータをシフト入力させる場合には以下の如き動
作シーケンスが必要であるということを注意することに
よって要約することが可能である。
（１）最初のデータワードはデータ入力バッファ２２を
介して入力ボート２８からフォールスルースタック２１
のデータレジスタ２１−０内にシフト入力される。
介して入力ボート２８からフォールスルースタック２１
のデータレジスタ２１−０内にシフト入力される。
（２）最初のデータワードがデータレジスタ２１−０か
らデータレジスタ２１−１ヘシフトされる。
らデータレジスタ２１−１ヘシフトされる。
（３） ステップ（２）におけるシフト動作が完了する
前ではないが完了するや否やデータ入力ボートから第２
のデータワードがデータレジスタ２１−〇内へシフト入
力される。
前ではないが完了するや否やデータ入力ボートから第２
のデータワードがデータレジスタ２１−〇内へシフト入
力される。
フォールスルーＦＩＦＯ構成の３番目の重要な特徴は、
データが常にデータ入力ボート２８から同一の物理的な
メモリ位置内に移動し、同一の物理的なメモリ位置のシ
ーケンスを介して通過し、且つ同一の物理的なメモリ位
置からデータ出力バッファ２４を介して出力ボート２９
へ移動するといる拘束があることである。
データが常にデータ入力ボート２８から同一の物理的な
メモリ位置内に移動し、同一の物理的なメモリ位置のシ
ーケンスを介して通過し、且つ同一の物理的なメモリ位
置からデータ出力バッファ２４を介して出力ボート２９
へ移動するといる拘束があることである。
ポインターを基礎にしたＦＩＦ、Ｏメモリシステムの内
部構成を第３図に示しである。ポインターを基礎にした
ＦＩＦＯメモリ３０は、データを貯蔵する為のランダム
アクセスメモリ（ＲＡＭ）と制御論理３２とを有してい
る。制御論理３２は、ＦＩＦＯプロトコルを形成し、入
力ボート３５とＲＡＭ３１との間のインターフェースを
制御し、且つＲＡＭ３１と出力ボート３６との間のイン
ク−フェースを制御する。
部構成を第３図に示しである。ポインターを基礎にした
ＦＩＦＯメモリ３０は、データを貯蔵する為のランダム
アクセスメモリ（ＲＡＭ）と制御論理３２とを有してい
る。制御論理３２は、ＦＩＦＯプロトコルを形成し、入
力ボート３５とＲＡＭ３１との間のインターフェースを
制御し、且つＲＡＭ３１と出力ボート３６との間のイン
ク−フェースを制御する。
制御論理３２は、２つのカウンタと、入力アドレスカウ
ンタ３２−１と、出力アドレスカウンタ３２−２と、ア
ドレスマグニチュード比較器３２−３と、雑多事項制御
論理３２−４とを有している。入力アドレスカウンタ３
２−１は、次のデータ入力ワードをストアすべき貯蔵位
置のアドレスを発生し、又出力アドレスカウンタ３２−
２は次のデータ出力ワードを取り出すべき貯蔵位置のア
ＦＬｚＸ″ＪＩＳ’ｔＥｔ’＋・７ＦＬｚＸ？９：ｆｏ
−ゝ１１ ４器３２−３は、現在入力及び出力アドレス
カウンタ３１−１及び３２−２内にストアされている２
つのカウンタアドレスを比較し、ＲＡＭ３１が満杯であ
るか又は空であるか否かを識別する。雑多事項制御論理
３２−４は、内部ＲＡＭ制御信号を発生すると共に、入
力制御論理３３及び出力制御論理３７へＲＡＭ３１と制
御論理３２の状態を表す信号を提供する。
ンタ３２−１と、出力アドレスカウンタ３２−２と、ア
ドレスマグニチュード比較器３２−３と、雑多事項制御
論理３２−４とを有している。入力アドレスカウンタ３
２−１は、次のデータ入力ワードをストアすべき貯蔵位
置のアドレスを発生し、又出力アドレスカウンタ３２−
２は次のデータ出力ワードを取り出すべき貯蔵位置のア
ＦＬｚＸ″ＪＩＳ’ｔＥｔ’＋・７ＦＬｚＸ？９：ｆｏ
−ゝ１１ ４器３２−３は、現在入力及び出力アドレス
カウンタ３１−１及び３２−２内にストアされている２
つのカウンタアドレスを比較し、ＲＡＭ３１が満杯であ
るか又は空であるか否かを識別する。雑多事項制御論理
３２−４は、内部ＲＡＭ制御信号を発生すると共に、入
力制御論理３３及び出力制御論理３７へＲＡＭ３１と制
御論理３２の状態を表す信号を提供する。
説明の便宜上、入力及び出力アドレスカウンタによって
発生されるアドレスは、０，１，２．、。
発生されるアドレスは、０，１，２．、。
、、Ｎ−１として表し、ここでＮはデータワードをスト
アする為に使用可能なＲＡＭ３１内の貯蔵位置の番号を
表している。各アドレスはＲＡＭ ３１内の独特のワー
ド貯蔵位置に対応する。
アする為に使用可能なＲＡＭ３１内の貯蔵位置の番号を
表している。各アドレスはＲＡＭ ３１内の独特のワー
ド貯蔵位置に対応する。
ポインターを基礎にしたＦＩＦＯメモリ３０の動作は簡
明である。初期値化されると、ＦＩＦＯＲＡＭ３１は空
となり、入力及び出力アドレスカウンタ３２−１及び３
２−２の両方が夫々アドレスＯにポイントを向ける。ｋ
がカウンタ内の番号である場合に、カウンタはアドレス
ｋをポイントしていると言う。データ入力バッファ３４
を介して入力ボート３５からＦＩ ＦＯＲＡＭ３１内に
最初のワードＷ（０）がロードされると、それはアドレ
ス０を持ったワード貯蔵位置におけるＲＡＭ３１内にロ
ードされる。
明である。初期値化されると、ＦＩＦＯＲＡＭ３１は空
となり、入力及び出力アドレスカウンタ３２−１及び３
２−２の両方が夫々アドレスＯにポイントを向ける。ｋ
がカウンタ内の番号である場合に、カウンタはアドレス
ｋをポイントしていると言う。データ入力バッファ３４
を介して入力ボート３５からＦＩ ＦＯＲＡＭ３１内に
最初のワードＷ（０）がロードされると、それはアドレ
ス０を持ったワード貯蔵位置におけるＲＡＭ３１内にロ
ードされる。
概して、ｋが前にストアされていたデータワードの数Ｈ
ｃ＝０．１，２．．．．）であるとし、且つｋ （ｍａ
ｄ Ｎ）がｋをＮで割った整数残部であるとすると、入
力アドレスカウンタ３２−１はアドレスがｋ （ｍｏｄ
Ｎ）である貯蔵位置をポイントする。即ち、入力デー
タワードＷ（０）、 Ｗ（１）、 、、′。
ｃ＝０．１，２．．．．）であるとし、且つｋ （ｍａ
ｄ Ｎ）がｋをＮで割った整数残部であるとすると、入
力アドレスカウンタ３２−１はアドレスがｋ （ｍｏｄ
Ｎ）である貯蔵位置をポイントする。即ち、入力デー
タワードＷ（０）、 Ｗ（１）、 、、′。
、 Ｗ（ｋ）、 、、、がＲＡＭ３１内に循環的にスト
アされ、データワードＷ（ｋ）はそのアドレスがｋ （
ｍｏｄＮ）でに＝０．１． 、、、に対する貯蔵位置内
にストアされる。比較器３２−３は入力アドレスカウン
タが貯蔵位置が満杯であるアドレスをポイントした時を
検知し、次いでデータの入力は制御論理３２によって禁
止される。
アされ、データワードＷ（ｋ）はそのアドレスがｋ （
ｍｏｄＮ）でに＝０．１． 、、、に対する貯蔵位置内
にストアされる。比較器３２−３は入力アドレスカウン
タが貯蔵位置が満杯であるアドレスをポイントした時を
検知し、次いでデータの入力は制御論理３２によって禁
止される。
概して、ｊがＲＡＭから以前読み出されたデータワード
の数であるＦ ＝Ｏｔ Ｌ ２ｙ −−−）として、出
力アドレスカウンタ３２−２はアドレスがｊ（ＩＩｌｏ
ｄＮ）である貯蔵位置をポイントする。従って、データ
出力ワードも循環的に読み出される。この場合も、出力
アドレスカウンタが貯蔵位置が空のアドレスをポイント
することを比較器３２−３が検知すると、続出は制御論
理３２によって禁止される。
の数であるＦ ＝Ｏｔ Ｌ ２ｙ −−−）として、出
力アドレスカウンタ３２−２はアドレスがｊ（ＩＩｌｏ
ｄＮ）である貯蔵位置をポイントする。従って、データ
出力ワードも循環的に読み出される。この場合も、出力
アドレスカウンタが貯蔵位置が空のアドレスをポイント
することを比較器３２−３が検知すると、続出は制御論
理３２によって禁止される。
上述した公式から明らかな如く、Ｆ Ｉ ＦＯＲＡＭ３
１が空であるか又は満杯である場合にのみ入力及び出力
カウンタ上のアドレスは等しいということが分かる。こ
れらのアドレスが等しい場合には、ｋ＝ ｊ （ｍｏｄ
Ｎ）である。上述した拘束条件の下で、ｋ＝ｊであっ
てその場合は前にストアされたデータワードの数が前に
読み出されたデータワードの数と等しく即ちＲＡＭが空
であるか、又はに＝ （ｊ＋Ｎ）であってその場合は前
にストアしたデータワードの数が前に読み出されたデー
タワードの数よりＲＡＭ３１内のワード貯蔵位置の数で
あるＮだけ越えており即ちＲＡＭ３１は満杯である。
１が空であるか又は満杯である場合にのみ入力及び出力
カウンタ上のアドレスは等しいということが分かる。こ
れらのアドレスが等しい場合には、ｋ＝ ｊ （ｍｏｄ
Ｎ）である。上述した拘束条件の下で、ｋ＝ｊであっ
てその場合は前にストアされたデータワードの数が前に
読み出されたデータワードの数と等しく即ちＲＡＭが空
であるか、又はに＝ （ｊ＋Ｎ）であってその場合は前
にストアしたデータワードの数が前に読み出されたデー
タワードの数よりＲＡＭ３１内のワード貯蔵位置の数で
あるＮだけ越えており即ちＲＡＭ３１は満杯である。
逆に、ＲＡＭ３１が空であると、前にストアされたデー
タワードの数は前に読み出されたワードの数と等しく即
ちに＝＝ｊであり従ってにミｊ （１１ｏｄＮ）である
。又、ＲＡＭ３１が満杯であると、前にストアされたデ
ータワードの数が前に読み出されたデータワードの数よ
りＮだけ越え、従ってに＝（ｊ＋Ｎ）であり、この場合
もｋ ＝ｊ （ｍｏｄＮ）である。従って、ＲＡＭ３１
が空であるか又は満杯であると、入力アドレスカウンタ
３２−１及び出力アドレスカウンタ３２−２内の夫々の
アドレスｋ（ｍｏｄＮ）及びｊ （ｓｏｄ Ｎ）は等し
い。
タワードの数は前に読み出されたワードの数と等しく即
ちに＝＝ｊであり従ってにミｊ （１１ｏｄＮ）である
。又、ＲＡＭ３１が満杯であると、前にストアされたデ
ータワードの数が前に読み出されたデータワードの数よ
りＮだけ越え、従ってに＝（ｊ＋Ｎ）であり、この場合
もｋ ＝ｊ （ｍｏｄＮ）である。従って、ＲＡＭ３１
が空であるか又は満杯であると、入力アドレスカウンタ
３２−１及び出力アドレスカウンタ３２−２内の夫々の
アドレスｋ（ｍｏｄＮ）及びｊ （ｓｏｄ Ｎ）は等し
い。
マグニチュード比較器は、に三ｊ（ｍｏｄＮ）であるか
否かを決定してＲＡＭが空であるか又は満杯であるかを
識別し、且つ入力ボート３５においてのデータ入力を許
可するか又は禁止するか又は出力ボート３６においてデ
ータの出力を許可するか又は禁止する為に雑多事項制御
論理に信号を送る。
否かを決定してＲＡＭが空であるか又は満杯であるかを
識別し、且つ入力ボート３５においてのデータ入力を許
可するか又は禁止するか又は出力ボート３６においてデ
ータの出力を許可するか又は禁止する為に雑多事項制御
論理に信号を送る。
従来のポインタを基礎にしたＦＩＦＯメモリシステムの
１例は、１９８３年２月１・５日に発行されたＢａｒｎ
ｅｓの米国特許第４，３７４，４２８号「拡張可能なＦ
ＩＦＯシステム」の第１欄、第４７行−第６８行及び第
２欄第１行−第５８行に記載されている。Ｂａｒｎｅｓ
は、各デバイスがＮ個の貯蔵位置を持っタメモリとＦＩ
ＦＯシステムの続出迄連続した貯蔵位置内にワードの書
込を指示するポイント手段とを有しており、同一の方法
で接続した同一のＦＩＦＯデバイスのリングを形成すべ
く配設した拡張可能な数Ｎ個の個別的なＦＩＦＯデバイ
スを設けることによって従来技術のシステムを改良して
いる。
１例は、１９８３年２月１・５日に発行されたＢａｒｎ
ｅｓの米国特許第４，３７４，４２８号「拡張可能なＦ
ＩＦＯシステム」の第１欄、第４７行−第６８行及び第
２欄第１行−第５８行に記載されている。Ｂａｒｎｅｓ
は、各デバイスがＮ個の貯蔵位置を持っタメモリとＦＩ
ＦＯシステムの続出迄連続した貯蔵位置内にワードの書
込を指示するポイント手段とを有しており、同一の方法
で接続した同一のＦＩＦＯデバイスのリングを形成すべ
く配設した拡張可能な数Ｎ個の個別的なＦＩＦＯデバイ
スを設けることによって従来技術のシステムを改良して
いる。
ポインタを基礎としたＦＩＦＯメモリシステムとフォー
ルスルーＦＩＦＯメモリシステムの動作には著しい差異
がある。第１に、ポインタを基礎としたメモリにはフォ
ールスルータイブのものに類似したフォールスル一時間
が無い。データ入力から使用可能なデータ出力への遅れ
があるが、それは短いものであり、少数のゲート遅れに
よって起こされるものであって、フォールスルー現象に
関連するものでは無い。第２に、ポインタを基礎とした
ＦＩＦＯメモリ内におけるシフト入力及びシフト出力の
サイクル時間に関する制限はフォールスルーＦＩＦＯメ
モリにおけるのと異なった事象のシーケンスによって課
されるものである。各データシフト動作毎に、関連のカ
ウンタはインクリメントせねばならず、マグニチュード
比較器はセトルせねばならず、即ち、満杯の状態又は空
の状態の何れが存在するのかを決定せねばならず、且つ
次のシフト動作が起こる前にボート制御信号が調節され
ねばならない。一層大きなＦＩＦＯメモリは一層長いワ
ードアドレスを必要とし且つマグニチュード比較器のセ
トリングに一層長い遅れを必要とするので、サイクル時
間はポインタを基礎としたＦＩ’ＦＯメモリの全ワード
寸法と共に増加する。最後に、ポインタを基礎にしたＦ
ＩＦＯメモリにおいては、ＲＡＭ構成がデバイスのコア
として使用されるという事実に起因して、データをデー
タメモリ内の任意の物理的な位置に入力するか又はそこ
から出力することが可能であることが明白である。
ルスルーＦＩＦＯメモリシステムの動作には著しい差異
がある。第１に、ポインタを基礎としたメモリにはフォ
ールスルータイブのものに類似したフォールスル一時間
が無い。データ入力から使用可能なデータ出力への遅れ
があるが、それは短いものであり、少数のゲート遅れに
よって起こされるものであって、フォールスルー現象に
関連するものでは無い。第２に、ポインタを基礎とした
ＦＩＦＯメモリ内におけるシフト入力及びシフト出力の
サイクル時間に関する制限はフォールスルーＦＩＦＯメ
モリにおけるのと異なった事象のシーケンスによって課
されるものである。各データシフト動作毎に、関連のカ
ウンタはインクリメントせねばならず、マグニチュード
比較器はセトルせねばならず、即ち、満杯の状態又は空
の状態の何れが存在するのかを決定せねばならず、且つ
次のシフト動作が起こる前にボート制御信号が調節され
ねばならない。一層大きなＦＩＦＯメモリは一層長いワ
ードアドレスを必要とし且つマグニチュード比較器のセ
トリングに一層長い遅れを必要とするので、サイクル時
間はポインタを基礎としたＦＩ’ＦＯメモリの全ワード
寸法と共に増加する。最後に、ポインタを基礎にしたＦ
ＩＦＯメモリにおいては、ＲＡＭ構成がデバイスのコア
として使用されるという事実に起因して、データをデー
タメモリ内の任意の物理的な位置に入力するか又はそこ
から出力することが可能であることが明白である。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し改良したＦＩＦＯメモ
リシステムを提供することを目的とする。本発明のＦＩ
ＦＯメモリシステムにおいては、Ｎ個のワード貯蔵位置
を有するメモリを各々がＭ／Ｎの長さのＭ個のフォール
スルーデータ列に構成している。制御列が、各列内の上
部データレジスタからのデータワードを各列内の下部デ
ータレジスタへ伝播させる為の各データ列と関連してい
る。
した如き従来技術の欠点を解消し改良したＦＩＦＯメモ
リシステムを提供することを目的とする。本発明のＦＩ
ＦＯメモリシステムにおいては、Ｎ個のワード貯蔵位置
を有するメモリを各々がＭ／Ｎの長さのＭ個のフォール
スルーデータ列に構成している。制御列が、各列内の上
部データレジスタからのデータワードを各列内の下部デ
ータレジスタへ伝播させる為の各データ列と関連してい
る。
ポインタを有する入力制御論理は各列の上部におけるＭ
個の空のデータレジスタの１つに入って来るデータワー
ドを循環的に読み込ませる。ポインタを有する出力制御
論理は、各列の下部におけるＭ個のデータレジスタの１
つから前にストアしたデータワードを循環的に読み出す
。フォールスルー遅れはスタックの数Ｍに逆比例し、且
つ入力及び出力ボートにおける最大シフト速度はＭ≧２
の場合に従来のＦＩＦＯメモリシステムと比較して少な
くとも２倍となっている。
個の空のデータレジスタの１つに入って来るデータワー
ドを循環的に読み込ませる。ポインタを有する出力制御
論理は、各列の下部におけるＭ個のデータレジスタの１
つから前にストアしたデータワードを循環的に読み出す
。フォールスルー遅れはスタックの数Ｍに逆比例し、且
つ入力及び出力ボートにおける最大シフト速度はＭ≧２
の場合に従来のＦＩＦＯメモリシステムと比較して少な
くとも２倍となっている。
以下、添付の図面を参考に本発明の具体的な実施の態様
に付いて詳細°に説明する。
に付いて詳細°に説明する。
本発明に基づいて構成された高速ＦＩＦＯメモリシステ
ムの１実施例を第４図に示しである。第４図は、Ｎを偶
数の正の整数として、Ｎワード二重スタックＦＩＦＯメ
モリシステム４０を示したブロック線図である。入力制
御論理５０は入力ボート制御信号を発生し、且つデータ
人力バッファ４２をデータレジスタしく０）及びＲ（０
）、左側及び′右側のデータレジスタスタックＬ及びＲ
の夫々の初期データレジスタとインターフェースする。
ムの１実施例を第４図に示しである。第４図は、Ｎを偶
数の正の整数として、Ｎワード二重スタックＦＩＦＯメ
モリシステム４０を示したブロック線図である。入力制
御論理５０は入力ボート制御信号を発生し、且つデータ
人力バッファ４２をデータレジスタしく０）及びＲ（０
）、左側及び′右側のデータレジスタスタックＬ及びＲ
の夫々の初期データレジスタとインターフェースする。
データ入力バッファ４２は入力ポート４３に現れる入力
信号を電気的にバッファし、且つデータレジスタＬ（０
）及びＲ（０）によって必要とされるデータ入力信号の
電圧レベルを発生する。入力側ポインタ４５は２個のフ
ォールスルースタックＬ及びＲ上で交互に動作する様に
入力シフト制御論理４４を指示する。
信号を電気的にバッファし、且つデータレジスタＬ（０
）及びＲ（０）によって必要とされるデータ入力信号の
電圧レベルを発生する。入力側ポインタ４５は２個のフ
ォールスルースタックＬ及びＲ上で交互に動作する様に
入力シフト制御論理４４を指示する。
同様に、出力制御論理５１は出力側ポインタ４９を有し
ており、それは出力シフト制御論理４８を指示して２つ
のスタックＬ及びＲ上で交互番°動 １作させる。デー
タ出力バッファ４６は選択されたデータレジスタＬ （
（Ｎ／２）−１）又はＲ（（Ｎ／２）−１）から読み出
されたデータワードを表す信号を電気的にバッファする
。
ており、それは出力シフト制御論理４８を指示して２つ
のスタックＬ及びＲ上で交互番°動 １作させる。デー
タ出力バッファ４６は選択されたデータレジスタＬ （
（Ｎ／２）−１）又はＲ（（Ｎ／２）−１）から読み出
されたデータワードを表す信号を電気的にバッファする
。
右側スタック４７及び左側スタック４１内の各制御レジ
スタは、その関連したデータレジスタが空の場合に論理
０を有しており、又その関連したデータレジスタが満杯
、即ちデータワードをストアしている場合に論理１を有
している。メモリシステム４０が初期値化されると、右
側制御レジスタスタック４７内の各制御レジスタＣＲ（
０）乃至ＣＲ（（Ｎ／２）−１）及び左側制御レジスタ
スタック４１内の各制御レジスタＣＬ （０）乃至ＣＬ
（（Ｎ／２）−１）は論理Ｏにセットされ、それらの
関連したデータレジスタＲ（０）乃至Ｒ（（Ｎ／２）−
１）及びＬ （０）乃至Ｌ（（Ｎ／２）−１）がデータ
を有するものではないことを意味する。メモリシステム
４０が初期値化されると、入力側ポインタ４５と出力側
ポインタ４９の両方が左側スタックＬをポイントする。
スタは、その関連したデータレジスタが空の場合に論理
０を有しており、又その関連したデータレジスタが満杯
、即ちデータワードをストアしている場合に論理１を有
している。メモリシステム４０が初期値化されると、右
側制御レジスタスタック４７内の各制御レジスタＣＲ（
０）乃至ＣＲ（（Ｎ／２）−１）及び左側制御レジスタ
スタック４１内の各制御レジスタＣＬ （０）乃至ＣＬ
（（Ｎ／２）−１）は論理Ｏにセットされ、それらの
関連したデータレジスタＲ（０）乃至Ｒ（（Ｎ／２）−
１）及びＬ （０）乃至Ｌ（（Ｎ／２）−１）がデータ
を有するものではないことを意味する。メモリシステム
４０が初期値化されると、入力側ポインタ４５と出力側
ポインタ４９の両方が左側スタックＬをポイントする。
第１のデータ入力ワードＷ（０）が左側フォールスルー
スタックＬのデータレジスタＬ （０）内に入り、左側
ワード伝播論理５４の制御の下で左側フォールスルース
タックの下部データレジスタＬ（（Ｎ／２）−１）へ伝
播し、シフト出力される迄そこに留まる。シフト入力さ
れ入力側ポインタ４５によって指向された第２のデータ
ワードＷ（１）は右側フォールスルースタックＲのデー
タレジスタＲ（０）内にストアされ、右側ワード伝播論
理５５の制御下において右側フォールスルースタックの
下部レジスタＲ（（Ｎ／２）−１）へ伝播し、シフト出
力される迄そこに留まる。
スタックＬのデータレジスタＬ （０）内に入り、左側
ワード伝播論理５４の制御の下で左側フォールスルース
タックの下部データレジスタＬ（（Ｎ／２）−１）へ伝
播し、シフト出力される迄そこに留まる。シフト入力さ
れ入力側ポインタ４５によって指向された第２のデータ
ワードＷ（１）は右側フォールスルースタックＲのデー
タレジスタＲ（０）内にストアされ、右側ワード伝播論
理５５の制御下において右側フォールスルースタックの
下部レジスタＲ（（Ｎ／２）−１）へ伝播し、シフト出
力される迄そこに留まる。
概して、データワードＷ（ｋ）は、ｋが偶数である場合
にデータレジスタＬ（０）内にシフト入力され、且つｋ
が奇数である場合にデータレジスタＲ（０）内にシフト
入力させる。尚、ｋ＝ｏ、 １．２． 、、。
にデータレジスタＬ（０）内にシフト入力され、且つｋ
が奇数である場合にデータレジスタＲ（０）内にシフト
入力させる。尚、ｋ＝ｏ、 １．２． 、、。
である。（この取り極めを逆にすることも可能である。
）
データワードが一度フオールスルーデータスタックの初
期レジスタＬ （０）又はＲ（０）に入ると、それはデ
ータレジスタのスタックを介してデータ出力バッファ４
６に最も近い空でないデータレジスタへ伝播する。右側
ワード伝播論理５５と、制御レジスタ４７の右側スタッ
クと、データレジスタＲの右側スタックとが（Ｎ／２）
ワードフォールスルーＦ Ｉ ＦＯメモリスタックを形
成しており、それが第２図の要素２０として説明した如
く動作する。
期レジスタＬ （０）又はＲ（０）に入ると、それはデ
ータレジスタのスタックを介してデータ出力バッファ４
６に最も近い空でないデータレジスタへ伝播する。右側
ワード伝播論理５５と、制御レジスタ４７の右側スタッ
クと、データレジスタＲの右側スタックとが（Ｎ／２）
ワードフォールスルーＦ Ｉ ＦＯメモリスタックを形
成しており、それが第２図の要素２０として説明した如
く動作する。
同様に、左側ワード伝播論理５４と、制御レジスタ４１
の左側スタックと、データレジスタＬの左側スタックと
は（Ｎ／２）ワードフォールスルーＦＩＦＯメモリスタ
ックを形成し、それは第２図の要素２０に付いて説明し
た如く動作する。
の左側スタックと、データレジスタＬの左側スタックと
は（Ｎ／２）ワードフォールスルーＦＩＦＯメモリスタ
ックを形成し、それは第２図の要素２０に付いて説明し
た如く動作する。
メモリシステム４０が一度初期値化されると、出力側ポ
インタ４９の指示の下で、出力シフト制御論理４８はデ
ータがデータレジスタＬ （（Ｎ／２）−１）内に存在
するか否かを決定する。データが存在すると、出力側ポ
インタ４９の指示の下で、出力シフト制御論理４８は夫
々データが与えられる限りデータレジスタＬ （（Ｎ／
２）−１）及びデータレジスタＲ（（Ｎ／２）−１）か
ら交互にデータをデータ出力ボート５２ヘシフトさせる
。
インタ４９の指示の下で、出力シフト制御論理４８はデ
ータがデータレジスタＬ （（Ｎ／２）−１）内に存在
するか否かを決定する。データが存在すると、出力側ポ
インタ４９の指示の下で、出力シフト制御論理４８は夫
々データが与えられる限りデータレジスタＬ （（Ｎ／
２）−１）及びデータレジスタＲ（（Ｎ／２）−１）か
ら交互にデータをデータ出力ボート５２ヘシフトさせる
。
第６図は１本発明に基づいて構−成された６４ワ一ド二
重スタックＦＩＦＯメモリシステムの１実施例の論理回
路図であって、それは各々が３２個の５ビツトワードを
ストアすることの可能な２つの′”フォールスルー”ス
タック内に６４個の５ビツトワードを貯蔵することが可
能である。ブロック８５はＲＤ Ｒ（０）乃至ＲＤ Ｒ
（３１）として示したデータレジスタの右側フォールス
ルースタックであり、各右側データレジスタの機能はデ
ータワードをストアすることである′。
重スタックＦＩＦＯメモリシステムの１実施例の論理回
路図であって、それは各々が３２個の５ビツトワードを
ストアすることの可能な２つの′”フォールスルー”ス
タック内に６４個の５ビツトワードを貯蔵することが可
能である。ブロック８５はＲＤ Ｒ（０）乃至ＲＤ Ｒ
（３１）として示したデータレジスタの右側フォールス
ルースタックであり、各右側データレジスタの機能はデ
ータワードをストアすることである′。
右側制御レジスタスタック８７はＲＣＲ（０）乃至ＲＣ
Ｒ（３１）として示した制御レジスタを有している。対
応するデータレジスタがデータワードを有する場合にの
み論理１が右側制御レジスタ内にストアされる。右側ワ
ード伝播論理８６はゲートＲＧ （１）乃至ＲＧ （３
１）を有している。与えられた右側データレジスタに対
応する右側制御レジスタが論理１を有しており且つその
直下の右側制御レジスタ論理０を有している場合にのみ
与えられた右側データレジスタからその直下の右側デー
タレジスタヘデータワードが転送される。
Ｒ（３１）として示した制御レジスタを有している。対
応するデータレジスタがデータワードを有する場合にの
み論理１が右側制御レジスタ内にストアされる。右側ワ
ード伝播論理８６はゲートＲＧ （１）乃至ＲＧ （３
１）を有している。与えられた右側データレジスタに対
応する右側制御レジスタが論理１を有しており且つその
直下の右側制御レジスタ論理０を有している場合にのみ
与えられた右側データレジスタからその直下の右側デー
タレジスタヘデータワードが転送される。
ブロック８８，９０．８９は、夫々、データレジスタの
左側スタックと、制御レジスタの左側スタックと、左側
ワード伝播論理であり、前述した如く、対応するブロッ
ク８５．８７．８６と類似した機能を行なう。入力ポー
ト９５は入力制御論理８３とデータ入力バッファ８４と
を有している。
左側スタックと、制御レジスタの左側スタックと、左側
ワード伝播論理であり、前述した如く、対応するブロッ
ク８５．８７．８６と類似した機能を行なう。入力ポー
ト９５は入力制御論理８３とデータ入力バッファ８４と
を有している。
入力制御論理８３は入力シフト制御論理８２と入力側ポ
インタ８１とを有している。データ人力バッファ８４は
外部回路から電気信号をバッファし、且つバッファした
信号をデータレジスタスタック８５及び８８へ供給する
。
インタ８１とを有している。データ人力バッファ８４は
外部回路から電気信号をバッファし、且つバッファした
信号をデータレジスタスタック８５及び８８へ供給する
。
入力側ポインタ８１は入力シフト制御論理８２を指示し
て入力データを夫々左側又は右側データレジスタスタッ
ク８８又は８５の何れか一方へ交互に指向させる。入力
側ポインタ８１はラッチを有しており、それは各データ
ワードがＦＩＦ○メモリ８０内に入ると、論理１から論
理０へ又は論理０から論理１へ状態を変化させる。該ラ
ッチが論理１を有すると、次の入力データワードが左側
データレジスタスタック８８の上部レジスタ内にストア
される。
て入力データを夫々左側又は右側データレジスタスタッ
ク８８又は８５の何れか一方へ交互に指向させる。入力
側ポインタ８１はラッチを有しており、それは各データ
ワードがＦＩＦ○メモリ８０内に入ると、論理１から論
理０へ又は論理０から論理１へ状態を変化させる。該ラ
ッチが論理１を有すると、次の入力データワードが左側
データレジスタスタック８８の上部レジスタ内にストア
される。
入力シフト制御論理８２はＮＡＮＤゲート８２−３乃至
８２−７及びラッチ８２−８を有している。回路８２の
１つの機能は、シフトインリードＳＩ及び入力レディー
リードＩＲを介して外部回路（不図示）とインターフェ
ースすることである。
８２−７及びラッチ８２−８を有している。回路８２の
１つの機能は、シフトインリードＳＩ及び入力レディー
リードＩＲを介して外部回路（不図示）とインターフェ
ースすることである。
入力レディーＩＲは、ワードをＰＩＦＯ８０内にシフト
入力させることが可能であるか否かを表す信号をユーザ
へ供給する。シフトイン左側ゲート８２−３からの低ア
クティブパルスがワード入力をトリガーし、その後の左
側データスタック８８を通っての伝播をトリガーする。
入力させることが可能であるか否かを表す信号をユーザ
へ供給する。シフトイン左側ゲート８２−３からの低ア
クティブパルスがワード入力をトリガーし、その後の左
側データスタック８８を通っての伝播をトリガーする。
シフトイン右側ゲート８２−４は右側データスタック８
５の場合と同様に動作する。
５の場合と同様に動作する。
入力レディー右側センスゲート８２−７は右側データレ
ジスタスタック８５がいつデータを受信する準備がなさ
れるかを検知し、且つ入力左側センスゲート８２−６は
左側データレジスタスタック８８に対して同様の機能を
与えている。入力レディーバッファ８２−５は夫々の左
側及び右側入力レディーセンスゲート８２−６及び８２
−７から入力信号を受け取る。入力レディーリードＩＲ
上のバッファ８２−５からの高出力信号はＦＩＦＱメモ
リ８０はデータを受け取る準備が出来ていることをユー
ザへ知らせる。
ジスタスタック８５がいつデータを受信する準備がなさ
れるかを検知し、且つ入力左側センスゲート８２−６は
左側データレジスタスタック８８に対して同様の機能を
与えている。入力レディーバッファ８２−５は夫々の左
側及び右側入力レディーセンスゲート８２−６及び８２
−７から入力信号を受け取る。入力レディーリードＩＲ
上のバッファ８２−５からの高出力信号はＦＩＦＱメモ
リ８０はデータを受け取る準備が出来ていることをユー
ザへ知らせる。
シフトイン保持ラッチ８２−８は主にダイナミック的な
機能を行なう。即ち、ユーザがワードをＰＩＦＯ８０内
にシフト入力させると、ラッチ８２−８の存在によって
ユーザがシフトイン信号ＳＩを高とする度に正確に１個
のワー゛ドをシフト入力することを可能としている。デ
バイスの内部動作がダイナミックであり、且つシフト入
力されるワードが物理的に内部回路によってデータ入力
バッファ８４から持ち去られるので、シフトイン保持ラ
ッチ８２−８は長期間のシフトイン信号がマルチプルシ
フトイン信号として現れることを防止する。即ち、シフ
トインサイクルが開始すると（ＳＩが高となる）、シフ
トイン保持ラッチ８２−８が論理Ｏにセットされ、ＳＩ
が再度低となる迄再び高となることはない。シフトイン
保持ラッチの論理０状態は、入力レディー信号ＩＲが高
となることを論理的に防止し、従ってＳＩが低とされる
迄如何なる付加的なデータの入力をも排除する。
機能を行なう。即ち、ユーザがワードをＰＩＦＯ８０内
にシフト入力させると、ラッチ８２−８の存在によって
ユーザがシフトイン信号ＳＩを高とする度に正確に１個
のワー゛ドをシフト入力することを可能としている。デ
バイスの内部動作がダイナミックであり、且つシフト入
力されるワードが物理的に内部回路によってデータ入力
バッファ８４から持ち去られるので、シフトイン保持ラ
ッチ８２−８は長期間のシフトイン信号がマルチプルシ
フトイン信号として現れることを防止する。即ち、シフ
トインサイクルが開始すると（ＳＩが高となる）、シフ
トイン保持ラッチ８２−８が論理Ｏにセットされ、ＳＩ
が再度低となる迄再び高となることはない。シフトイン
保持ラッチの論理０状態は、入力レディー信号ＩＲが高
となることを論理的に防止し、従ってＳＩが低とされる
迄如何なる付加的なデータの入力をも排除する。
出力ポート９６はデータ出力バッファ９１と出力制御論
理９４とを有している。出力制御論理９４は、出力シフ
ト制御論理９３と出力側ポインタ９２とを有している。
理９４とを有している。出力制御論理９４は、出力シフ
ト制御論理９３と出力側ポインタ９２とを有している。
出力ボート９６内の回路は、入力ボート９３内の対応す
るデバイスと類似した機能を行なう。例えば、データ出
力バッファ９１は、データレジスタスタック８５及び８
８内の下部データレジスタの選択した１つから受け取っ
た電気信号をバッファし、且つバッファした信号を外部
回路（不図示）へ供給する。入力ボート９５の場合には
存在しない出力ポート９６に対する唯一の付加的な機能
は、どのデータレジスタ列８５又は８８からデータを取
り外部回路へ供給すべきであるかということに関して出
力シフト制御論理与 ９３も又データ出力バッファ９１へ指示を与えるという
ことであり、この選択は出力側ポインタ９２の指示の下
でなされる。
るデバイスと類似した機能を行なう。例えば、データ出
力バッファ９１は、データレジスタスタック８５及び８
８内の下部データレジスタの選択した１つから受け取っ
た電気信号をバッファし、且つバッファした信号を外部
回路（不図示）へ供給する。入力ボート９５の場合には
存在しない出力ポート９６に対する唯一の付加的な機能
は、どのデータレジスタ列８５又は８８からデータを取
り外部回路へ供給すべきであるかということに関して出
力シフト制御論理与 ９３も又データ出力バッファ９１へ指示を与えるという
ことであり、この選択は出力側ポインタ９２の指示の下
でなされる。
二重スタックＦＩＦＯ構成用の入力制御論理５０（第４
図に示しである）の特定の実施例を第７図に示しである
。入力制御論理５０は、入力側ポインタ４５と入力シフ
ト制御論理４４とを有している。入力側ポインタ４５は
、バイステーブルラッチとして動作する様に周知の方法
で構成された２つのＮＡＮＤゲーｈ４５−１及び４５−
２を有している。入力側ポインタ４５の出力線４５−３
及び４５−４は、入力シフト制御論理４４へ入力信号を
供給し、且つこれらの信号の論理状態は入力シフト制御
論理４４が入って来るデータワードのシーケンスを第４
図に示した夫々左側及び右側データスタックＬ及びＲ内
に交互に（１つおき）にシフト入力させる様に指示すべ
く機能する。信号線５ＩＳＬ （シフトインスタートレ
フト）と、信号線５ＩＳＲ（シフトインスタートライト
）と、信号線ｎ（マスターリセット）は入力側ポインタ
４５の３つの入力線である。静止動作状態において、即
ちＦＩＦＯ４０（第４図に示しである）内においてデー
タ入力動作が現在進行中で無い場合、これらの３本の入
力線の全てが論理１状態であり、入力側ポインタ４５は
メモリ要素として機能し且つその現在の状態を保持する
。任意の時間において、線５ＩＳＬ、５ＩＳＲ，ＭＲの
１つのみが論理０となる。マスターリセット線ＭＲはＦ
ＩＦＯ４０全体が動作を行なう為に初期値化されている
場合にのみアクティブ（論理０）となる。
図に示しである）の特定の実施例を第７図に示しである
。入力制御論理５０は、入力側ポインタ４５と入力シフ
ト制御論理４４とを有している。入力側ポインタ４５は
、バイステーブルラッチとして動作する様に周知の方法
で構成された２つのＮＡＮＤゲーｈ４５−１及び４５−
２を有している。入力側ポインタ４５の出力線４５−３
及び４５−４は、入力シフト制御論理４４へ入力信号を
供給し、且つこれらの信号の論理状態は入力シフト制御
論理４４が入って来るデータワードのシーケンスを第４
図に示した夫々左側及び右側データスタックＬ及びＲ内
に交互に（１つおき）にシフト入力させる様に指示すべ
く機能する。信号線５ＩＳＬ （シフトインスタートレ
フト）と、信号線５ＩＳＲ（シフトインスタートライト
）と、信号線ｎ（マスターリセット）は入力側ポインタ
４５の３つの入力線である。静止動作状態において、即
ちＦＩＦＯ４０（第４図に示しである）内においてデー
タ入力動作が現在進行中で無い場合、これらの３本の入
力線の全てが論理１状態であり、入力側ポインタ４５は
メモリ要素として機能し且つその現在の状態を保持する
。任意の時間において、線５ＩＳＬ、５ＩＳＲ，ＭＲの
１つのみが論理０となる。マスターリセット線ＭＲはＦ
ＩＦＯ４０全体が動作を行なう為に初期値化されている
場合にのみアクティブ（論理０）となる。
信号線ＭＲ上の論理Ｏは、入力側ポインタ４５によって
最初にストアされているデータに拘らず信号線４５−４
上に論理１を発生させる。線４５−４上に論理１があり
線５ＩＳＬ上に論理１がある組合せによって、線４５−
３上に論理Ｏが発生される。マスターリセット信号が取
り除かれると、即ち信号線ＭＲが高となると、入力側ポ
インタ４５はＮＡＮＤゲート４５−２の出力信号が高で
ゲート４５−１の出力信号が低である論理状態を保持す
る。マスターリセットにおいてどの論理状態がラッチ４
５を構成するかという選択は設計的な選択である。第７
図に示した実施例においてなされている選択は、Ｆ Ｉ
ＦＯ４０内に入力される第■データワードを左側デー
タスタックＬの最上部レジスタＬ（０）内にシフト入力
させるべく入力制御論理を構成している。
最初にストアされているデータに拘らず信号線４５−４
上に論理１を発生させる。線４５−４上に論理１があり
線５ＩＳＬ上に論理１がある組合せによって、線４５−
３上に論理Ｏが発生される。マスターリセット信号が取
り除かれると、即ち信号線ＭＲが高となると、入力側ポ
インタ４５はＮＡＮＤゲート４５−２の出力信号が高で
ゲート４５−１の出力信号が低である論理状態を保持す
る。マスターリセットにおいてどの論理状態がラッチ４
５を構成するかという選択は設計的な選択である。第７
図に示した実施例においてなされている選択は、Ｆ Ｉ
ＦＯ４０内に入力される第■データワードを左側デー
タスタックＬの最上部レジスタＬ（０）内にシフト入力
させるべく入力制御論理を構成している。
入力シフト制御論理４４はＮＡＮＤゲート４４−１乃至
４４−７を有している。ゲート４４−６及び４４−７は
共に接続されてバイステーブルラッチ１０１を構成して
いる。入力シフト制御論理４４は３本の出力線、即ち線
５ＩＳＬ （シフトインスタートレフト）、線５ＩＳＲ
（シフトインスタートライト）、線ＩＲ（インプットレ
ディー）を有している。線ＩＲは、外部回路において使
用するデバイスのユーザに対して使用可能であって、且
つＦ工ＦＯ４０がいつデータワードを受け取る準備がな
されているか、即ち選択したデータスタック内の最上部
の制御レジスタが論理Ｏをストアすること°を表す信号
を供給する。線５ＩＳＬは、第４図に示した、入力側ポ
インタ４５と、左側制御レジスタスタック４１と、左側
ワード伝播論理５４とに入力信号を供給する。左側制御
レジスタスタック４１への入力信号として、この信号５
ＩＳＬは、低であると、制御レジスタＣＬ （０）を論
理１にセットして、データレジスタしく０）が満杯であ
ることを表す。５ＩＳＬ信号が論理１（高）へ遷移する
ことによって、スタックＬの上部におけるデータレジス
タしく０）内に入ったワードは典型的なフォールスルー
態様で下流側へ伝播を開始することが理解される。更に
、線５ＩＳＬ上の信号は入力側ポインタ４５の入力信号
として機能し、且つその中にストアされたデータの状態
を変化させて、その際にＦ Ｉ ＦＯ４０内に入った爾
後のデータワードがデータレジスタスタックＲの上部レ
ジスタＲ（０）内に入ることを可能とする。同様に、信
号線５ＩＳＲは、右側フォールスルースタックＲにおけ
るデータの伝播を行なわせ且つ爾後の上部データレジス
タＬ（０）内へのデータワードを左側フォールスルース
タックＬ内に指向させる為に入力側ポインタ４５をリセ
ットさせる信号を供給する。入力シフト制御論理４４は
８本の入力線を有しており、即ち、マスターリセット線
ＭＲ、シフトイン線Ｓ１．線４５−３及び４５−４、入
つて来るデータを左か右のデータスタックヘシフトさせ
るべきであるかを入力シフト制御論理４４に情報を与え
るべく機能する信号を発生する入力側ポインタ４５の２
つの出力線、線５０−４及び５０−５でこれらの信号は
一体となっていつ左側のフォールスルースタックＬが付
加的なデータを受け取る準備がなされているか即ち制御
レジスタＣＬ （０）が論理Ｏをストアしていることを
表すものであり、線５０−６及び５０−７でその信号は
一体となっていつ右側のフォールスルースタックＲが付
加的なデータを受け取る準備がなされているかというこ
とを表すべく機能するものである。ゲート４４−１の出
力信号の１機能は、データの入力を開始させ、且つ左側
データスタックへの伝播を開始させることである。第２
に、それは入力側ポインタ４５に信号を送ってトグルさ
せ、爾後のデータワードを右側データスタックＲ内に入
力させ、且つゲート４４−３、ゲート４４−４及びラッ
チ１０１に信号を送ってデータワードをＦＩＦ０４０内
にシフト入力させることを可能とさせる。
４４−７を有している。ゲート４４−６及び４４−７は
共に接続されてバイステーブルラッチ１０１を構成して
いる。入力シフト制御論理４４は３本の出力線、即ち線
５ＩＳＬ （シフトインスタートレフト）、線５ＩＳＲ
（シフトインスタートライト）、線ＩＲ（インプットレ
ディー）を有している。線ＩＲは、外部回路において使
用するデバイスのユーザに対して使用可能であって、且
つＦ工ＦＯ４０がいつデータワードを受け取る準備がな
されているか、即ち選択したデータスタック内の最上部
の制御レジスタが論理Ｏをストアすること°を表す信号
を供給する。線５ＩＳＬは、第４図に示した、入力側ポ
インタ４５と、左側制御レジスタスタック４１と、左側
ワード伝播論理５４とに入力信号を供給する。左側制御
レジスタスタック４１への入力信号として、この信号５
ＩＳＬは、低であると、制御レジスタＣＬ （０）を論
理１にセットして、データレジスタしく０）が満杯であ
ることを表す。５ＩＳＬ信号が論理１（高）へ遷移する
ことによって、スタックＬの上部におけるデータレジス
タしく０）内に入ったワードは典型的なフォールスルー
態様で下流側へ伝播を開始することが理解される。更に
、線５ＩＳＬ上の信号は入力側ポインタ４５の入力信号
として機能し、且つその中にストアされたデータの状態
を変化させて、その際にＦ Ｉ ＦＯ４０内に入った爾
後のデータワードがデータレジスタスタックＲの上部レ
ジスタＲ（０）内に入ることを可能とする。同様に、信
号線５ＩＳＲは、右側フォールスルースタックＲにおけ
るデータの伝播を行なわせ且つ爾後の上部データレジス
タＬ（０）内へのデータワードを左側フォールスルース
タックＬ内に指向させる為に入力側ポインタ４５をリセ
ットさせる信号を供給する。入力シフト制御論理４４は
８本の入力線を有しており、即ち、マスターリセット線
ＭＲ、シフトイン線Ｓ１．線４５−３及び４５−４、入
つて来るデータを左か右のデータスタックヘシフトさせ
るべきであるかを入力シフト制御論理４４に情報を与え
るべく機能する信号を発生する入力側ポインタ４５の２
つの出力線、線５０−４及び５０−５でこれらの信号は
一体となっていつ左側のフォールスルースタックＬが付
加的なデータを受け取る準備がなされているか即ち制御
レジスタＣＬ （０）が論理Ｏをストアしていることを
表すものであり、線５０−６及び５０−７でその信号は
一体となっていつ右側のフォールスルースタックＲが付
加的なデータを受け取る準備がなされているかというこ
とを表すべく機能するものである。ゲート４４−１の出
力信号の１機能は、データの入力を開始させ、且つ左側
データスタックへの伝播を開始させることである。第２
に、それは入力側ポインタ４５に信号を送ってトグルさ
せ、爾後のデータワードを右側データスタックＲ内に入
力させ、且つゲート４４−３、ゲート４４−４及びラッ
チ１０１に信号を送ってデータワードをＦＩＦ０４０内
にシフト入力させることを可能とさせる。
ゲート４４−２はＦ Ｉ ＦＯ４０の右側の部分を除い
てゲート４４−１と同様に機能する。ＮＡＮＤゲート４
４−３は、左側フォールスルーデータスタックＬと共に
いつ入力シフト制御論理４４が付加的なデータを受け取
る準備がなされているかを検知すべく機能する。ゲート
４４−４は右側データスタックＲに対するものである点
を除いてゲート４４−３と同様に機能する。ゲート４４
−５は、入力レディー線ＩＲ上に信号を発生するが、線
４４−１１及び４４−１２上の入力信号を介していつ左
側データスタックＬ又は右側データスタックＲの何れか
一方がデータを受け取る準備がなされるかということを
検知する。線４４−１１上に低信号があると、データレ
ジスタスタックＬ内の第１データレジスタＬ（０）がデ
ータワードを受け取る準備がなされていることを表す。
てゲート４４−１と同様に機能する。ＮＡＮＤゲート４
４−３は、左側フォールスルーデータスタックＬと共に
いつ入力シフト制御論理４４が付加的なデータを受け取
る準備がなされているかを検知すべく機能する。ゲート
４４−４は右側データスタックＲに対するものである点
を除いてゲート４４−３と同様に機能する。ゲート４４
−５は、入力レディー線ＩＲ上に信号を発生するが、線
４４−１１及び４４−１２上の入力信号を介していつ左
側データスタックＬ又は右側データスタックＲの何れか
一方がデータを受け取る準備がなされるかということを
検知する。線４４−１１上に低信号があると、データレ
ジスタスタックＬ内の第１データレジスタＬ（０）がデ
ータワードを受け取る準備がなされていることを表す。
線４４−１２上に低信号があると、データレジスタスタ
ックＲ内の第１データレジスタＲ（０）がデータを受け
取る準備がなされていることを表す。論理構成による動
作において、線４４−１１又は４４−１２の１つのみが
任意の時間において低であり、即ち左及び右のフォール
スルースタックの１つのみが任意の時間においてデータ
を受け取る準備がなされる。本回路の構成によれば、ス
タックＲ及びＬの両方が各スタックの上部におけるレジ
スタＬ（０）及びＲ（０）内にデータを受ける余裕があ
るかも知れないが、入力側ポインタ４５がＮＡＮＤゲー
ト４４−３及び４４−４へ信号を送って、線４４−１１
及び４４−１２の一方のみが成る与えられた時間におい
て低となる様にしている。
ックＲ内の第１データレジスタＲ（０）がデータを受け
取る準備がなされていることを表す。論理構成による動
作において、線４４−１１又は４４−１２の１つのみが
任意の時間において低であり、即ち左及び右のフォール
スルースタックの１つのみが任意の時間においてデータ
を受け取る準備がなされる。本回路の構成によれば、ス
タックＲ及びＬの両方が各スタックの上部におけるレジ
スタＬ（０）及びＲ（０）内にデータを受ける余裕があ
るかも知れないが、入力側ポインタ４５がＮＡＮＤゲー
ト４４−３及び４４−４へ信号を送って、線４４−１１
及び４４−１２の一方のみが成る与えられた時間におい
て低となる様にしている。
入力シフト制御論理４４内のゲート４４−１乃至４４−
７及び入力側ポインタ４５内のゲート４５−１及び４５
−２の全ては略同じゲート遅れを持っており、この共通
ゲート遅れを入力制御論理５０の動作を説明するうえで
の時間の単位として使用している。
７及び入力側ポインタ４５内のゲート４５−１及び４５
−２の全ては略同じゲート遅れを持っており、この共通
ゲート遅れを入力制御論理５０の動作を説明するうえで
の時間の単位として使用している。
ゲート４４−６及び４４−７によって形成されるラッチ
１０１はシフトインシーケンスが開始された完了してい
ないことを表す出力信号を供給する為に使用されている
。典型的なシフトインシーケンスは以下の如くに発生す
る。入力レディー線ＩＲが高で、シフトイン線ＳＩが低
から高へ上げられるとシフトインシーケンスが開始され
る。例えば、側部ポインタ４５がセットされてＦＩＦＯ
４０の左側において活動を開始すると、シフトイン線Ｓ
Ｉが高となった後の１個のゲート遅れの後に、信号線５
ＩＳＬが低となる。１個のゲート遅れの後、信号線４４
−１１が高となり、その後に１個のゲート遅れの後に、
入力レディー線ＩＲが低となる。然し乍ら、入力レディ
ー線ＩＲが低となる時間を越えた時間に渡ってシフトイ
ン線ＳＩが高状態を持続する場合には、入力側ポインタ
４５が論理状態を変化させ、ゲート４４−２をイネーブ
ルして次のデータワードの入力とする。ラッチ１０１が
なかった場合、入力側ポインタ４５の状態変化はゲート
４４−４が右側データスタックの上部においてレディー
状態を検知することを許容し、次いで入力レディー線ｒ
Ｒを高とさせる。 １これにより、ワードが右側スタッ
クの上部データレジスタＲ（０）内に入力し、それはＳ
Ｉが低とされ次いで再び高とされる追打なわれるべきで
はない。ラッチ１０１は以下の後とくしてこれが起こる
ことを防止する。シフトイン線ＳＩが高となりシフトイ
ンシーケンスが開始された後１個のゲート遅れの後に、
線５ＩＳＬ上の信号が低となり。
１０１はシフトインシーケンスが開始された完了してい
ないことを表す出力信号を供給する為に使用されている
。典型的なシフトインシーケンスは以下の如くに発生す
る。入力レディー線ＩＲが高で、シフトイン線ＳＩが低
から高へ上げられるとシフトインシーケンスが開始され
る。例えば、側部ポインタ４５がセットされてＦＩＦＯ
４０の左側において活動を開始すると、シフトイン線Ｓ
Ｉが高となった後の１個のゲート遅れの後に、信号線５
ＩＳＬが低となる。１個のゲート遅れの後、信号線４４
−１１が高となり、その後に１個のゲート遅れの後に、
入力レディー線ＩＲが低となる。然し乍ら、入力レディ
ー線ＩＲが低となる時間を越えた時間に渡ってシフトイ
ン線ＳＩが高状態を持続する場合には、入力側ポインタ
４５が論理状態を変化させ、ゲート４４−２をイネーブ
ルして次のデータワードの入力とする。ラッチ１０１が
なかった場合、入力側ポインタ４５の状態変化はゲート
４４−４が右側データスタックの上部においてレディー
状態を検知することを許容し、次いで入力レディー線ｒ
Ｒを高とさせる。 １これにより、ワードが右側スタッ
クの上部データレジスタＲ（０）内に入力し、それはＳ
Ｉが低とされ次いで再び高とされる追打なわれるべきで
はない。ラッチ１０１は以下の後とくしてこれが起こる
ことを防止する。シフトイン線ＳＩが高となりシフトイ
ンシーケンスが開始された後１個のゲート遅れの後に、
線５ＩＳＬ上の信号が低となり。
それは信号線４４−１３上のレベルを論理１から論理０
とさせ且つシフトイン線ＳＩが再度ユーザによって低と
される迄低の侭に維持する。線４４−１３上の低レベル
は、ゲート４４−１．４４−２．４４−３．４４−４へ
の入力信号として機能するが、進行中のシフトインシー
ケンスが未だ完了していないので、スタックＬ又はＲの
何れかがデータを受け取る準備がされていることをゲー
ト４４−３及び４４−４が意味することを防止する。
とさせ且つシフトイン線ＳＩが再度ユーザによって低と
される迄低の侭に維持する。線４４−１３上の低レベル
は、ゲート４４−１．４４−２．４４−３．４４−４へ
の入力信号として機能するが、進行中のシフトインシー
ケンスが未だ完了していないので、スタックＬ又はＲの
何れかがデータを受け取る準備がされていることをゲー
ト４４−３及び４４−４が意味することを防止する。
同様に、進行中のシフトインシーケンスが線ＳＩ上のシ
フトイン信号を低下させることによって完了される迄、
線４４−１３上の低レベルは、論理ゲート４４−１及び
４４−２が夫々の出力線５ＩＳＬ及び５ＩＳＲ上に付加
的な低信号を供給することを防止している。最後に、注
意すべきことであるが、シフトインシーケンスの開始は
信号線５ＩＳＬ又は５ＩＳＲ上に遷移論理レベル（低）
を発生させるに過ぎない。この遷移低レベルの期間は、
可及的に短く且つそれがＦ Ｉ ＦＯ４０の左側又は右
側の何れかの制御スタック４１又は４７とインターフェ
ースする際に入力シフト制御論理４４の適切な機能を維
持することが可能である様に選択されている。線５ＩＳ
Ｌ又は５ＩＳＲの何れか一方におけるこの遷移低信号の
期間は約３個のゲート遅れの間存在する。典型的なシフ
トインサイクルでは、シフトイン線ＳＩを高に上げた時
に入力レディー線ＩＲが高となる。線５ＩＳＬは、シフ
トイン線ＳＩが高とされた後１個のゲート遅れの後に低
となる。線４４−１１は、シフトイン線ＳＩが高とされ
てから２個のゲート遅れの後に高とされる。入力レディ
ー線ＩＲは、シフトイン線ＳＩが高とされてから３個の
ゲート遅れの後に低とされ、線ＩＲ上の信号はゲート４
４−１への入力信号であるので、線５ＩＳＬは４個のゲ
ート遅れの後に再度高となる。この５ＩＳＬ （及びＳ
ｌ５Ｒ）上の低レベル信号の３個のゲート遅れの期間は
入力シフト制御論理の構成において最適であると考えら
れる。
フトイン信号を低下させることによって完了される迄、
線４４−１３上の低レベルは、論理ゲート４４−１及び
４４−２が夫々の出力線５ＩＳＬ及び５ＩＳＲ上に付加
的な低信号を供給することを防止している。最後に、注
意すべきことであるが、シフトインシーケンスの開始は
信号線５ＩＳＬ又は５ＩＳＲ上に遷移論理レベル（低）
を発生させるに過ぎない。この遷移低レベルの期間は、
可及的に短く且つそれがＦ Ｉ ＦＯ４０の左側又は右
側の何れかの制御スタック４１又は４７とインターフェ
ースする際に入力シフト制御論理４４の適切な機能を維
持することが可能である様に選択されている。線５ＩＳ
Ｌ又は５ＩＳＲの何れか一方におけるこの遷移低信号の
期間は約３個のゲート遅れの間存在する。典型的なシフ
トインサイクルでは、シフトイン線ＳＩを高に上げた時
に入力レディー線ＩＲが高となる。線５ＩＳＬは、シフ
トイン線ＳＩが高とされた後１個のゲート遅れの後に低
となる。線４４−１１は、シフトイン線ＳＩが高とされ
てから２個のゲート遅れの後に高とされる。入力レディ
ー線ＩＲは、シフトイン線ＳＩが高とされてから３個の
ゲート遅れの後に低とされ、線ＩＲ上の信号はゲート４
４−１への入力信号であるので、線５ＩＳＬは４個のゲ
ート遅れの後に再度高となる。この５ＩＳＬ （及びＳ
ｌ５Ｒ）上の低レベル信号の３個のゲート遅れの期間は
入力シフト制御論理の構成において最適であると考えら
れる。
ゲート４４−１．４４−３．４５−５は、一体となって
、２個の入力リードＳＩとＩＲ及び出力リード５ＩＳＬ
とを持った遅延手段１０３として機能する。リードＳＩ
及びＩＲはゲート４４−１への入力リードであり、４４
−１の出力リード５ＩＳＬはゲート４４−３への入力リ
ードとして機能し、その出力リード４４−１１はゲート
４４−５への入力として機能する。ゲート４４−５の出
力リードはリードＩＲである。
、２個の入力リードＳＩとＩＲ及び出力リード５ＩＳＬ
とを持った遅延手段１０３として機能する。リードＳＩ
及びＩＲはゲート４４−１への入力リードであり、４４
−１の出力リード５ＩＳＬはゲート４４−３への入力リ
ードとして機能し、その出力リード４４−１１はゲート
４４−５への入力として機能する。ゲート４４−５の出
力リードはリードＩＲである。
遅延手段１０３がリード５ＩＳＬ上の（低）アクティブ
パルスの期間を制御する。リード５ＩＳＬ上の信号は、
リードＳＩ及びＩＲ上の入力信号が両方共高となった後
１個のゲート遅れの後低となり、それが低となってから
３個のゲート遅れの後に再度高となる。
パルスの期間を制御する。リード５ＩＳＬ上の信号は、
リードＳＩ及びＩＲ上の入力信号が両方共高となった後
１個のゲート遅れの後低となり、それが低となってから
３個のゲート遅れの後に再度高となる。
同様に、ゲート４４−２．４４−４．４４−５は、リー
ド５ＩＳＲ上の低パルスの期間を制御する遅延手段とし
て機能し、類似した遅延手段が出力シフト制御論理４８
内において使用されている出力シフト制御論理４８及び
出力側部ポインタ４９は入力シフト制御論理４４及び入
力側部ポインタ４５と夫々同様に機能する。
ド５ＩＳＲ上の低パルスの期間を制御する遅延手段とし
て機能し、類似した遅延手段が出力シフト制御論理４８
内において使用されている出力シフト制御論理４８及び
出力側部ポインタ４９は入力シフト制御論理４４及び入
力側部ポインタ４５と夫々同様に機能する。
典型的な従来のフォールスルーＦＩＦＯメモリシステム
と比べ、Ｎワード二重スタックメモリシステム４０（第
４図）は幾つかの利点を有している。
と比べ、Ｎワード二重スタックメモリシステム４０（第
４図）は幾つかの利点を有している。
（１）従来の単一フォールスルースタックを２つの同等
のスタックに分割しているので、フォールスルー遅れが
半分になる。
のスタックに分割しているので、フォールスルー遅れが
半分になる。
（２）位置「０」から位置「１」へ内部シフトに起因す
る遅れがサイクルから除かれているので最大シフトイン
（シフトアウト）周波数の理論的限界が２倍となってい
る。最小シフトサイクルからこの遅れを取り除いている
のは側部から側部へのスイッチングである。
る遅れがサイクルから除かれているので最大シフトイン
（シフトアウト）周波数の理論的限界が２倍となってい
る。最小シフトサイクルからこの遅れを取り除いている
のは側部から側部へのスイッチングである。
本発明によれば、Ｎツー１Ｍスタックのメモリシステム
６０が構成され１ＭはＮ＝Ｏ（＋＋＋ｏｄ Ｍ）を満足
する２以上の任意の正の整数であり、即ちＭはＮを割り
きれる。注意すべきであるが、Ｍ＝Ｎであると、ＲＡＭ
内における各ワード貯蔵位置に対して１個のフォールス
ルー″スタック″がある。このＭフォールスルースタッ
ク構造の１実施例のブロック線図を第５図に示しである
。Ｎワードメモリをスタック当たり（Ｎ／Ｍ）ワードの
Ｍ個のスタックに構成している。
６０が構成され１ＭはＮ＝Ｏ（＋＋＋ｏｄ Ｍ）を満足
する２以上の任意の正の整数であり、即ちＭはＮを割り
きれる。注意すべきであるが、Ｍ＝Ｎであると、ＲＡＭ
内における各ワード貯蔵位置に対して１個のフォールス
ルー″スタック″がある。このＭフォールスルースタッ
ク構造の１実施例のブロック線図を第５図に示しである
。Ｎワードメモリをスタック当たり（Ｎ／Ｍ）ワードの
Ｍ個のスタックに構成している。
第５図における各データワード列は、ｋ＝ｏ、。
、、、Ｍ−１に対しするデータレジスタＤＲ（ｋ。
ｏ）、、、、、ＤＲ（ｋ、（Ｎ／Ｍ））のフォールスル
ー列で形成されている。第５図における各制御列は、ｋ
＝ｏ、、、、、Ｍ−１に対するＮ／Ｍ制御レジスタＣＲ
（ｋ、、０）、、、、、ｃＲ（ｋ、（Ｎ／Ｍ）−１）の
列と、ＤＲ（ｋ、ｊ＋１）が空の場合にのみ、ｋ＝ｏ、
、、、、Ｍ−１；ｊ＝Ｏｔ ０．− ＋ （Ｎ／Ｍ）
２ｔデータレジスタＤＲ（ｋ、ｊ）内のデータワードを
ＤＲ（ｋ。
ー列で形成されている。第５図における各制御列は、ｋ
＝ｏ、、、、、Ｍ−１に対するＮ／Ｍ制御レジスタＣＲ
（ｋ、、０）、、、、、ｃＲ（ｋ、（Ｎ／Ｍ）−１）の
列と、ＤＲ（ｋ、ｊ＋１）が空の場合にのみ、ｋ＝ｏ、
、、、、Ｍ−１；ｊ＝Ｏｔ ０．− ＋ （Ｎ／Ｍ）
２ｔデータレジスタＤＲ（ｋ、ｊ）内のデータワードを
ＤＲ（ｋ。
ｊ＋１）へ伝播する為の雑多事項ワード伝播論理とを有
している。
している。
ｋ番目のデータ列、制御列、及びワード伝播論理は第２
図の要素２０に対して説明した如く機能する。
図の要素２０に対して説明した如く機能する。
入力ポートロ１はデータ入力バッファ６２と入力制御論
理６３とを有している。入力制御論理６３は、入力シフ
ト制御論理６４と、入力列ポインタ６５とを有しており
、且つ入力ワードＷ（ｉ）。
理６３とを有している。入力制御論理６３は、入力シフ
ト制御論理６４と、入力列ポインタ６５とを有しており
、且つ入力ワードＷ（ｉ）。
１ ”ＯＨＩ ＨＩｔ Ｈｍ ｇのデータシーケンスを
受け取った順番にメモリ内に指向させ、そこでデータワ
ードＷ（ｉ）はそのデータレジスタが空である場合にの
み、データレジスタＤ Ｒ（ｉ （ｍａｄ Ｍ）、 ０
）内にシフト入力される。データ人力バッファ６２は第
４図内のデータ入力バッファ４２と同様に機能する。
受け取った順番にメモリ内に指向させ、そこでデータワ
ードＷ（ｉ）はそのデータレジスタが空である場合にの
み、データレジスタＤ Ｒ（ｉ （ｍａｄ Ｍ）、 ０
）内にシフト入力される。データ人力バッファ６２は第
４図内のデータ入力バッファ４２と同様に機能する。
出力制御論理７０は、出力シフト制御論理６７と出力列
ポインタ６９とを有している。出力制御論理７０は、デ
ータワードＷ（０）をデータレジスタＤＲ（０，（Ｎ／
阿）−１）からシフト出力させ、且つデータワードＷ（
ｉ）をデータレジスタＤ Ｒ（（ｉ ｍｏｄＭ）、 （
Ｎ／Ｍ）−１）からシフト出力させるが、それはｉ＝１
．２．、、、に対してデータワードＷ（ｉ−１）が前以
てデータレジスタＤ Ｒ（（ｉ４）（ｍｏｄ Ｍ）−（
Ｎ／Ｍ）−１）からシフト出力されている場合のみであ
る。
ポインタ６９とを有している。出力制御論理７０は、デ
ータワードＷ（０）をデータレジスタＤＲ（０，（Ｎ／
阿）−１）からシフト出力させ、且つデータワードＷ（
ｉ）をデータレジスタＤ Ｒ（（ｉ ｍｏｄＭ）、 （
Ｎ／Ｍ）−１）からシフト出力させるが、それはｉ＝１
．２．、、、に対してデータワードＷ（ｉ−１）が前以
てデータレジスタＤ Ｒ（（ｉ４）（ｍｏｄ Ｍ）−（
Ｎ／Ｍ）−１）からシフト出力されている場合のみであ
る。
データ出力バッファ６６は第４図のデータ出力バッファ
４６と同様に機能する。
４６と同様に機能する。
入力ポートロ１及び出力ポートロ８は、所望により、非
同期的に動作させることも可能である。
同期的に動作させることも可能である。
ＮワードメモリにおいてスタックＭの数を増加すること
は種々の利点につながる。第１に、明らかにフォールス
ルー遅延が減少され、それはスタック数に逆比例する。
は種々の利点につながる。第１に、明らかにフォールス
ルー遅延が減少され、それはスタック数に逆比例する。
第２に、入力ボート及び出力ポートにおける最大シフト
速度を、基本的に制御論理を構成するのに使用する技術
によって制限される速度速向上させることが可能である
。即ち、理論的に、理想的な制御論理を持った世界にお
ける本発明のＭスタックＦＩＦＯメモリシステムは従来
の単一スタックＦＩＦＯメモリとして得られるボート速
度のＭ倍である。実際上、このＭ倍の改良は、制御′論
理において必要とされる論理動作を実行する為に必要な
時間が存在するので得ることは出来ない。
速度を、基本的に制御論理を構成するのに使用する技術
によって制限される速度速向上させることが可能である
。即ち、理論的に、理想的な制御論理を持った世界にお
ける本発明のＭスタックＦＩＦＯメモリシステムは従来
の単一スタックＦＩＦＯメモリとして得られるボート速
度のＭ倍である。実際上、このＭ倍の改良は、制御′論
理において必要とされる論理動作を実行する為に必要な
時間が存在するので得ることは出来ない。
第６図に示した実施例においては、バイポーラショット
キー技術で集積回路として構成する場合には、入力ボー
ト乃至は出力ポートにおける最大シフト速度は略２倍増
加され、この技術においては付加的なスタックは等価電
力レベルにおける回路の動作に対してこの速度を増加す
ることはない。
キー技術で集積回路として構成する場合には、入力ボー
ト乃至は出力ポートにおける最大シフト速度は略２倍増
加され、この技術においては付加的なスタックは等価電
力レベルにおける回路の動作に対してこの速度を増加す
ることはない。
第３に、成るＩＣ回路技術においては、例えばバイポー
ラ又はＮＭＯ８ではり、Ｃ，電力消費を必要とし、入力
及び出力ポートにおける与えられた最大シフト速度に対
して、スタックの数が増加すると与えられたボートのシ
フト速度に対して要求される各スタック内の伝播速度が
遅くなるので、ＭスタックＦＩＦ○を介してデータワー
ドシーケンスを伝播させるのに必要とされる電力はＭが
増加すると減少する。このことは、基本的に全てのスタ
ックを介して与えられたスタックからサイクルさせ且つ
そのあたえられたスタックへ帰還させ する為に列ポイ
ンタに対する時間が増加することに起因するものである
。
ラ又はＮＭＯ８ではり、Ｃ，電力消費を必要とし、入力
及び出力ポートにおける与えられた最大シフト速度に対
して、スタックの数が増加すると与えられたボートのシ
フト速度に対して要求される各スタック内の伝播速度が
遅くなるので、ＭスタックＦＩＦ○を介してデータワー
ドシーケンスを伝播させるのに必要とされる電力はＭが
増加すると減少する。このことは、基本的に全てのスタ
ックを介して与えられたスタックからサイクルさせ且つ
そのあたえられたスタックへ帰還させ する為に列ポイ
ンタに対する時間が増加することに起因するものである
。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１図はＦ Ｉ ｊＯメモリシステムのブロック線図、
第２図は従来のフォールスルーＦＩＦＯメモリシステム
のブロック線図１．第３図は従来のポインタ型ＦＩＦＯ
メモリシステムのブロック線図、第４図は第４ａ図と第
４ｂ図との配置関係を示した説明図、第４ａ図及び第４
ｂ図は第４図の如く配置された場合に本発明の１実施例
に基づいて構成されたＮワード二重スタックＦＩＦＯメ
モリシステムの部分を示す各部分ブロック線図、第５図
は第５ａ図と第５ｂ図との配置関係を示した説明図、第
５ａ図及び第５ｂ図は第５図の如く配置された場合に本
発明の１実施例に基づいて構成さ１したＮワードＭスタ
ックＦＩＦＯメモリシステムの部分を示す各部分ブロッ
ク線図、第６図は第６ａ図乃至第６ｄ図の配置関係を示
した説明図、第６ａ図乃至第６ｄ図は第６図の如く配置
された場合に本発明の１実施例に基づいて構成された６
４ワ一ド二重スタックＦＩＦＯメモリシステムの部分を
示す各部分ブロック線図、第７図は二重スタックＦＩＦ
Ｏメモリシステム様の入力制御論理の１実施例の論理図
、である。 （符合の説明） ４０：Ｎワード二重スタックＦＩＦＯメモリ４１：左側
スタック ４２：データ人力バッファ ４３：入力ボート ４４：入力シフト制御論理 ４６：データ出力バッファ ４７：右側スタック ４８：出力シフト制御論理 ４９：出力側部ポインタ ５０：入力制御論理 ロー −−一 ｍ ｌ １ 手続補正書防幻 昭和６０年６月５日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特 許 願 第２３７４
１２号２、発明の名称 高速ＦＩＦＯメモリ ３、補正をする者 事件との関係 特許出願人 ４、代理人
第２図は従来のフォールスルーＦＩＦＯメモリシステム
のブロック線図１．第３図は従来のポインタ型ＦＩＦＯ
メモリシステムのブロック線図、第４図は第４ａ図と第
４ｂ図との配置関係を示した説明図、第４ａ図及び第４
ｂ図は第４図の如く配置された場合に本発明の１実施例
に基づいて構成されたＮワード二重スタックＦＩＦＯメ
モリシステムの部分を示す各部分ブロック線図、第５図
は第５ａ図と第５ｂ図との配置関係を示した説明図、第
５ａ図及び第５ｂ図は第５図の如く配置された場合に本
発明の１実施例に基づいて構成さ１したＮワードＭスタ
ックＦＩＦＯメモリシステムの部分を示す各部分ブロッ
ク線図、第６図は第６ａ図乃至第６ｄ図の配置関係を示
した説明図、第６ａ図乃至第６ｄ図は第６図の如く配置
された場合に本発明の１実施例に基づいて構成された６
４ワ一ド二重スタックＦＩＦＯメモリシステムの部分を
示す各部分ブロック線図、第７図は二重スタックＦＩＦ
Ｏメモリシステム様の入力制御論理の１実施例の論理図
、である。 （符合の説明） ４０：Ｎワード二重スタックＦＩＦＯメモリ４１：左側
スタック ４２：データ人力バッファ ４３：入力ボート ４４：入力シフト制御論理 ４６：データ出力バッファ ４７：右側スタック ４８：出力シフト制御論理 ４９：出力側部ポインタ ５０：入力制御論理 ロー −−一 ｍ ｌ １ 手続補正書防幻 昭和６０年６月５日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特 許 願 第２３７４
１２号２、発明の名称 高速ＦＩＦＯメモリ ３、補正をする者 事件との関係 特許出願人 ４、代理人
Claims (1)
- 【特許請求の範囲】 １、Ｍは２以上であり且つＮミＯ（＋ｎｏｄ Ｍ）であ
ってＭ個のフォールスルー列０．．．．．Ｍ−１に配設
されたＮワード貯蔵位置を持っておりに番目のフォール
スルー列かに＝ｏ、、、、、Ｍ−１に対しデータレジス
タＤＲ（ｋ、Ｏ）、、、。 、ＤＲ（ｋ、Ｎ／間−１）を有しているメモリが設けら
れており、一連のデータワードＷ（ｉ）を受け取る為の
入力ボートが設けられており、ｋ＝０゜、、、、ｍ−１
でｊ＝ ０、−− 、ｒ （Ｎ／ Ｍ）＝２でデータレ
ジスタＤＲ（ｋ、 ｊ＋ｘ）が空の場合にのみデータレ
ジスタＤＲ（ｋ、ｊ）内のデータワードをデータレジス
タＤＲ（ｋ、ｊ＋１）へ伝播させる為の制御レジスタＣ
Ｒ（ｋ、Ｏ）、、。 、、ＣＲ（ｋ、（Ｎ／間） −１）の列が設けられてお
り、制御レジスタＣＲ（ｋ、ｊ）がいつそれと関連する
データレジスタＤＲ（ｋ、ｊ）が空であるか又は満杯で
ることを表すかを検知し且つに＝Ｏ，，，，，Ｍ−１で
Ｊ ＝０＋ −−−ｔ （Ｎ／間）−２でＤＲ（ｋ、ｊ
）が満杯でＤＲ（ｋ、 ｊ＋１）が空の場合にデータレ
ジスタＤＲ（ｋ、、ｊ）からＤＲ（ｋ、ｊ＋１）へのデ
ータの転送を開始する他の各列に＝１．、、、、Ｍ−１
に対するワード伝播論理Ｗ Ｐ Ｌ （ｋ）が設けられ
ており、Ｗ（ｉ）がＷ（ｊ）の前に受け取られた場合に
のみ前記シーケンスＷ（ｉ）、１ ＝Ｏｙ Ｉ Ｈ＠、
＋１４ ＋のデータワード（ｊはｉよりも大）を受け取
り且つ前記データワードのシーケンスをに＝１．、、、
、（Ｍ−１）に対する前記データレジスタＤＲ（ｋ、Ｏ
）へ提供する為の入力データバッファが設けられており
、ｋ＝１．、、、、（Ｍ−１）に対する前記データレジ
スタＤＲ（ｋ、Ｏ）内に前記入力データバッファによっ
て受け取られた順番に前記データワードｗ（ｉ）ｔ １
＝ｏｔ １．、、、＋ をシフト入力させてデータレジ
スタＤ Ｒ（ｉ（ｍｏｄ Ｍ）、 Ｏ）が空である場合
にのみ前記データワードＷ（ｉ）を前記データレジスタ
ＤＲ（ｉ（＋ｌ１ｏｄ Ｍ）、 Ｏ）内にシフト入力さ
せるべく前記入力ボートに指示する為の入力制御論理が
設けられており、前記データワードＷ（ｉ）のシーケン
スを外部回路へ供給する為の出方ボートが設けられてお
り−ｋ”ｕｔ 、−−ｖ Ｍ−１に対してデータレジス
タＤＲ（ｋ、（Ｎ／Ｍ）−１）から前記データワードを
受け取り且つ前記データワードを前記出力ポートへ供給
する為の出方データバッファが設けられており、前記デ
ータレジスタＤＲ，（０，（Ｎ／Ｍ）−１）からのデー
タワードＷ（０）を検知し且つ該検知したデータワード
Ｗ （Ｏ）を前記出力ポートへ供給すべく前記出力デー
タバッファｔ［示し又前記データレジスタＤＲ（０，（
Ｎ／Ｍ）−１）からのデータワードｗ （ｏ）をシフト
させ又ｉ＝１．２．０６．、で前記データレジスタＤ
Ｒ（ｉ（ｍｏｄ Ｍ）、（Ｎ／ Ｍ）−１）からのデー
タワードＷ（ｉ）を検知し且つデータワードＷ（ｉ−１
）が前にデータレジスタＤＲ（（ｉ−１）（ｍｏｄ Ｍ
）、（Ｎ／Ｍ）−１）から検知されており且つ前記出方
ボートへ供給されている場合にのみ前記検知されたデー
タワードＷ（ｉ）を前記出力ポートへ供給すべく前記出
方データバッファを指示し又前記データワードＷ（ｉ）
を前記データレジスタＤＲ（ｉ ｍｏｄ Ｍ、（Ｎ／Ｍ
）−１）からシフトさせる為の出力制御論理が設けられ
ていることを特徴とするＦＩＦＯメモリ方式。 ２、特許請求の範囲第１項において、Ｍ＝２であること
を特徴とする方式。 ３、特許請求の範囲第１項又は第２項において、前記入
力制御論理が入力シフト制御論理と入力側部ポインタと
を有することを特徴とする方式。 ４、特許請求の範囲第１項又は第２項において、前記入
力制御論理が、第１所定電位を受け取る為の第１人力リ
ードと、第２所定電位を受け取る為の第２人力リードと
、第１所定期間の間又は前記第１所定電位が前記第１人
力リードに印加され且つ前記第２所定電位が前記第２人
力リードに印加された後においては第２所定期間の間第
３所定電位を供給する出力リードとを持った遅延手段を
有することを特徴とする方式。 ５、特許請求の範囲第４項において、前記第１所定期間
は３個のゲート遅れであることを特徴とする方式。 ６、特許請求の範囲第４項において、前記第２所定期間
は１個のゲート遅れであることを特徴とする方式。 ７、特許請求の範囲第４項において、前記遅延手段が、
前記遅延手段の前記第１人力リードに接続されている第
１人力リードと、前記遅延手段の前記第２人力リードに
接続されている第２人力リードと、前記遅延手段の前記
出力リードに接続されている出力リードとを持った第１
ゲートと、前記第１ゲートの前記出力リードに接続され
た入力“リードを具備すると共に出力リードを具備した
第２ゲートと、前記第２ゲートの前記出力リードへ接続
されている入力リードを具備すると共に前記第１ゲート
の前記第２人力リードへ接続されている出力リードを具
備した第３ゲートとを有することを特徴とする方式。 ８、特許請求の範囲第１項又は第２項において、前記出
力制御論理が、出力シフト制御論理と出力側部ポインタ
とを有することを特徴とする方式。 ９、特許請求の範囲第１項又は第２項において、前記出
力制御論理が、第１所定電位を受け取る為の第１人力リ
ードと、第２所定電位を受け取る為の第２人力リードと
、第１所定期間か又は前記第１所定電位が前記第１人力
リードに印加され且つ前記第２所定電位が前記第２人力
リードに印加されたのちは第２所定期間の間第３所定電
位を供給する出力リードとを有することを特徴とする方
式。 １０、特許請求の範囲第９項において、前記第１所定期
間が３個のゲート遅れであることを特徴とする方式。 １１、特許請求の範囲第９項において、前記第２所定期
間が１個のゲート遅れであることを特徴とする方式。 １２、特許請求の範囲第９項において、前記遅延手段が
、前記遅延手段の前記第１人力リードに接続されている
第１人力リードと前記遅延手段の前記第２人力リードに
接続されている第２人力リードと前記遅延手段の前記出
力リードに接続されている出力リードとを具備した第１
ゲートと、前記第１ゲートの前記出力リードに接続され
ている入力リードを具備すると共に出力リードを具備し
た第２ゲートと、前記第２ゲートの前記出力リードに接
続されている入力リードを具備すると共に前記第１ゲー
トの前記第２人力リードに接続されている出力リードを
具備する第３ゲートとを有することを特徴とする方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/551,735 US4642797A (en) | 1983-11-10 | 1983-11-10 | High speed first-in-first-out memory |
| US551735 | 1983-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60231994A true JPS60231994A (ja) | 1985-11-18 |
| JPH0441439B2 JPH0441439B2 (ja) | 1992-07-08 |
Family
ID=24202462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237412A Granted JPS60231994A (ja) | 1983-11-10 | 1984-11-10 | 高速ｆｉｆｏメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4642797A (ja) |
| EP (1) | EP0142263B1 (ja) |
| JP (1) | JPS60231994A (ja) |
| DE (2) | DE142263T1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183679A (ja) * | 1986-09-16 | 1988-07-29 | モノリシック メモリーズ，インコーポレイテッド | 高速ポインタをベースとした先入先出メモリ |
| JPH03130983A (ja) * | 1989-06-16 | 1991-06-04 | Samsung Semiconductor Inc | パイプラインシリアルメモリ及びそのパイプラインの方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2552916B1 (fr) * | 1983-09-29 | 1988-06-10 | Thomas Alain | File d'attente asynchrone a empilement de registres |
| GB8414109D0 (en) * | 1984-06-02 | 1984-07-04 | Int Computers Ltd | Data reorganisation apparatus |
| US4833655A (en) * | 1985-06-28 | 1989-05-23 | Wang Laboratories, Inc. | FIFO memory with decreased fall-through delay |
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| US5133062A (en) * | 1986-03-06 | 1992-07-21 | Advanced Micro Devices, Inc. | RAM buffer controller for providing simulated first-in-first-out (FIFO) buffers in a random access memory |
| US4949301A (en) * | 1986-03-06 | 1990-08-14 | Advanced Micro Devices, Inc. | Improved pointer FIFO controller for converting a standard RAM into a simulated dual FIFO by controlling the RAM's address inputs |
| US4894797A (en) * | 1986-11-17 | 1990-01-16 | Amp Incorporated | FIFO data storage system using PLA controlled multiplexer for concurrent reading and writing of registers by different controllers |
| US4907186A (en) * | 1987-02-09 | 1990-03-06 | The United States Of America As Represented By The Secretary Of Commerce | Data direct ingest system |
| US4817058A (en) * | 1987-05-21 | 1989-03-28 | Texas Instruments Incorporated | Multiple input/output read/write memory having a multiple-cycle write mask |
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| US5121479A (en) * | 1988-01-27 | 1992-06-09 | Storage Technology Corporation | Early start mode data transfer apparatus |
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| US5099450A (en) * | 1988-09-22 | 1992-03-24 | Syracuse University | Computer for reducing lambda calculus expressions employing variable containing applicative language code |
| DE68929288T2 (de) * | 1988-12-19 | 2001-11-15 | Nec Corp | Datenübertragungsvorrichtung |
| US5122988A (en) * | 1989-09-21 | 1992-06-16 | Schlumberger Tecnologies, Inc. | Data stream smoothing using a FIFO memory |
| US5255242A (en) * | 1990-12-17 | 1993-10-19 | Texas Instruments Incorporated | Sequential memory |
| US5278957A (en) * | 1991-04-16 | 1994-01-11 | Zilog, Inc. | Data transfer circuit for interfacing two bus systems that operate asynchronously with respect to each other |
| US5343435A (en) * | 1991-06-14 | 1994-08-30 | Integrated Device Technology, Inc. | Use of a data register to effectively increase the efficiency of an on-chip write buffer |
| US5473755A (en) * | 1992-06-01 | 1995-12-05 | Intel Corporation | System for controlling data stream by changing fall through FIFO last cell state of first component whenever data read out of second component last latch |
| US5956492A (en) * | 1996-03-29 | 1999-09-21 | Lsi Logic Corporation | N-deep fixed latency fall-through FIFO architecture |
| US6067267A (en) * | 1998-08-12 | 2000-05-23 | Toshiba America Electronic Components, Inc. | Four-way interleaved FIFO architecture with look ahead conditional decoder for PCI applications |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3883854A (en) * | 1973-11-30 | 1975-05-13 | Ibm | Interleaved memory control signal and data handling apparatus using pipelining techniques |
| US3976842A (en) * | 1975-03-10 | 1976-08-24 | Hayward Research, Inc. | Analog rate changer |
| JPS5320825A (en) * | 1976-08-11 | 1978-02-25 | Hitachi Ltd | Memory control system |
| US4151609A (en) * | 1977-10-11 | 1979-04-24 | Monolithic Memories, Inc. | First in first out (FIFO) memory |
| US4152781A (en) * | 1978-06-30 | 1979-05-01 | International Business Machines Corporation | Multiplexed and interlaced charge-coupled serial-parallel-serial memory device |
| US4259719A (en) * | 1979-06-13 | 1981-03-31 | Ford Motor Company | Binary input processing in a computer using a stack |
| US4288860A (en) * | 1979-08-02 | 1981-09-08 | Sperry Corporation | Dynamic storage synchronizer using variable oscillator and FIFO buffer |
| US4374428A (en) * | 1979-11-05 | 1983-02-15 | Rca Corporation | Expandable FIFO system |
-
1983
- 1983-11-10 US US06/551,735 patent/US4642797A/en not_active Expired - Lifetime
-
1984
- 1984-10-10 DE DE198484306913T patent/DE142263T1/de active Pending
- 1984-10-10 DE DE8484306913T patent/DE3484419D1/de not_active Expired - Lifetime
- 1984-10-10 EP EP84306913A patent/EP0142263B1/en not_active Expired
- 1984-11-10 JP JP59237412A patent/JPS60231994A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183679A (ja) * | 1986-09-16 | 1988-07-29 | モノリシック メモリーズ，インコーポレイテッド | 高速ポインタをベースとした先入先出メモリ |
| JPH03130983A (ja) * | 1989-06-16 | 1991-06-04 | Samsung Semiconductor Inc | パイプラインシリアルメモリ及びそのパイプラインの方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0142263A2 (en) | 1985-05-22 |
| JPH0441439B2 (ja) | 1992-07-08 |
| EP0142263A3 (en) | 1987-06-03 |
| US4642797A (en) | 1987-02-10 |
| DE142263T1 (de) | 1985-10-10 |
| EP0142263B1 (en) | 1991-04-10 |
| DE3484419D1 (de) | 1991-05-16 |
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Legal Events
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