JPS63183679A

JPS63183679A - 高速ポインタをベースとした先入先出メモリ

Info

Publication number: JPS63183679A
Application number: JP62229916A
Authority: JP
Inventors: バリー　エイ．ホバーマン
Original assignee: Monolithic Memories Inc
Current assignee: Monolithic Memories Inc
Priority date: 1986-09-16
Filing date: 1987-09-16
Publication date: 1988-07-29
Also published as: US4862419A; EP0260897A3; EP0260897A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】致亙九乱本発明は、先入れ先出しくＦＩＦＯ）メモリ方式に関す
るものであって、更に詳細には、複数個のポインタをベ
ースとしたランダムアクセスメモリ（ＲＡＭ）を有する
高速ＦＩＦＯメモリに関するものである。

丈米１監第１図は、従来技術のＦＩＦＯメモリと本発明のＦＩＦ
Ｏメモリ方式とを包含するのに十分に広範囲に図示した
ＦＩＦＯメモリ方式のブロック図である。

この包括的なＦＩＦＯメモリ方式１０は、ＦＩＦＯメモ
リ４を有しており、それはその入力ボート１を介しての
データの書込とその出力ポードアを介してのデータの読
取とを同時的に行うことを可能としている。更に、先入
れ先出しプロトコルが該データに課されており、該デー
タはメモリに最初に書き込まれ且つ読みだされる。

入力制御論理２は、ＦＩＦＯメモリ４を満杯になってい
るかどうかを示す情報をユーザに供給すると共に、該Ｆ
ＩＦＯメモリが付加的なデータを受け取る準備がなされ
ているかどうかを示す情報をユーザに供給する。出力制
御論理５は、該メモリが空であるか否かを示す情報をユ
ーザへ供給すると共に該メモリから読み出されるべきデ
ータの準備が出来ているか否かを示す情報をユーザへ供
給する。ＦＩＦＯメモリ４が満杯であると、入力制御論
理２はＦＩＦＯメモリ４への付加的なデータ入力を禁止
する。同様に、ＦＩＦＯメモリ４が空であると、出力制
御論理５はＦＩＦＯメモリ４からのデータの取りだしを
試みることを禁止する。

データ入力バッファ３は、入力ポート１に現れる入力信
号を電気的にバッファし、且つ適切な動作の為にＦＩＦ
Ｏメモリ４によって必要とされるデータ入力信号の電圧
レベルを発生する。

データ出力バッファ６は、ＦＩＦＯメモリ４のデータワ
ード続出を表す信号を電気的にバッファし、且つ該バッ
ファした信号を外部回路（不図示）へ供給する。

対照的に、標準のシフトレジスタは、ＦＩＦＯメモリシ
ステム１０の入力及び出力ボートにおいての同期的な読
出及び書込のみを可能としており。

且つ適切な内部動作条件が満足されると、データを異な
った速度で読取及び書込を行うことも含めて完全に非同
期的に動作する。

従来技術のＦＩＦＯメモリシステムは、内部構成に依存
して、２つの種類、即ちフォールスルーシステム１　（
ｆａｌｌ−ｔｈｒｏｕｇｈ　ｓｙｓｔｅｍ）とポインタ
をベースとしたシステム（ｐｏｉｎｔｅｒ−ｂａｓｅｄ
　ｓｙｓｔｅｍ）とに分けられる。

フォールスルーＦＩＦＯメモリシステム１９の内部構成
を第２図に示しである。フォールスルーＦＩＦＯメモリ
２０は、連続的に２１−〇乃至２ｌ−（Ｎ−１）と番号
を付したデータレジスタのスタック２１と、制御レジス
タ２３−０乃至２３−（Ｎ−１）のスタック２３と、ワ
ード伝播論理２７とを有している。

このシステムの動作はバケットブリゲートのものに類似
している。データレジスタ２１−０乃至２１−　（Ｎ−
１）に夫々関連する各制御レジスタ２３−０乃至２３−
　（Ｎ−１）は、関連するデータレジスタが空の場合に
論理Ｏを有しており、且つその関連するデータレジスタ
が情報を有している場合に論理１を格納する。最初に、
空のメモリの場合を検討する。空のメモリの場合、制御
レジスタ２３−Ｏ乃至２３−　（Ｎ−１）は各々論理０
を格納する。データワードが入力ポート２８からフォー
ルスルーＦＩＦＯメモリ２ｏ内ヘシフトされると、それ
はデータレジスタ２１−０内ヘラツチされ、且つ制御レ
ジスタ２３−０は論理１へ設定される。このシフトイン
サイクルが完了すると。

ワード伝播論理２７が、制御レジスタ２３−１が論理０
（即ち、データレジスタ２１−１が空）を格納しており
且つ制御レジスタ２３−０が論理１（即ち、データレジ
スタ２１−０が満杯）であることの条件を検知し、デー
タレジスタ２１−０からデータレジスタ２１−１へのデ
ータの転送を開始し、且つ制御レジスタ２３−Ｏを論理
Ｏへリセットし、従って、それはデータレジスタ２１−
０が空であることを表し且つ制御レジスタ２３−１を論
理エヘセットし、従ってそれはデータレジスタ２１−１
が満杯であることを表す、同様に、該データワードは、
それがデータレジスタ２ｌ−（Ｎ−１）へ到達する迄、
フォールスルーＦＩＦＯメモリの各データレジスタを介
して連続的に転送される。該メモリ内に書き込まれる次
のワードは、データレジスタ２ｌ−（Ｎ−２）ヘフオー
ルスルーし、この様にして、データワードは継続的にフ
ォールスルーし且つ、該フォールスルーＦＩＦＯメモリ
２０が満杯になる迄、データ人力バッファ２２へ一層近
いデータレジスタ内に連続的に停止する。制御レジスタ
２３−０が論理０を格納する場合には、ワードをデータ
レジスタ２１−Ｏ内にシフトさせることが可能である。

該メモリ内の各ワードは、与えられた制御レジスタが論
理１を格納しており且つ次のより低い制御レジスタが論
理Ｏを格納していることをワード伝播論理２７が検知す
ると、該与えられたデータレジスタから該スタック内の
次に低いデータレジスタヘフォール即ち下降する。従っ
て、与えられた時間において１つを越えたワードが該フ
ォールスループロセス内に存在することが可能である。

データワードを該メモリからシフト出力させると、その
シフト出力手順は論理１から論理Ｏへ制御レジスタ２３
−　（Ｎ−１）をリセットさせる。典型的なフォールス
ルー態様において、制御レジスタ２３−（Ｎ−２）が論
理１を包含していると、データレジスタ２１−　（Ｎ−
２）へのデータワードはデータレジスタ２１−　（Ｎ−
１）へ前方向伝播し且つ出力ポート２９に現れる。該Ｆ
ＩＦＯ内に残存する全てのワードは、データ出力バッフ
ァ２４へ１個のデータレジスタを逐次的に前進させる。

スタック２３の頂部における制御レジスタ２３−０が論
理０を有しており、データレジスタ２１−０が空である
ことを表している場合にのみ、入力制御論理２５による
データ入力が許可される。同様に、スタック２３の底部
における制御レジスタ２３−（Ｎ−１）が論理１を有し
ており、データレジスタ２ｌ−（Ｎ−１）が満杯である
ことを表している場合にのみ、出力制御論理２６による
データ出力が可能とされる。

従来技術のフォールスルーメモリシステムの１例は、本
願出願人のモノリシックメモリーズインコーホレイテッ
ドに該渡されている１９７９年に発行された発明者Ｍｏ
５ｓの米国特許第４，１５１゜６０９号、「先入れ先出
しくＦ　Ｉ　ＦＯ）メモリ（ＦＩＲ５Ｔ　ＩＮ　ＦＩＲ
５Ｔ　（ＦＩＦＯ）　ＭＥＭＯＲＹ）Ｊ内に記載されて
いる。

ポインタをベースとしたＦＩＦＯメモリシステムの動作
との比較において特に重要なフォールスルーＦＩＦＯメ
モリシステムの動作には３つの特徴がある。第１に、空
のフォールスルーＦＩＦＯメモリのデータレジスタ２１
−０内にエンターされた第１のワードの最後のデータレ
ジスタ２ｌ−（Ｎ−１）への伝播に関連して著しい遅延
（フォールスル一時間）がある、この遅延は、又、デー
タワードが満杯のフォールスルーＦＩＦＯメモリからシ
フト出力される場合に、該出力データレジスタ位置（デ
ータレジスタ２１−　（Ｎ−１））から入力レジスタ位
Ｉ８！（データレジスタ２ｌ−０）への空のレジスタ位
置への逆の伝播に対しても存在する。この遅延は、各デ
ータワードは、それが読み出される前に、該フォールス
ルーＦＩＦＯメモリ内の全てのレジスタを介して通過せ
ねばならないという事実の直接的な結果である。

第２に、「フォールスルー」アーキテクチャ−によって
課されるシフトイン（及びシフトアウト）サイクル時間
に関する重要な制限があり、即ち入力ポート２８又は出
力ポート２９のいずれかにおける理論的最大データ転送
速度は、該フォールスルーレジスタスタックの見掛けの
シフト周波数の５０％にしか過ぎない、この制限に関す
る正確な理由付けは複雑であるが、高速での２つの連続
するデータワードのデータレジスタ２１−Ｏ内へのデー
タのシフト動作が以下の動作シーケンスを必要とすると
いうことを注意することによって要約することが可能で
ある。

１、第１のデータワードが、データ入力バッファ２２を
介して入力ポート２８からフォールスルースタック２１
のデータレジスタ２１−０内にシフト入力される。

２、該第１のデータワードはデータレジスタ２１−０か
らデータレジスタ２１−１ヘシフトされる。

３、第２のデータワードが、上記ステップ番号２に記載
したシフト動作の完了前ではなくその後直ぐにデータレ
ジスタ２１−Ｏ内にデータ入力ポートからシフトされる
。特に、データレジスタ２１−０からデータレジスタ２
１−１へデータワードが転送される期間中に待機期間が
あり、それは該転送が完了する迄データ入力ポートを使
用することを防止する。

フォールスルーＦＩＦＯ構成の第３の重要な特徴は、デ
ータは常にデータ入力ポート２８から同一の物理的メモ
リ位置内へ移動し、同一のシーケンスの物理的メモリ位
置を介して通過し、且つデータ出力バッファ２４を介し
て同一の物理的メモリ位置から出力ポート２９へ移動す
ることの拘束条件である。

典型的なポインタをベースとしたＦＩＦＯメモリシステ
ムの内部構成を第３図に示しである。ポインタをベース
としたＦＩＦＯメモリ３０は、データ格納の為に使用さ
れる二重ボートランダムアクセスメモリ（ＲＡＭ）３１
及び制御論理３２を有している。制御論理３２は、ＦＩ
ＦＯプロトコルを形成し、且つ入力ポート３５とＲＡＭ
３１との間のインターフェースを制御し、且つ又ＲＡＭ
３１と出力ポート３６との間のインターフェースを制御
する。

制御論理３２は、２つのカウンタ、入力アドレスカウン
タ３２−１及び出力アドレスカウンタ３２−２、アドレ
ス大きさ比較器３２−３．及び雑多制御論理３２−４を
有している。入力アドレスカウンタ３２−１は、次のデ
ータ入力ワードを格納すべき格納位置のアドレスを発生
し、且つ出力アドレスカウンタ３２−２は次のデータ出
力ワードを取り出すべき格納位置のアドレスを発生する
。

アドレス大きさ比較器３２−３は、入力及び出力アドレ
スカウンタ３１−１及び３２−２内に現在格納されてい
る２つのカウンタアドレスを比較して、ＲＡＭ３１が満
杯か又は空のいずれであるかを識別する。雑多制御論理
３２−４は内部ＲＡＭ制御信号を発生し、且つ入力制御
論理３３への及び出力制御論理３７へのＲＡＭ３１及び
制御論理３２のステータスを表す信号を供給する。

説明の便宜上、入力及び出力アドレスカウンタによって
発生されるアドレスを０．１，２．、、。

、Ｎ−１と命名することが可能であり、尚Ｎはデータワ
ードを格納するのに使用可能なＲＡＭ３１内の格納位置
の数である６各アドレスはＲＡＭ　３１内の唯一のワー
ド格納位置に対応する。

ポインタをベースとしたＦＩＦＯメモリ３０の動作は明
確である。初期化されると、Ｆ　Ｉ　ＦＯＲＡＭ３１は
空となり、且つ入力及び出力アドレスカウンタ３２−１
及び３２−２の両方が、夫々、アドレス０へ「ポイント
」する。（ｋがカウンタ内の数である場合、カウンタは
アドレスｋを［ポイント」していると言う。）更に、初
期化されると、書込リングポインタ３１ａ及び読取リン
グポインタ３１ｂが、アドレスＯに対応するワード格納
位置を「ポイント」する。（与えられたワード格納位置
へ第１の選択信号を与え且つ該第１の選択信号の補元を
残りのワード格納位置へ与えることによって、リングポ
インタが与えられた格納位置をｒポイント」すると言う
。）第１ワードＷ（０）をデータ人力バッファ３４を介
して入力ポート３５からＦＩ　ＦＯＲＡＭ３１内にヘロ
ードされると、それはアドレスＯを持ったワード格納位
置においてＲＡＭ３１内にロードされる。

一般的に、入力アドレスカウンタ３２−１はアドレスｋ
をポイントし、且つ書込リングカウンタ３１ａはアドレ
スがｋ（ｍｏｄＮ）である対応するワード格納位置をポ
イントし、尚には前に格納されたデータワードの数（ｋ
＝ｏ、１，２．、。

、）であり、且つｋ（ｍｏｄ　　Ｎ）はｋをＮで割った
ときの整数残部である。換言すると、入力データワード
Ｗ（０）、Ｗ（１）、、、、Ｗ（ｋ）はＲＡＭ３１内に
周期的に格納され、データワードＷ　（ｋ）はに＝ｏ、
１．．．．に対してアドレスがｋ（ｍｏｄ　　Ｎ）であ
る格納位置内に格納する。比較器３２−３は、入力アド
レスカウンタがアドレスをポイントしている時に、どの
格納位置が満杯であるか否かを検知し、次いでデータ入
力は制御論理３２によって禁止される。

一般的に、出力アドレスカウンタ３２−２はアドレスｊ
をポイントし、且つ読取リングカウンタ３１ｂは、Ｊ　
＝ＯＰ　１　ｒ　２ｅ　−−−でｊをＲＡＭの前に読み
だしたデータワードの数として、そのアドレスがｊ　（
ｎｏｄ　　Ｎ）である対応するワード格納位置をポイン
トする。従って、データ出力ワードも周期的に読み出さ
れる。ここでも、出力アドレスカウンタがその格納位置
が空のアドレスをポイントしていることを比較器３２−
３が検知すると、続出は制御論理３２によって禁止され
る。

上述した態様に鑑み、入力及び出力カウンタに関するア
ドレスは、ＦＩ　ＦＯＲＡＭ３１が空か又は満杯の場合
にのみ、等しいことが容易に理解される、何故ならば、
アドレスが等しいと、　ｋ＝ｊ（ｍｏｄ　　Ｎ）だから
である、上述した如き拘束条件の下で、以前に格納した
データワードの数が以前に読み出したデータワードの数
と等しい、即ちＲＡＭが空であることを表すに＝ｊであ
るか。

又は、前に格納したデータワードの数がＮ　（ＲＡＭ３
１内のワード格納位置の数）だけ以前に読み出したデー
タワードの数を越えている、即ちＲＡＭ３１が満杯であ
ることを表すに＝（ｊ＋Ｎ）であるかのいずれかである
。

逆に、ＲＡＭが空であると、以前に格納したデータワー
ドの数は、以前に読み出したワードの数と等しい、即ち
に＝ｊ、従ってに＝＝ｊ　　（ｍｏｄＮ）であり、且つ
ＲＡＭ３１が満杯であると、以前に格納したデータワー
ドの数はＮだけ以前に読み出したデータワードの数を越
え、即ちに＝　（ｊ＋Ｎ）であり、従ってこの場合も、
ｋ＝ｊ　（ｍ。

ｄ　　Ｎ）である、従って、ＲＡＭ３１が空であるか又
は満杯であると、入力アドレスカウンタ３２−１及び出
力アドレスカウンタ３２−２の夫々におけるアドレスｋ
（ｍｏｄ　　Ｎ）及びｊ（ｎｏｄＮ）は等しい。

大きさ比較器は、に＝ｊ　（ｍｏｄ　　Ｎ）であるか否
かを決定することによってＲＡＭが空であるか又は満杯
であるかを識別し、且つ雑多制御論理に対して入力ポー
ト３５においてのデータ入力を許可するか又は禁止する
か又は出力ポート３６においてデータの取り出しを許可
するか又は禁止するかの信号を送る。

従来技術のポインタをベースとしたＦＩＦＯメモリシス
テムの１つの説明は、１９８３年２月１５日に発行され
た発明者Ｂａｒｎｅｓの米国特許第４゜３７４．４２８
号、「拡張可能Ｆ　Ｉ　ＦＯシステム（ＩＥＸＰＡＮＤ
ＡＢＬＥ　ＦＩＦＯＳＹＳＴＥＭ）Ｊ　、の第１欄、４
７−６８行、及び第２欄、１−５８行に包含されている
。

上記Ｂａｒｎｅｓの特許は、各装置がＮ個の格納位置を
持ったメモリ及びＦＩＦＯシステムの読み出し迄連続す
る格納位置内へワードの書込を支持するポイント手段を
有しており、同一の態様で接続された同一のＦＩＦＯ装
置のリングを形成すべく配列した拡張可能な数Ｎ個の個
々のＦＩＦＯ装置を設けることによって、従来技術シス
テムを改良している。　Ｂａｒｎｅｓの拡張可能なＦＩ
ＦＯシステムにおいては、リング状のＦＩＦＯＭＩＩは
逐次的に埋め、られ、即ち該リング内の最初のＦＩＦＯ
装置が最初に埋められ且つそれが埋められると、該リン
グ内の第２のＦＩＦＯ装置内にワードが書き込まれ、且
つ、該リング内の全てのＦＩＦＯ装置が埋められる迄、
その様にして続けられる。

ポインタをベースとしたＦＩＦＯメモリシステム及びフ
ォールスルーＦＩＦＯメモリシステムの動作の間には著
しい差異がある。第１に、フォールスルー型のものに類
似するポインターをベースとするメモリに関連するフォ
ールスル一時間は存在しない、データ入力から使用可能
なデータ出力への遅延は存在するが、それはフォールス
ルーメモリのフォールスル一時間と相対的に短く且つＩ
１０制御回路及びＲＡＭアクセスサイクル時間における
小さな数のゲート遅延によって発生され且つフォールス
ルー現象に関係するものではない。

第２に、ポインタをベースとしたＦＩＦＯメモリにおけ
る先入れ先出しサイクル時間に関する制限は、フォール
スルーＦＩＦＯメモリにおけるものの他の異なったシー
ケンスの事象によって課される。各データシフト動作と
共に、関連するカウンタはインクリメントせねばならず
、大きさ比較器はセトルせねばならず、即ち満杯か又は
空の状態が存在するかを決定せねばならず、且つポート
制御信号は次のシフト動作が発生する前に調節されねば
ならない。

最後に、ポインタをベースとしたＦＩＦＯメモリにおい
て、ＲＡＭ構成を該装置のコアとして使用しているので
、データを該データメモリにおける任意の物理的位置か
ら入力又は出力させることが可能であることが明らかで
ある。

同時係属中の１９８３年１１月１０日に出願した米国特
許出願筒０６１５５１，７３５号においては、Ｎ個のワ
ード格納位置を持ったメモリを各々がＮ／Ｍの長さのＭ
個のフォールスルー縦列に組織するＦＩＦＯメモリシス
テムを開示している。

本発明では、Ｎ個の格納位置を持ったメモリを。

各々がＮ７Ｍ個の格納位置を持ったＭ個のポインタをベ
ースとしたＲＡＭへ組織している。

且−五本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、高速のＦＩＦＯメモ
リであって、複数個のポインタをベースとしたランダム
アクセスメモリを有する高速ＦＩＦＯメモリを提供する
ことを目的とする。

豊−履本発明に拠れば、ＦＩＦＯメモリシステムが動作して、
Ｎ個のワード格納位置を持ったメモリを、各々がＮ７Ｍ
個のワード格納位置を持ったＭ個のポインタをベースと
したランダムアクセスメモリ（ＲＡＭ）を組織する。ポ
インタを具備する入力制御論理は、入力するデータワー
ドをＭ個のポインタをベースとしたＲＡＭ内に周期的に
書き込む。

ポインタを具備する出力制御論理は、Ｍ個のポインタを
ベースとしたＲＡＭから周期的に以前に格納したデータ
ワードを読み取る。

２つの理由によって、Ｎ個の格納位置を持った従来技術
のポインタをベースとするＦＩＦＯ格納（記憶）メモリ
と比較して、ワードをシステムに書き込んだり又は読み
出したりする速度が著しく増加されている。第１に、且
つ最も重要なこととしては、入力及び出力制御論理のス
イッチング時間、即ち入力制御又は出力制御論理によっ
てその論理操作を実施するのに必要とされる時間が、シ
ステム内の各ポインタをベースとしたＲＡＭのシフト入
力及びシフト出力サイクルと相対的に、短く、従って同
時にシフト入力（又はシフト出力）サイクル内に１つを
越えるポインタをベースとしたＲＡＭが存在することが
可能である。１つの好適実施例においては、Ｍ個のＲＡ
Ｍの全てが同時的にシフト入力（又はシフト出力）サイ
クルの異なった段階にあり、その際にワードを書き込む
か又は読み出す場合の速度において約Ｍ倍の改善が得ら
れる。第２に、システム内のＭ個のポインタをベースと
したＦＩＦＯの各々はＮ７Ｍ個の格納位置を持っている
に過ぎない、従って、システム内の各ＦＩＦＯのシフト
入力及びシフト出力サイクルは、Ｎ個の格納位置を持っ
ているＦＩＦＯに対するものよりも一層短くなる傾向で
ある。

尖ｍ１本発明に基づいて構成された高速のポインタをベースと
したＦＩＦＯメモリシステムの１例を第４図に示しであ
る。第４図は、Ｎを偶数の正整数として、Ｎワードニ重
ＲＡＭＦＩ　ＦＯメモリシステム４０を示したブロック
図である。入力制御論理４２は、入力ポート４１に対し
て制御信号を与え、且つデータ入力バファ４５を夫々左
及び右のＲＡＭ５０Ｌ及び５０Ｒとインターフェースす
る為の制御信号を与える。データ人力バッファ４５は、
入力ポート４１に現れる入力信号を電気的にバッファし
、且つＲＡＭ５０Ｌ及び５０Ｒによって必要とされるデ
ータ入力信号の電圧レベルを発生する。入力サイドポイ
ンタ４４は、入力シフト制御論理４３を指示して、２つ
のＲＡＭ５０Ｌ及び５０Ｒに関する連続する人力サイク
ルで交互に動作させる。同様に、出力制御論理５３は、
出力サイドポインタ５２を有しており、それは出力シフ
ト制御論理５１を指示して、２つのＲＡＭ５０Ｌ及び５
０Ｒに関して連続する出力サイクルで交互に動作させる
。データ出力バッファ５４は、ＲＡＭ５０Ｌ又は６０Ｒ
内の選択した格納位置から読み出されたデータワードを
表す信号を電気的にバッファする。

メモリシステム４０が初期化されると、ＲＡＭ５０Ｌ内
のＮ／２絡納位置は空であり、且つ入力アドレスカウン
タ４９Ｌ及び出力アドレスカウンタ４７Ｌの両方がアド
レス０をポイントし、且っ書込リングカウンタ５０ａ−
Ｌ及び読取リングポインタ５０ｂ−Ｌが該ゼロアドレス
に対応するワード格納位置をポイントする。同様に、メ
モリシステム４０が初期化されると、ＲＡＭ５０Ｒ内の
Ｎ／２格納位置は空であり、且つ入力アドレスカウンタ
４９Ｒ及び出力アドレスカウンタ４７Ｒの両方がアドレ
スＯをポイントし、且っ書込リングポインタ５０ａ−Ｒ
及び読取リングポインタ５０ｂ−ＲがＲＡＭ５０Ｒ内の
Ｏアドレスに対応するワード格納位置をポイントする。

又、システム４０が初期化されると、入力サイドポイン
タ４４及び出力サイドポインタ４９の両方が左ＲＡＭ５
０Ｌをポイントする。（勿論、この規則を逆とすること
も可能である。）左側雑多制御論理４６の制御下でＲＡＭ５０Ｌ内のアド
レスＯを持った格納位置に第１のデータ入力ワードＷＡ
　（０）がエンターし、それはシフト出力する迄そこに
留まる。第２のデータワードＷ（１）がシフト入力され
、入力サイドポインタ４４によって指向され、且つ右Ｒ
ＡＭ５０Ｒ内にアドレス０を持った格納位置内に格納さ
れ、それがシフト出力される迄そこに留まる。一般的に
。

ｋが偶数である場合にはデータワードＷ　（ｋ）がＲＡ
Ｍ５０Ｌ内にシフト入力され！且つｋが奇数である場合
にＲＡＭ５０Ｒ内にエンターされる。

尚、に＝ｏ、１．．．．である。

右側雑多制御論理４６Ｒ１出力アドレスカウンタ４７Ｒ
，アドレス大々さ比較器４８Ｒ１入カアドレスカウンタ
４９Ｒ１書込リングポインタ５０ａ−Ｒ１読取リングポ
インタ５０ｂ−Ｒ，及びＲＡＭ５０Ｒは、Ｎ／２ワード
のポインタをベースとしたＦＩＦＯメモリシステムを形
成し、それは第３図の回路３０，３１，３１ａ及び３１
ｂに関して説明した如くに動作する。同様に、左側雑多
制御論理４６Ｌ、出力アドレスカウンタ４７Ｌ、アドレ
ス大きさ比較器４８Ｌ、入力アドレスカウンタ４９Ｌ、
書込リングカウンタ５０ａ−Ｌ、読取リングカウンタ５
０ｂ−Ｌ、及びＲＡＭ５０　Ｌは、Ｎ／２ワードのポイ
ンタをベースとしたＦＩＦＯメモリシステムを形成し、
それは第３図における回路３０，３１，３１ａ及び３１
ｂに関して説明した如くに動作する。

メモリシステム４０が初期化されると、出力シフト制御
論理５１は、出力サイドポインタ５２の指示の下で、出
力アドレスカウンタ４７Ｌがポイントするアドレスに対
応してＲＡＭ５０Ｌ内の格納位置内にデータが存在する
か否かを決定する。

データが存在すると、出力シフト制御論理５１は。

出力サイドポインタ５２の指示の下で、出力アドレスカ
ウンタ４７ＬがポイントするアドレスＬＯに対応する格
納位置と、出力アドレスカウンタ４７Ｒがポイントする
アドレスに対応する格納位置とから交互にデータをシフ
トする。

上述した原理は１Ｍ個のポインタをベースとしたＲＡＭ
を有するシステムの場合に拡張することが可能である０
本発明のこの実施例において、ＮワードＭＲＡＭメモリ
システム６０が構成され。

ここでＭは２以上の任意の正整数であり、Ｎが調和する
Ｏ（ｍｏｄＭ）である、即ちＭはＮを均等に分割する条
件を満足する。このＭＲＡＭアーキテクチャの１実施例
のブロック図を第５図に示しである。Ｎワードメモリを
Ｍ個のポインタをベースとしたＲＡＭセグメント５（０
）乃至Ｓ　（Ｍ−１）に組織しである。各ＲＡＭセグメ
ントは、Ｎ／Ｍワード格納位置を持ったＲＡＭを有して
いる。第５図に示した回路において、ＲＡＭセグメント
Ｓ　（ｋ）は、ＲＡＭ　（ｋ）１３０．制御論理（ｋ）
１３２、入力アドレスカウンタ（ｋ）１３４、出力アド
レスカウンタ（ｋ）１３６、及びアドレス大きさ比較器
（ｋ）１３８を有しており。

これらは、ｋ＝１．、、、、Ｍに対して第３図に示した
回路３０，３１，３１ａ及び３１ｂと接続されて前述し
た如くに一緒に機能する。

入力ポートロ１は、データ人力バッファ６２．及び入力
制御論理６３を有している。入力制御論理６３は、入力
シフト制御論理６４及び入力セグメントポインタ６５を
有しており、且つ受け取った順番にあるシーケンスのデ
ータ入力ワードＷ（ｉ）。

尚１　＝Ｏｇ　１１　ａ　ｅ　ａ　ｔをメモリ６０内へ
指向させ、そこで入力アドレスカウンタｉ（ｍｏｄＭ）
がポイントしているアドレスに対応する格納位置が空で
ある場合にのみ、データワードＷ（ｉ）がＲＡＭ　（ｉ
　（ｍｏｄ　　Ｍ））内にシフト入力される。データ入
力バッファ６２は、第４図に示したデータ入力バッファ
４５と類似的に機能する。出力制御論理７０は、出力シ
フト制御論理６７及び出力セグメントポインタ６９を有
している。出力制御論理７０は、ｉ＝１．２．、、、に
対してデ−タワードＷ（ｉ−１）が以前にＲＡＭ　（ｉ
−１）（ｍｏｄ　　Ｍ）からシフト出力されている場合
にのみ、データワードＷ（０）をＲＡＭ　（０）からシ
フト出力し且つデータワードＷ（ｉ）をＲＡＭ（ｉ　　
（ｍｏｄ　　Ｍ））からシフト出力させる。データ出力
バッファ６６は、第４図に示したデータ出力バッファ５
４と類似的に機能する。入力ポートロ１及び出力ポート
ロ３は、所望により、非同期的に動作させることが可能
である。

Ｎワードメモリ内のＲＡＭの数Ｍを増加させることは、
多数の利点がある。第１に、ワードをメモリシステム内
に書き込む（か、又はワードを読み取る）為に必要とさ
れる時間が明らかに減少される。何故ならば、この時間
は、ＲＡＭ内のワード数が増加すると、増加する傾向に
あるからである。第２に、且つより重要な点としては、
入力及び出力ポートでの最大シフト速度を、制御論理を
実現する為に使用した技術によって基本的に制限される
速度に増加させることが可能である。理論的には、この
入力及び出力ポートでの最大シフト速度は、Ｍが増加す
る場合に、継続的に増加する。

実際には、その論理操作を実行する為に制御論理はＸナ
ノ秒を必要とする。Ｎ個の格納位置を持ったメモリシス
テムを供給することが所望され且っｔ　（Ｎ、Ｍ）がＮ
／Ｍ格納位置を持ったポインタをベースとしたＲＡＭ内
にデータワードを書き込むか又はそこからデータワード
を読み取るのに必要な時間であるとし、且っｔＣＬが制
御論理がその論理操作を実行するのに必要な時間とする
と、該ポートにおけるシフト速度を最大とさせる該シス
テム内において使用される最小数のポインタをベースと
するＲＡＭは、ｔ　（Ｎ、Ｍ）＝ｔＣＬ・Ｍを満足し、
従ってＭ＝ｔ　（Ｎ、Ｍ）／ｌ、ｃＬである。Ｎを均等
に分割するＭは整数でなければならないので、成る種の
四捨五入が必要となる場合が成る。従って、本発明は、
入力（及び出力）シフト速度においてＭ倍の増加を提供
する。何故ならば、このプロセスの異なった段階におい
ても。

Ｍ個のワードが該シフト入力（又はシフト出力）プロセ
スにおいて同時的に存在するからである。

第６図乃至第１８図は、Ｍ＝４．Ｎ＝６４、及びＮ／Ｍ
＝１６の場合に対する本発明の一層詳細な説明を与えて
おり、且つ各ワードは５デ一タビツト幅であり、即ち６
４ワ一ド格納位置が４つのメモリセグメントに組織され
ており、各メモリセグメントは各々のワードが５データ
ビツトを有する１６ワードを持ったＲＡＭを有している
。

第６図は本システムのブロック図を示している。

一般的に、データ人カパッファ６２、入力制御論理６３
．データ出力バッファ６６、及び出力制御論理７０は、
第５図（Ｍ＝４の場合）に示した対応して記号を付した
要素に関連して前に説明した如くに機能する。マスタリ
セットバー信号は１本システムを初期化させる為にリー
ドＭＲＢ上をバッファ８１を介して供給される低向きパ
ルスである。本システムがデータを受け取る準備が出来
ていると、制御論理６３はリードＩＲ上をユーザへ入力
レディ信号を供給する。ユーザは、シフト入力信号ＳＩ
を供給して、リードＳＩ上で論理６３を制御する。デー
タワードがデータ入力バスＤＩ上を入力バッファ６２に
エンターし、且つ、入力制御論理６３によって発生され
るバスＳＷ　（０：３）上のセグメント書込制御信号に
応答して、格納ブロック８０内の選択したメモリセグメ
ントへデータを供給する。（格納ブロック８０内のメモ
リセグメントを第９図乃至第１４図内に詳細に示しであ
る。）同様に、データワードが、出力制御論理７０から
の読取制御信号に応答してデータ出力パスＤＯ上にデー
タ出力バッファ６６から本メモリシステムから出力する
。ブロック７１は、ステータス表示を発生するオプショ
ンの回路を有している。端子７３における信号ＡＦＥ　
（殆ど満杯か又は空）及び端子７２における信号ＨＦ（
半分満杯）は、有用なステータス表示を与える。ブロッ
ク７１の回路の詳細を第１４図を参照して説明する。

第７図は、入力制御論理６３の概略図である。

マスターリセットバーリードＭＲＢ上の低パルスが、４
ビツトリングカウンタ６５を（１，０、・・・０゜０）
ヘリセットし、且っＮＡＮＤゲートＮ４及びインバータ
ｌＶＴＲ−１を介してＮＡＮＤゲートＮ１へ低入力信号
を供給し、リングカウンタ６５に対する出力信号書込バ
ー（ＷＲＢ）を強制的に高とさせる。リードＭＲＢ上の
低パルスも、ＮＡＮＤゲートＮ１に対するフリップフロ
ップ１２０からのシフト入力ホールドバー出力信号を高
とさせる。

マスターリセットバーリードＭＲＢ上の信号が高となる
と、インバータｌＶＴＲ−１はユーザ及びＮＡＮＤゲー
トＮ１に対する高入力レディ信号ＩＲを供給する。メモ
リが満杯でないと仮定すると、フルバ−リードＦＵＬＬ
Ｂ上のＮＡＮＤゲートＮｌへの信号も高である。従って
、ＮＡＮＤゲートＮ１がシフト入力リードＳＩ上の高入
力信号を受け取ると、リードＷＲＢ上の書込バー信号は
。

低書込バー信号がＮＡＮＤゲートＮ４と、インバー９　
ｌＶＴＲ−１と’、ＮＡＮＤゲートＮ１とを介して伝播
して、書込バー信号を再度高とさせる迄。

約３つのゲート遅れの開廷となる。該低書込バー信号は
、又、フリッププロップ１２０をセットし。

従って２つのゲート遅れの後に、シフト入力ホールドバ
ーは低となる。従って、書込バー信号が高となると、そ
れは、シフト入力信号が低となり。

シフト入力ホールドバーを高とさせる迄、再度低となる
ことが防止される。このことは、事実上、複数個の低書
込バー信号が長い高シフト入力パルスによって発生され
ることを防止している。

ＷＲＢ上の第１の低書込バー信号は、リングカウンタ６
５をしてセグメント書込信号ｓｗｏ、ｓｗｉ、ＳＷ２．
ＳＷ３を夫々０，１．０、・・・Ｏとさせる。ＷＲＢ上
の各爾後の低パルスは、「１」をリングカウンタ６５内
の周期的な態様モジュロ４において右側へ１つの位置シ
フトさせる。

格納ブロック８０が満杯であると、低信号がリードＦＵ
ＬＬＢ上に供給され、リードＷＲＢ上の書込バー信号を
高とさせることによって更にデータを入力することを試
みることを阻止する。セグメント書込制御信号ＳＷＯ乃
至ＳＷ３は、第８図に示したデータ入力バッファ６２へ
供給される。

データ入力バッファ６２は、ラッチＬＬ、Ｌ２゜Ｌ３．
Ｌ４及びバッファ１２０を有している。５ビツトデータ
ワードは、バッファ１２０によってバッファされた後に
、クロック信号ＳｗＯ乃至ＳＷ３が最初に高となるラッ
チＬ１乃至Ｌ４の１つの中に格納されている。各ラッチ
は、そのクロック信号が高であると、透明である。第８
ｂ図は。

信号、入力レディＩＲ、シフト入力Ｓ１．書込バーＷＲ
Ｂ、セグメント書込信号ｓｗｏ、ｓｗｉ。

ＳＷ２．ＳＷ３、データ入力Ｄ１．及びラッチＬ１、Ｌ
２．Ｌ３．Ｌ４の夫々のデータバス几力信号ＱＢＩ、Ｑ
ｌ　；ＱＢ２．Ｑ２；ＱＢ３、Ｑ３；ＱＢ４．Ｑ４を示
している。高セグメント書込信号と共に、高セグメント
書込信号に対応するラッチ内のデータは、第９図に示し
た対応するメモリセグメントに与えられる。各５ビット
幅データバスＤＩＯ乃至ＤＩ３は、第８ａ図に示した対
応するラッチ内に格納されている５ビツトデータワード
を、対応するセグメント書込信号がバスＩＤＩを介して
高である場合に、第９図に示した対応するメモリセグメ
ントへ与えられる。注意すべきことであるが、期間Ｔｌ
（第８ｂ図中に矢印Ｔ１で概略示しである）の期間中に
、データがセグメントＳ　（０）内にシフト入力される
一方１時間間隔Ｔ２乃至Ｔ４の夫々の期間中に、データ
はセグメントＢ　（１）　、　Ｓ　（２）　、　Ｓ　（
３）内にシフト入力を開始する。このサイクルにおける
シフト入力のオーバーラツプは、メモリへの長いシーケ
ンスのワードを書き込む為に必要とされる時間において
約４倍の改良を提供する。

第１０図は、に＝ｏ、、、、３の場合の典型的なメモリ
セグメントＳ　（ｋ）の一部概略図を与えている。（セ
グメント５（０）乃至５（３）は同一である。）各メモ
リセグメントは、読取リングポインタ８２．書込リング
ポインタ８１、及びデュアルポート（二重にアクセス可
能）ＲＡＭ８３（第１１図に詳細に示しである）を有し
ており、これらは第５図の典型的なメモリセグメントに
関連して説明した如くに一緒に機能する。各メモリセグ
メント５（０）乃至５（３）は、又、入力カウンタ９０
及び出力カウンタ９１（第１４図に概略示しである）及
び比較器１００（第１５図に示しである）を有している
。バスＤＷ上のデータワード（それは、第９図中のバス
ＤＩ０、・・・Ｄｌｌ。

ＤＩ２又はＤＩ３のいずれか）がデータバッファ８４へ
供給される。リードＳＷ（これは第９図中のリードＳＷ
０、・・・ＳＷＩ、ＳＷ２．又はリー　ドＳＷ３と同一
である）上のセグメント書込信号に応答して、データワ
ードが、ラインＷを介して書込リングポインタ８１がポ
イントするデュアルポートＲＡＭ８３内の特定の格納位
置内に格納される。

同様に、リードＳＲ（それは第７図中のリードＳＲ０、
・・・ＳＲＩ、ＳＲ２又はＳＲ３のいずれか）上のセグ
メント読取信号に応答して、読取リングポインタ８２が
ポイント（ラインＲを介して）するデュアルポートＲＡ
Ｍ８３の特定の格納位置内に格納されているデータワー
ドが、データ読取バスＤＲ，ＤＲＢ上を、出力センスア
ンプ８５へ、又ＲＡＭセグメントデータ出力ラインバス
ＤＲ（それは第９図中に示したバスＤ○０、・・・ＤＯ
１，ＤＯ２又はＤＯ３のいずれかとすることが可能であ
る）へ供給される。

第１１図は、第１０図のデュアルポート（二重にアクセ
ス可能）ＲＡＭ８３のブロック図を与えている。ＲＡＭ
８３は、１６ワ一ド格納位置を有しており、各ワード格
納位置は１行のメモリセルを有している。データバスＤ
Ｗ上に存在するデータワードは、バスＷ上で書込リング
ポインタ８１（第１０図）がポイントする特定の行のメ
モリセル内に格納される。同様に、読取信号に応答して
、バスＲを介して読取リングポインタ８２がポイントす
る特定の行のメモリセル内に格納されているデータワー
ドがデータ出力バスＤＲ上をセンスアンプ８５へ供給さ
れる（第１０図に示しである）。

第１２図は、１６個のＤフリップフロップＷ。

乃至Ｗ１５を有する書込リングポインタ８１を図示して
いる。フリップフロップＷＯ乃至Ｗ１４はクリアを有す
るＤフリップフロップであり、且つフリップフロップＷ
１５はプリセットを有するＤフリップフロップである。

ｉＦ込リングカウンタ８１がマスターリセットバー信号
によって初期化されると、フリップフロップＷＯ乃至Ｗ
１４は、ゼロの出力信号を供給し、且っＤフリップフロ
ップＷ１５は「１」出力信号を供給する。Ｄフリップフ
ロップＷＯ乃至Ｗ１５からの出力信号は、バスＳＷ上の
セグメント書込信号に応答して、伝達ゲートＵＢＯ乃至
ＵＢ１５を介して、バスＷへ与えられる。初期化される
と、書込リングポインタ８１はワード格納行１５をポイ
ントする。バスＳＷ上の第１書込信号に応答して、書込
リングポインタ８１がワード格納行Ｏをポイントする。

ワード格納行Ｏは、第１１図中のメモリセルＯＯ乃至４
０を有している。次いで、書込バスＤＷ上のデータは行
０内に格納される。ＤフリップフロップＷ（ｋ）からの
出力信号は又に＝ｏ、、、、１５に対してＤフリップフ
ロップＷ　（（ｋ＋１）ＭＯＤ１６）へも供給され、且
つ従って「１」出力信号はバスＳＷ上のクロック信号に
応答して周期的に前進する。一般的に、データワードが
行に内に書き込まれると、書込リングポインタ８１が前
進し且つ周期的即ち循環的に次の行、即ち行（ｋ＋１）
ＭＯＤ１６をポイントする。インバータ８６乃至８９は
タイミング遅れを与える。

第１３図は、読取リングカウンタ８２のブロック図であ
る。読取リングカウンタ８２は、フリップフロップＲＯ
乃至Ｒ１５を有している。フリップフロップＲＯはプリ
セットを有するＤフリップフロップであり、一方フリッ
プフロップＲ１乃至Ｒ１５はクリアを有するＤフリップ
フロップである。初期化されると、Ｄフリップフロップ
ＲＯの出力信号は「１」であり、且っＤフリップフロッ
プＲ１乃至Ｒ１５の出力信号は論理０である。セグメン
ト読取信号がバスＳＲ上に存在すると、フリップフロッ
プＲＯ乃至Ｒ１５の出力信号が伝達ゲートＵＢＯ乃至Ｕ
Ｂ１５を介して読取バスＲへ供給される。従って、ＳＲ
上に第１セグメント読取信号があると、読取リングポイ
ンタ８２が、メモリセルＣ００乃至Ｃ４０を有するワー
ド格納行０（第１１図）をポイントする。フリップフロ
ップＲｋの出力信号は、フリップフロップＲ（ｋ＋１）
ＭＯＤ１６へ供給され、従って論理「１」出力信号が、
バスＳＲ上に各所たなセグメント読取信号をもって周期
的即ち循環的に前進する。従って、格納行ｋをポイント
した後に、読取リングポインタ８２は次に格納行（ｋ＋
１）ＭＯＤ１６をポイントする。

第１４図は、第９図内に示されている各セグメント５（
０）乃至５（３）内に包含されている。

入力（書込）カウンタ９０、出力（読取）カウンタ９１
、及び比較器１００・の概略図を示している。

書込カウンタ９０及び読取カウンタ９１の両方は、５ビ
ツトカウンタであり、ＭＲＢ上のリセット信号によって
（０，０、・・・０、・・・０、・・・Ｏ）に初期値化
される。書込カウンタ９０は、リード上に受け取られる
各セグメント書込信号に対してＩＭＯＤ３２だけインク
リメントする。同様に、読取カウンタ９１は、リードＯ
Ｒ上に受け取られる各セグメント読取信号に対して１モ
ジユロ３２だけインクリメントする。比較器ブロック１
００は、書込カウンタ９ｏ内の５ビツト書込カウントを
、比較器１０１０内において読取カウンタ９１内の５ビ
ツト読取カウントと比較し且つこれら２つのカウントが
等しい場合にメモリセグメントが空であることを表す信
号を供給する。この信号は、更に別のデータが空のセグ
メントから読み出されることを防止する。加算器１０３
が、読取カウンタ９１内のカウントに１６を加算し、且
つ比較器１０２が。

この増大したカウントを書込カウンタ９０内のカウント
と比較し、且つこれらの２つのカウントが等しい場合に
、メモリセグメントが満杯であることを表す信号を供給
する。この信号は、更にデータがメモリセグメント内に
書き込まれることを防止する。第１４図に示した残りの
回路はオプションであり、且つユーザに本メモリのステ
ータスを表す信号を供給すべく使用されている。減算器
１０１は、読取カウントを書込カウントから減算し且つ
（１）この差が２である場合には「殆ど空」信号ＡＥを
、又（２）この差が１４である場合には「殆ど満杯」信
号ＡＦを、且つこの差が８である場合には半分満杯信号
ＨＡＬＦを供給する。

第１５図は、第１４図の比較器１０１及び比較器１０２
の論理図である。比較器１０１及び比較器１０２の各々
は、５個の排他的ＯＲゲート１１０１．１１１，１１２
，１１３，１１４を有しており、これらの出力信号はＮ
ＡＮＤゲート１１５へ供給される。

第１６図は、出力制御論理７０の論理図であって、それ
は４ビツトリングカウンタ６９を有している。出力制御
論理７０への入力信号は、リードＯＲ上のマスターリセ
ットバー信号、リードＥＭＰＴＹＢ上の空バー信号、リ
ードＳＲＯ乃至ＳＲａ上のセグメント読取信号、及びリ
ードＯＲ上のシフト出力信号である。出力ディレィ信号
はリードＯＲ上に現れる。出力バファ７０の論理図は、
リードの符号付けを除いて、第７図に示した入力バッフ
ァ６３と同一であるから、ここにおける説明の繰返しを
割愛する。

第１７図は出力バッファ６６のブロック図である。出力
バッファ６６は、第９図中に対応させて符号を付けた出
力リードからのデータ出力信号■Ｄｏ（０：１９）を受
け取る。出力ラッチＬ　（ｋ）内に格納したセグメント
５（ｋ）（第９図参照）からのワードは、ｋ：ｏ、１，
２．３に対して、対応するセグメント読取信号ＳＲｋが
高である場合に、リード５ｋ（０：４）上をマルチプレ
クサバッファ１３０へ与えられる。セグメント読取信号
ＳＲｋは、第８ｂ図に示したに＝ｏ、１，２゜３に対し
、セグメント書込信号ＳＷｋに対して示したのと同一の
タイミング関係を持っている。該信号のこれらの低期間
はオーバーラツプする。各Ｓｋ上セグメント対しての実
効読取サイクルは。

信号ＳＲｋの低部分のオーバーラツプの結果として延長
される。

第１８図はマルチプレクサバッファ１３０のブロック図
である。マルチプレクサバッファ１３０は、伝達ゲート
ＴＯ乃至Ｔ３とバッファ１３５を有している。信号ＳＲ
Ｏ乃至ＳＲ３は、回路Ｔ。

乃至Ｔ３を制御し、それらは信号ＳＯ乃至Ｓ３に対して
５ビツトの４対１マルチプレクサとして機能する。この
実施例においては、ラインＤＯ上のデータ出力速度は、
従来技術のポインタをベースとする行よりも少なくとも
４倍増加されている６゜以」二、本発明の具体的実施の
態様に付いて詳細に説明したが、本発明はこれら具体例
にのみ限定されるべきものでは無く、本発明の技術的範
囲を逸脱すること無しに種々の変形が可能であることは
勿論である。

【図面の簡単な説明】

第１図はＦＩＦＯメモリシステムのブロック図。第２図は従来のフォールスルーＦＩＦＯメモリシステム
のブロック図、第３図は従来のポインタベースのＦＩＦ
Ｏメモリシステムのブロック図、第４図は本発明の１実
施例に従って構成されたＮワードデュアルＲＡＭＦＩ　
ＦＯメモリシステムのブロック図、第５図は本発明の１
実施例に基づいて構成されたＮワードＭ−ＲＡＭＦ　Ｉ
　ＦＯメモリシステムのブロック図、第６図はＭ＝４で
Ｎ＝６４でＮ／Ｍ＝１６の場合に対する本発明の１実施
例のブロック図、第７図は第６図に示した制御論理ブロ
ック６３の論理回路図、第８ａ図は第６図に示したデー
タ人力バッファ６２のブロック図、第８ｂ図は幾つかの
データ及び制御信号に対するタイミング線図、第９図は
第６図に示したメモリ８０のブロック図、第１０図は第
９図に示した典型的なメモリセグメントのブロック図、
第１１図は第１０図のデュアルポートＲＡＭ８３のブロ
ック図、第１２図は第１０図内に示した書込リングポイ
ンタ８１のブロック図、第１３図は第１０図内に示した
読取リングカウンタ８２のブロック図、第１４図は第９
図内に示した各セグメントＳ　（ｋ）内に包含されてい
る入力（ｇ込）カウンタ９０と出力（読取）カウンタ９
１と比較器１００のブロック図、第１５図は第１４図の
比較器に対する論理図、第１６図は第６図の出力制御論
理７０の論理図、第１７図は第６図の出カバソファ６６
のブロック図、第１８図は第１７図内に示したマルチプ
レクサバッファのブロック図、である。（符号の説明）４０　：　ＲＡＭＦＩ　ＦＯメモＩＪシステム４１：入
力ポート４２：入力制御論理４３：入力シフト制御論理４４：入力側ポインタ４５：データ人力バッファ４７：出力アドレスカウンタ４８ニアドレス大きさ比較器４９：入力アドレスカウンタ５０　：　ＲＡＭ５１：出力シフト制御論理５３：出力制御論理５４：データ出カバソファ特許出願人　　　　モノリシック　メモリーズインコー
ホレイテッド゛（ユ亡）、ｙ図面の浄書（内容に変更なし）云η１Ｆ−ＦｔＦＩＧ、　　１ＦＩＧ、　８ｂＩＲＷ３時開 ″　　　　　　匡手続補正書防幻昭和６３年２月２５日。特許庁長官　　小　川　邦　夫　　殿１、事件の表示　　　昭和６２年　特　許　願　第２２
９９１６号２、発明の名称　　　高速ポインタをベース
とした先入先出メモリ３、補正をする者事件との関係　　　特許出願人４、代理人５、補正命令の日付

Claims

【特許請求の範囲】１、複数個のＲＡＭ、前記複数個のＲＡＭへ電気的に接
続されており少なくとも２つの書込期間がオーバーラッ
プする様に前記複数個のＲＡＭ内に周期的に対抗するシ
ーケンスの書込期間であるシーケンスのデータワードを
書き込む手段、前記複数個のＲＡＭへ電気的に接続され
ており少なくとも２つの読取期間がオーバーラップする
様に前記複数個のＲＡＭから周期的に対応するシーケン
スの読取期間であるシーケンスのデータワードを読み取
る手段、を有することを特徴とするＦＩＦＯメモリ方式
。２、特許請求の範囲第１項において、前記書込手段が前
記書込期間の各々を少なくとも他の１つの書込期間とオ
ーバーラップさせることを特徴とするＦＩＦＯメモリ方
式。３、特許請求の範囲第１項において、前記複数個のＲＡ
ＭがＭ個のＲＡＭを有しており、ここでＭは２以上の整
数であり、且つ前記書込手段が各書込期間を（Ｍ−１）
個の他の書込期間とオーバーラップさせることを特徴と
するＦＩＦＯメモリ方式。４、特許請求の範囲第１項において、前記読取手段が前
記読取期間の各々を少なくとも他の１つの読取期間とオ
ーバーラップさせることを特徴とするＦＩＦＯメモリ方
式。５、特許請求の範囲第１項において、前記複数個のＲＡ
ＭがＭ個のＲＡＭを有しており、ここでＭは２以上の正
の整数であり、且つ前記書込手段が各読取期間を（Ｍ−
１）個のその他の読取期間とオーバーラップさせること
を特徴とするＦＩＦＯメモリ方式。６、特許請求の範囲第１項において、前記複数個のＲＡ
ＭはＭ個のＲＡＭ、即ちＲ（ｋ）、ｋ＝０、・・・、（
Ｍ−１）、尚Ｍは２以上の正整数、を有しており、前記
シーケンスのデータワードは、データワードＷ（ｋ）、
ｋ＝０、・・・、を有しており、且つデータワードＷ（
ｋ）は期間Ｔｋ、ｋ＝０、・・・、の期間中にＲＡＭ（
ｋＭｏｄＭ）内に書き込まれ、且つＲＡＭ（ｋＭｏｄＭ
）内に格納されているデータワードＷ（ｋ）は期間Ｔ’
ｋ、ｋ＝０、の期間中にＲＡＭ（ｋＭｏｄＭ）から読み
出されることを特徴とするＦＩＦＯメモリ方式。７、特許請求の範囲第６項において、全てのＭ期間Ｔが
オーバーラップすることを特徴とするＦＩＦＯメモリ方
式。８、特許請求の範囲第１項において、前記書込手段が、
前記複数個のＲＡＭに対応する複数個の書込ラッチと、
前記シーケンスのデータワードを受け取り且つ前記シー
ケンスのデータワードを前記複数個の書込ラッチへ供給
する入力データバッファと、前記複数個のラッチへ接続
されており前記シーケンスのデータワードを前記複数個
の書込ラッチ内へ周期的にラッチさせる入力制御論理回
路と、を有しており、前記複数個の書込ラッチの各々が
その中にラッチされた前記シーケンスからのワードを前
記複数個のＲＡＭ内の前記対応するＲＡＭへ供給するこ
とを特徴とするＦＩＦＯメモリ方式。９、特許請求の範囲第７項において、前記入力制御論理
は、前記複数個のラッチに対応する複数個の書込信号を
発生する為のリングカウンタを有しており、前記書込信
号の各々は同一の周波数を持っており且つ各々が他方の
直線的翻訳であり、前記書込信号の各々がその対応する
ラッチのクロック信号として与えられることを特徴とす
るＦＩＦＯメモリ方式。１０、特許請求の範囲第１項において、前記書込手段は
前記複数個のＲＡＭ内の与えられたＲＡＭ内に書き込ま
れるデータワードを前記与えられたＲＡＭ内の選択した
空のメモリセルへ指向させる書込リングポインタを周期
的に有することを特徴とするＦＩＦＯメモリ方式。１１、特許請求の範囲第１項において、前記読取手段が
、前記複数個のＲＡＭに対応する複数個の読取ラッチと
、前記シーケンスのデータワードを受け取る為のマルチ
プレクサと、前記マルチプレクサから前記シーケンスの
データワードを受け取り且つ前記シーケンスのデータワ
ードを外部回路へ供給する出力データバッファと、前記
複数個の読取ラッチ及び前記マルチプレクサへ結合され
ており前記シーケンスのデータワードを前記複数個の読
取ラッチの各々内へ周期的にラッチさせる出力制御論理
回路と、を有しており、前記複数個の読取ラッチの各々
がその中の前記シーケンスラッチからのワードを前記複
数個のＲＡＭ内の前記対応するＲＡＭへ供給することを
特徴とするＦＩＦＯメモリ方式。１２、特許請求の範囲第１１項において、前記出力制御
論理は、前記複数個のラッチに対応する複数個の読取信
号を発生するリングカウンタを有しており、前記読取信
号の各々が同一の周波数を持っており且つ各々が他方の
直線的翻訳であり、前記読取信号の各々がその対応する
ラッチへのクロック信号として且つ前記マルチプレクサ
への制御信号として与えられることを特徴とするＦＩＦ
Ｏメモリ方式。