KR890004805Y1 - 씨디롬(cd-rom) 드라이버의 디지탈 데이터 순서 변환회로 - Google Patents
씨디롬(cd-rom) 드라이버의 디지탈 데이터 순서 변환회로 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 데이터 형태 기입/독출 순서 테이블.
제2도는 본 고안에 따른 블럭도.
제3도는 데이터 기입/독출 순서 테이블.
제4도는 본 고안에 따른 제2도 구체회로도.
제5도는 본 고안의 실시예에 따른 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 램 200 : 제1카운터
300 : 제1카운터 400 : 어드레싱버퍼
500 : 입력 버퍼 600 : 출력버퍼
700 : 제1지연부 800 : 제2지연부
본 고안은 씨디롬(이하 CD-ROM : Compact Disc-Read Only Memory이라 칭함) 드라이버(Driver)에 있어서, 데이터 순서변환회로에 관한 것으로, 특히 랜덤(Random) 메모리 장치를 사용하여 데이터 순서변환을 이루도록 한 CD-ROM 드라이버의 디지탈 데이터 순서변환회로에 관한 것이다.
일반적으로, CD-ROM 드라이버는 오디오용 CDP(Compact Disc Player)의 DAC(이하 Digital To Anglog ComVeter이라 칭함) 입력단에서 디지탈 데이터를 추출하여 추출된 데이터를 처리하는데 먼저, DAC에 입력단으로 부터 추출된 데이터의형태가 Rch MSB, Rch LSB, Lch MSB, Lch LSB, Rch MSB, Rch LSB, ......순서로 제1도와 같이 추출되며 이 신호를 오디오 스테레오의 R채널(Rch) 및 L채널(Lch)과 같은 방법으로 분리될때 한 채널을 두 바이트가 된다.
즉, 상위 바이트가 MSB이고, 아휘바이트는 LSB로 표시할 수 있다.
그러나 CD-ROM에 기록된 데이터 형태도 Lch LSB, Lch MSB, Rch LSB, Rch MSB등의 순서로 되어 있어 CD-ROM 드라이버에서 올바른 데이터 처리를 하기 위해서는 DAC의 앞단에서 추출한 데이터의 상기한 형태를 CD-ROM에 기록된 데이터의 형태와 같은 순서로 변환시켜야 했었다.
따라서, 본 고안의 목적은 CD-ROM에 기록된 데이터 형태와 같은 순서로써 변환시킬 수 있는 회로를 제공함에 있다.
본 고안의 다른 목적은 CD-ROM 드라이버에서 직접 이용할 수 있는 호로를 제공함에 있다.
따라서, 본 고안의 목적을 수행하기 위해 DAC에서 추출한 데이터를 저장하여 CD-ROM에 기록한 데이터 형태와 같은 순서로 변환되도록 일시보관 기능을 갖는 램과, 상기 램의 번지지정 어스레싱(Addresing) 상승(up)/하강(Down) 카운트 신호가 발생되는 제1, 2카운터와, 상기 제1, 2카운터로부터 램에 데이터를 쓰고 읽을 번지 신호를 받아들이며, 데이터 기입/독출에 따라 제1, 2카운터 출력으로부터 선택 입력 되도록 하는 어드레싱버퍼와, 상기한 램으로 데이터입력에 따른 3-스테이트(State) 버퍼(Buffer)로 기입(Write)신호에 의해 인에이블(Enable)되는 입력버퍼와, 상기 램에서 데이타 출력에 따른 버퍼로 독출(Read) 신호에 의해 인에이블되는 출력버퍼와 상기 기입과 독출 신호를 소정기간 지연시켜 램과 제1, 2카운터에 순차 기능에 따른 인에이블 신호를 공급하는 제1, 2자연부로 구성함을 특징으로 한다.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.
제1도 본 고안에 다른 블럭도로서 DAC에서 추출한 데이터를 저장하여 CD-ROM에 기록한 데이터 형태와 같은 순서로 변환도도록 일시 보관기능을 갖는 램(100)과 상기 램(100)의 기입·독출 모드에 따라 번지지정 어드레싱 상승/하강 카운트 신호가 출력되는 제1, 2카운터(200, 300)와 기입, 독출 제어 신호에 의해 상기 램(100)에서 데이터 기입, 독출에 따른 어드레싱 신호를 제1, 2카운터(200, 300)의 출력으로부터 선택적으로 입력되도록 하는 어드레싱 버퍼(400)와 상기한 램(100)의 입출력 포트로 데이타 입력에 다른 3-스테이트 버퍼로 기입신호단(30) 입력신호에 의해 데이터 입력이 인에이블 되는 입력버퍼(500)와, 상기 램(100)의 입출력 포트로부터 데이터 출력에 따른 3-스테이트 버퍼로 독출 신호에 의해 인에이블 되는 출력버퍼(600)와 상기한 기입신호단(30)의 입력 신호를 지연하여 램(100)에 기입에 따른 인에이블 신호 및 제1카운터(200)의 클럭으로 공급되는 제1지연부(700)와, 상기한 독출신호단(50)의 입력신호를 지연하여 램(100)에 기입에 따른 인에이블 신호 및 제2카운터(300)의 클럭으로 공급되는 제2지연부(800)로 구성된다.
제3도는 데이터 기입/독출 순서 테이블도로 "0", "1", "2", "3"은 램(100)에 저장될 메모리 번지이고, 1st WR는 첫번째 기입순서 1st RD는 첫번째 독출순서이고, 2nd WR는 두번째 기입순서, 2nd RD는 두번째 독출순서이며, 3th WR는 세번째 기입순서이다.
이 도면에서 상술하지 않은 Rch MSB, Rch LSB, Lch MSB, Lch LSB는 제1도의 설명과 같다.
따라서 본 고안의 일실시예를 상술한 구성과 제3도 도면 설명에 의거하여 설명하면 컴팩디스크 플레이어(CDP)의 DAC의 입력단에서 추출한 데이터가 제1도와 같은 순서로 출력된다.
이때 입력버퍼(500)의 인엥블단과 기입 신호단(30)의 신호에 따라 통로가 인에이블되고, 이신호가 제1지연부(700)에 입력되어 출력에서 램(100)의 기입 인에이블단을 인에이블하며, 제1지연부(700)의 출력신호가 제1카운터(200)의 클럭으로 입력된다.
또한 기입신호가 어드레싱 버퍼(400)의 게이트로 입력되어 상기 제1카운터(200)의 어드레싱 카운트 값을 램(100)의 어드레스 신호로 입력되어 번지를 지정하면 입력버퍼(500)를 통한 데이터가 지정된 번지에 차례로 제3도와 같이 (1st WR) 저장되며 램(100)에 저장된 값을 독출시는 독출신호단(50)의 신호에 따라 출력버퍼(600)의 3-스테이트 게이트단을 인에이블하여 데이터 출력통로를 열고, 어드레싱 버퍼(400)의 게이트단을 인에이블하며, 또한 이 신호를 제2지연부(800)에 입력하여 제2지연부(800) 출력으로 램(100)의 출력 인에이블 모드를 지정하고 또한 제2카운터(300)에 입력되어 어드레싱 카운트되면 램(100)에서 독출될 번지를 지정하여 출력버퍼(600)를 통해 데이터를 기록할 때와 역순으로 제3도와 같이(1st RD) 즉, CD-ROM에 기록된 순서와 같이 출력단(20)으로 출력된다.
제4도는 본 고안에 따른 제2도의 구체회로도로서 데이터 입력다(10)를 3-스테이트(TSE1)의 입력단에 접속하고 기입 신호단(30)을 게이트단에 접속 되도록 한 부분이 입력버퍼(500)에 대응하고, 지연회로(DL1)(DL2)로 구성된 부분이 제1지연부(700)에 대응하며, 상기 기입신호단(30)의 신호를 플립플롭(FF1)의 클럭단과 앤드게이트(AN2)의 입력으로 지연회로(DL2)의 출력이 카운터(CNT1)의 클럭으로 입력되며, 카운터(CNT1)의 상스/하강의 선택단에 플립플롭(FF1)의 출력단(Q)을 접속하고, 카운터(CNT1)의 출력(Q1)(Q2)을 노아게이트(NO1)과 앤드게이트(AN1)에 입력하여 각 게이트(NO2, AN3)의 출력을 오아게이트(OR1)에 입력되도록 구성된 부분이 제1카운터(200)에 대응하고 지연회로(DL3)(DL4)으로 구성된 부분이 제2지연부(800)에 대응하며, 독출신호단(50)의 신호를 플립플롭(FF2)의 클럭으로 입력되고, 플립플롭(FF2)의 출력(Q)을 카운터(CNT2)의 상승/하강 카운트 선택단으로 입력하여 카운터(CNT2)의 출력(Q1)(Q2)을 노아게이트(NO2), 앤드게이트(AN3)에 각각 입력하며, 각 게이트(NO1, AN1) 출력을 오아 게이트(OR2)에 입력하고 오아 게이트(OR2)의 출력을 단안정 멀티 바이브레타(MSV)에 입력하며 단안정 멀티 바이브레타(MSV)의 출력을 카운터(CNT2)의 인에이블단에 접속하고, 상기 노아게이트(NO2)와, 앤드게이트(AN3)의 출력을 플립플롭(FF2)의 입력단에 입력되도록 구성한 부분이 제2카운터(300)에 대응하고, 3-스테이트 버퍼(TSB3)의 게이트단에 기입신호가 인가되어 제1카운터(200)의 어드레싱 카운트 출력을 받아 들이며 3스테이트 버퍼(TSB3)의 게이트단에 독출신호가 인가되어 제2카운터(300)의 어드레싱 카운트 출력을 받아 들이도록 구성한 부분이 어드레싱 버퍼(400)에 대응하며, 독출 신호단(50)의 신호가 3-스테이트 버퍼(TSB4)의 게이트단에 입력되며, 후술하는 램(100)의 입출력포트(I/O)단 출력이 3-스테이트 버퍼(TSB4)를 통해 저장된 데이터가 출력되도록 구성된 부분이 출력버퍼(600)에 대응하고, 램(RAM)은 램(100)에 대응된다.
제5도는 본 고안에 따른 일실시예 파형도로서 제5(a)도는 기입신호 파형이고, 제5(b)도는 초기 결정리세트 파형이며, 제5(c)도는 독출 신호 파형이다.
따라서, 본 고안의 구체적 일실시예를 상술한 도면에 의거하여 상세히 설명하면 전원을 온(ON)함과 동시에 펄스신호로서 제5도의 (b)신호가 카운터(CNT1)을 클리어(Clear) 시킴과 동시에 카운터(CNT2)의 값 "3"을 전송(Loading)시킨다.
이때 카운터(CNT1)의 출력(Q1, Q2)은 "0"가 되어 3-스테이트 버퍼(TSB2)의 입력단에 입력되어지며 카운터(CNT2)의 출력(Q1, Q2)은 "3"이 되어 3-스테이트 버퍼(TSB3)의 입력단에 인가되어 진다.
다음 제5(a)도의 신호가 인가되어지면 3-스테이트 버퍼(TSB1)가 온(ON)되어지므로 8비트(Bit)의 데이터는 입력단(10)을 통해 램(RAM)의 입출력포트단(I/O)에 인가되어지며, 아울러 제5(a)도 신호는 3-스테이트 버퍼(TSB2)를 온시켜서 카운터(CNT1)의 출력 "0"가 램(RAM)의 어드레스 단자에 인가되어 진다.
그리고 제5(a)도 신호는 역시 지연회로(DL1)를 거쳐 램(RAM)의 기입 인에이블(WE ;Write Enable) 단자에 인가 되어지므로 3-스테이트 버퍼(TSB1)를 통한 상위 한 바이트의 데이터(Rch MSB)는 램(RAM)의 "0"번지의 장소에 펄스신호(a)의 시간내에 기록되어진다. (제3도-1st WR) 또한 이때 카운터(CNT1)의 출력(Q1)(Q2)은 모두 "0"이므로 노아게이트(NO1)의 출력이 "하이"가 되고 앤드게이트(AN1)의 출력은 "로우"가 되어 플립플롭(FF1) 의 출력(Q)이 "하이"로 출력된다.
이때 이 신호가 카운터(CNT1)의 상승/하가 선택단에 인가되어 상승카운트 모드로 지정한다.
한편 지연회로(DL2)의 지연시간이 다른 지연회로(DL1)의 것보다 크므로 일단 8비트의 데이터가 램(RAM)의 "0"번지의 기록되고 난 후 카운터(CNT1)에 입력되는 펄스신호(a)에 의해 클럭이 주어져서 카운터(CNT1)의 출력(Q1,Q2)이 하나증가되어 "1"이 되며 이 신호가 3-스테이트 버퍼(TSB2)의 입력에 인가되어 진다.
다음으로 펄스신호(a)가 또 3-스테이트 버퍼(TSB4)에 인가되어지면 상술한 바와 같이 8비트의 데이타가 램(RAM)의 "1"번지에 기록되어진다(Rch LSB), 이와 같은 방법으로 처음에는 데이터 읽어냄이 없이 램(RAM)의 0-3번지의 4바이트의 데이터가 기록되어지며 기록된 데이터 형태는 제3도의 1st WR와 같이 Rch MSB(0번지), Rch LSB(1번지), Lch MSB(2번지), Lch LSB(3번지) 순서대로 기록된다. 이 순간부터는 독출신호단(50)으로 입력되는 제5(c)도의 신호에 의해 램(RAM)으로부터 한바이트의 데이터를 독출한 후, 독출해낸 번지에 펄스신호 제5(a)도 신호에 의해 다음 바이트의 데이터를 기록하는 형식이 계속 반복되어진다.
즉, 초기의 4바이트의 데이터를 기록하고나면, 제5(c)도의 신호로써 3-스테이트 버퍼(TSB4)(TSB3)를 온시킴과 동시에 이 신호(c)가 지연호로(DL3)를 거쳐 램(RAM)의 출력 인에이블(OE) 단자에 인가되며 초기에 카운터(CNT2)의 출력(Q1)(Q2) 단자에 의해 "3"으로 되어 있는 램(RAM)의 어드레스의 데이터(Lch LSB)가 다음단(Stage)으로 출력되어진다.
또한 이때 카운터(CNT2)의 출력중(Q1) 및 (Q2)는 모두 "하이"이므로 앤드게이트(AN3)의 출력을 "하이"이고 노아게이트(NO2)의 출력이 "로우"가 되어 플립플롭(FF2)의 출력(Q1)가 "로우"가 된다.
이때 카운터(CNT2)는 하강(Down) 카운터로 동작시키게 된다.
또한 지연회로(DL4)에 의한 지연시간이 다른 지연회로(DL3)에 의한 것보다 크므로 램(RAM)의 "3"번지로부터 Lch LSB의 데이터를 읽어 낸 후 지연회로(DL4)를 거친 신호(c)에 의하여 카운터(CNT2)는 하강 카운팅을 하여 카운터(CNT2)의 출력이 "2"가 되어 3-스테이트 버퍼(TSB3)의 입력에 인가되어 진다.
이렇게 한 바이트의 테이터를 독출하고 나면 단지 그 번지에 다음의 바이트를 기록하게 된다.
즉, 처음의 4바이트를 기록하고난 후의 카운터(CNT1)의 출력(Q1)(Q2)이 모두 "하이"로서 "3"이 된다.
이때 앤드게이트(AN1) 및 오아케이트(OR1)의 출력이 "하이"가 도어 출력(Q1)(Q2)의 값이 그대로 카운터(CNT1)의 (D1)(D2)으로 전송되어지며 소정 시간만의 전송을 위하여 펄스신호(a)가 오아게이트(OR1)와 앤드게이트(AN2)를 통하여 카운터(CNT1)의 전송(Load) 단자에 입력시킨다.
그리고, 이때 노아게이트(NO1)의 출력은 "로우" 앤드게링트(AN1)의 출력은 "하이"로써 이 신호가 각각 플립플롭(FF1)의 입력 JK단에 연결되어져 플립플롭(FF1) 출력(Q)이 "로우"로 되므로 지금까지 상승 카운터로 해둔 카운터(CNT1)를 하강카운터 동작하게 해둔다.
즉, 카운터(CNT1)가 "3"으로 전송된 후 펄스신호(a)가 램(RAM)의 기입인에이블(SE) 단자에 연결하여 램(RAM)의 "3"번지에 다음의 바이트(Rch MSB)를 기록한 후(제3도 2nd WR) 펄스신호(a)가 지연회로(DL2)를 거쳐 카운터(CNT1)의 출력단자에 연결되어 카운터(CNT1)의 출력(Q1, Q2)이 "2"가 되어진다.
이와 같은 방법으로 램(RAM)의 어드레스내의 데이터를 계속적으로 읽어내면 카운터(CNT2)의 출력(Q1, Q2)은 모두 "로우"가 되어 노아게이트(NO2) 및 오아게이트(OR2)의 출력이 "하이"가 된다. 오아게이트(OR2)의 출력이 단안정 멀티바이브레타(MSV)의 입력에 인가되면, 단안정 멀티바이크레타(MSV)는 소정폭을 유지하는 펄스가 발생되어 카운터(CNT2)의 인 에이블단자(EN)이 인가된다.
이때 단안정 멀티바이브레타(CNT2)에서 출력된 소정폭 펄스 신호 기간동안 카운터(CNT2)는 카운팅을 하지 않게 되며, 이때 카운터(CNT2)의 출력(Q1)(Q2)은 "로우"이므로 노아게이트(NO2)의 출력이 "하이", 앤드게이트(AN3) 출력이 "로우"가 되어서 플립플롭(FF2)의 입력단 JK에 각각 입력되므로 플립플롭(FF2)의 출력(Q)는 "하이"가 되어 카운터(CNT2)를 하강카운터에서 상승카운터로 동작시킨다.
이후 신호(C)가 지연회로(DL4)를 거쳐 카운터(CNT2)의 클럭단자에 입력되어지면 카운터(CNT2)는 상승카운팅을 하여 그 출력이 "1"이 된다.
이상과 같은 방식으로 상승, 하강 카운팅을 계속하게 된다.
상술한 바와 같이 카운터(CNT1) 및 카운터(CNT2)를 상승 및 하강 카운터로 동작케하여 제3도와 같은 1st WR→1st RD→2nd WR→2nd RD→3th WR......와 같은 순서로 데이터를 램(RAM)으로부터 역순으로 데이터를 독출(Write)하기도 하여 DAC 앞단에서 추출된 데이터 순서를 CD-ROM에 기록된 데이터 순서와 같게 하여 원활한 데이터 처리가 되며 디지탈 데이터를 CD-ROM에서 직접 이용할 수 있도록 데이터 순서를 변환시키는 효과가 있다.
Claims (1)
- CD-ROM 드라이버의 데이터 처리회로에 있어서, DAC에서 추출한 데이터를 저장하여 CD-ROM에 기록한 데이터 형태와 같은 순서로 변화되도록 일시 보관 기능을 갖는 램(100)와 상기 램(100)의 기입·독출 모드에 따라 번지지정 어드레싱 상승/하강 카운트 신호가 출력되는 제1, 2카운터(200, 300)와 기입·독출 제어 신호에 의해 상기 램(100)에서 데이터 기입, 독출에 따른 어드레싱 신호를 제1, 2카운터(200, 300)의 출력으로부터 선택적으로 입력되도록 하는 어드레싱 버퍼(400)와 상기한 램(100)으 입출력 포트로 데이타 입력에 따른 3-스테이트 버퍼로 기입신호단(30) 입력신호에 의해 데이터 입력이 인에이블 되는 입력버퍼(500)와, 상기 램(100)의 입출력 포트로부터 데이터 출력에 따른 3-스테이트 버러로 독출 신호에 의해 인에이블 되는 출력버퍼(600)와 상기한 기입신호단(30)의 입력 신호를 지연하여 램(100)에 기입에 따른 인에이블 신호 및 제1카운터(200)의 클럭으로 공급되는 제1지연부(700)와, 상기한 독출신호단(50)의 입력신호를 지연하여 램(100)에 기입에 따른 인에이블 신호 및 제2카운터(300)의 클럭으로 공급되는 제2지연부(800)로 구성된 것을 특징으로 하는 시디롬 드라이버의 디지탈 데이터 순서 변환회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019860016767U KR890004805Y1 (ko) | 1986-10-31 | 1986-10-31 | 씨디롬(cd-rom) 드라이버의 디지탈 데이터 순서 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019860016767U KR890004805Y1 (ko) | 1986-10-31 | 1986-10-31 | 씨디롬(cd-rom) 드라이버의 디지탈 데이터 순서 변환회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR880008431U KR880008431U (ko) | 1988-06-29 |
| KR890004805Y1 true KR890004805Y1 (ko) | 1989-07-20 |
Family
ID=19256681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019860016767U KR890004805Y1 (ko) | 1986-10-31 | 1986-10-31 | 씨디롬(cd-rom) 드라이버의 디지탈 데이터 순서 변환회로 |
Country Status (1)
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|---|---|
| KR (1) | KR890004805Y1 (ko) |
-
1986
- 1986-10-31 KR KR2019860016767U patent/KR890004805Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880008431U (ko) | 1988-06-29 |
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