JPH01291321A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01291321A JPH01291321A JP63122361A JP12236188A JPH01291321A JP H01291321 A JPH01291321 A JP H01291321A JP 63122361 A JP63122361 A JP 63122361A JP 12236188 A JP12236188 A JP 12236188A JP H01291321 A JPH01291321 A JP H01291321A
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- Japan
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- data
- read
- output
- counter
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- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
Landscapes
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ファーストイン・ファーストアウト・バッフ
ァメモリに代表される記憶領域に先に書き込まれたデー
タが先に読み出される機能を備えた論理回路に関するも
のである。
ァメモリに代表される記憶領域に先に書き込まれたデー
タが先に読み出される機能を備えた論理回路に関するも
のである。
第３図は従来のファーストイン・ファーストアウト拳バ
ッファメモリによる１５ワード×８ビツトの一実施例の
ブロック図である。図において、１はライトパルス入力
、２はリードパルス入力、４はデータ入力、１３はライ
トパルス人力１から入力されるライト信号を制御する１
６ビツトのライドリングカウンタ、１４はリードパルス
人力２から入力されるリード信号を制御する１６ビツト
のリードリングカウンタ、１５はライドリングカウンタ
１３から出力される書き込みアドレスによ−ｙＣ２デー
タ人力４のデータを書き込み保持する１６ワード×８ピ
ツトのラッチ、１６は１６ワード×８ビツトのラッチ１
５のアドレスを選択して出力する出力セレクタ、５はデ
ータ出力、１８ａはライドリングカウンタ１３の値とリ
ートリングカウンタ１４の値を比較する１６ビツトのコ
ンパレータ、１７はリードリングカウンタ１４の値を前
のアドレスの値にもどすローテート、１８ｂはライドリ
ングカウンタ１３の値とローテート１７の出力値とを比
較する１６ビツトのコンパレータ、６ｔｊ：データエン
プティフラグ出方、７はデータフルフラグ出力である。
ッファメモリによる１５ワード×８ビツトの一実施例の
ブロック図である。図において、１はライトパルス入力
、２はリードパルス入力、４はデータ入力、１３はライ
トパルス人力１から入力されるライト信号を制御する１
６ビツトのライドリングカウンタ、１４はリードパルス
人力２から入力されるリード信号を制御する１６ビツト
のリードリングカウンタ、１５はライドリングカウンタ
１３から出力される書き込みアドレスによ−ｙＣ２デー
タ人力４のデータを書き込み保持する１６ワード×８ピ
ツトのラッチ、１６は１６ワード×８ビツトのラッチ１
５のアドレスを選択して出力する出力セレクタ、５はデ
ータ出力、１８ａはライドリングカウンタ１３の値とリ
ートリングカウンタ１４の値を比較する１６ビツトのコ
ンパレータ、１７はリードリングカウンタ１４の値を前
のアドレスの値にもどすローテート、１８ｂはライドリ
ングカウンタ１３の値とローテート１７の出力値とを比
較する１６ビツトのコンパレータ、６ｔｊ：データエン
プティフラグ出方、７はデータフルフラグ出力である。
なお、ライドリングカウンタ１３とリードリングカウン
タ１４は、それぞれ１本のライト信号・リード信号の入
力端子と、１６本のライト信号・リード信号を出力する
端子を備えている。
タ１４は、それぞれ１本のライト信号・リード信号の入
力端子と、１６本のライト信号・リード信号を出力する
端子を備えている。
次に動作について説明する。まず、書き込み動作につい
て説明する。ライトパルス人力１よりライト信号を入力
するとライドリングカウンタ１３の１６本ある端子中、
まず始めに１番目の端子より、書き込み信号を出力する
。次にライト信号が入力されると２番目の端子よシ書き
込み信号を出力する。この動作が順次繰り返され１６番
目よ如書き込み信号を出力した後は、また１番目より出
力する。そして、この１６本の出力端子は記憶領域であ
る１６ワード×８ビツトのラッチ１５の書き込みアドレ
スに対応しており、この書き込み信号が入力されると対
応したアドレスにデータ人力４の８ピツトのデータを書
き込み保持する。
て説明する。ライトパルス人力１よりライト信号を入力
するとライドリングカウンタ１３の１６本ある端子中、
まず始めに１番目の端子より、書き込み信号を出力する
。次にライト信号が入力されると２番目の端子よシ書き
込み信号を出力する。この動作が順次繰り返され１６番
目よ如書き込み信号を出力した後は、また１番目より出
力する。そして、この１６本の出力端子は記憶領域であ
る１６ワード×８ビツトのラッチ１５の書き込みアドレ
スに対応しており、この書き込み信号が入力されると対
応したアドレスにデータ人力４の８ピツトのデータを書
き込み保持する。
次に、読み出し動作について説明する。リードパルス人
力２よりリード信号を入力するとリードカウンタ１４の
１６本ある出力端子中、まず始めに１番目の端子より、
読み出し信号を出力する。
力２よりリード信号を入力するとリードカウンタ１４の
１６本ある出力端子中、まず始めに１番目の端子より、
読み出し信号を出力する。
次にリード信号が入力されると２番目の端子より読み出
し信号を出力する。この動作が順次繰り返され１６番目
より読み出し信号を出力した後は、また１番目より出力
する。この１６本の出力端子はラッチ１５の次段にある
出力セレクタ１６のアドレスと対応している。そして、
この出力セレクタ１６はラッチ１５から読み出し信号に
対応したアドレスの８ビツトのデータをデータ出力５に
出力する。
し信号を出力する。この動作が順次繰り返され１６番目
より読み出し信号を出力した後は、また１番目より出力
する。この１６本の出力端子はラッチ１５の次段にある
出力セレクタ１６のアドレスと対応している。そして、
この出力セレクタ１６はラッチ１５から読み出し信号に
対応したアドレスの８ビツトのデータをデータ出力５に
出力する。
最後にラッチ１５における記憶領域の状態を示す動作に
ついて説明する。まず、ライドリングカウンタ１３の出
力値とリードリングカウンタ１４の出力値とを１６ビツ
トのコンパレータ１８ａで比較し、同一であるなら記憶
領域のデータが空であることを示す信号をデータエンプ
ティフラグ出力６に出力する。また、ライドリングカウ
ンタ１３の出力値とリードリングカウンタ１４の出力状
態を１つ前の状態にもどすローテートの出力値とを１６
ビツトのコンパレータ１８ｂで比較し、同一であるなら
記憶領域にデータが満ちていることを示す信号をデータ
フルフラグ出カフに出力する。
ついて説明する。まず、ライドリングカウンタ１３の出
力値とリードリングカウンタ１４の出力値とを１６ビツ
トのコンパレータ１８ａで比較し、同一であるなら記憶
領域のデータが空であることを示す信号をデータエンプ
ティフラグ出力６に出力する。また、ライドリングカウ
ンタ１３の出力値とリードリングカウンタ１４の出力状
態を１つ前の状態にもどすローテートの出力値とを１６
ビツトのコンパレータ１８ｂで比較し、同一であるなら
記憶領域にデータが満ちていることを示す信号をデータ
フルフラグ出カフに出力する。
従来のファーストイン・ファーストアウト・ノくラフア
メモリの論理回路は以上のように構成されているので、
例えば１５ワード×８ビツトの回路を作成する場合、ラ
イドリングカウンタ１３とリードリングカウンタ１４に
３２個のフリップフロップ、１６ワード×８ビツトのラ
ッチ１５に１６×８個のラッチ、出力セレクタに１６：
ＩＸ８ピットのセレクタが用いられ、そのため１６ビツ
トのコンパレータが必要である等、ゲート数が多いとい
う課題があった。
メモリの論理回路は以上のように構成されているので、
例えば１５ワード×８ビツトの回路を作成する場合、ラ
イドリングカウンタ１３とリードリングカウンタ１４に
３２個のフリップフロップ、１６ワード×８ビツトのラ
ッチ１５に１６×８個のラッチ、出力セレクタに１６：
ＩＸ８ピットのセレクタが用いられ、そのため１６ビツ
トのコンパレータが必要である等、ゲート数が多いとい
う課題があった。
本発明は上記のような課題を解消するためになされたも
ので、ゲート数を削減し、同一機能の回路を得ることを
目的とする。
ので、ゲート数を削減し、同一機能の回路を得ることを
目的とする。
上記の課題を解消するため本発明は、入力信号によって
データを記憶する２ボ一トＲＡＭと、この入力信号によ
り前記２ボートＲＡＭにおけるデータのアドレス指定を
行なうバイナリカウンタを備えている。
データを記憶する２ボ一トＲＡＭと、この入力信号によ
り前記２ボートＲＡＭにおけるデータのアドレス指定を
行なうバイナリカウンタを備えている。
バイナリカウンタは入力信号により２ポートＲＡＭのア
ドレス指定を行なう。
ドレス指定を行なう。
以下、本発明の実施例を図について説明する。
第１図は本発明に係る一実施例を示したブロック図であ
る。図において、１はライトパルス入力、２はリードパ
ルス入力、３はバイナリカウンタ９ａ。
る。図において、１はライトパルス入力、２はリードパ
ルス入力、３はバイナリカウンタ９ａ。
９ｂの初期設定を行うイニシャルリセット入力、４はデ
ータ入力、８ｍ、８ｂは２ポートＲＡＭ １０の書き込
み・読み出し時のアドレスホールド時間を確保するため
のデイレイ素子、１１は入力値に＋１するアダー回路、
１２ａ、１２ｂは入力値を比較するコンパレータ、５は
データ出力、６はデータエンプティフラグ出力、７はデ
ータフルフラグ出力である。
ータ入力、８ｍ、８ｂは２ポートＲＡＭ １０の書き込
み・読み出し時のアドレスホールド時間を確保するため
のデイレイ素子、１１は入力値に＋１するアダー回路、
１２ａ、１２ｂは入力値を比較するコンパレータ、５は
データ出力、６はデータエンプティフラグ出力、７はデ
ータフルフラグ出力である。
また、第２図は第１図に基づき論理回路を１５ワード×
８ビツト構成で示した回路図である。
８ビツト構成で示した回路図である。
次に動作について説明する。まず、動作の前にイニシャ
ルリセット入力３の入力によって４ビツトのバイナリラ
イトカウンタ９ｍ及び４ビツトのバイナリリードカウン
タ９ｂを初期化しＯ（ｎｅｗ）とする。この４ビツトの
バイナリライトカウンタ９ｍ、９ｂの出力が８ビツトの
２ポートＲＡＭＩＯの書き込みアドレス及び読み出しア
ドレスに相当する。
ルリセット入力３の入力によって４ビツトのバイナリラ
イトカウンタ９ｍ及び４ビツトのバイナリリードカウン
タ９ｂを初期化しＯ（ｎｅｗ）とする。この４ビツトの
バイナリライトカウンタ９ｍ、９ｂの出力が８ビツトの
２ポートＲＡＭＩＯの書き込みアドレス及び読み出しア
ドレスに相当する。
さて、初めに書き込み動作について説明する。
ライトパルス人力１よりライト信号を入力すると８ビツ
トの２ポートＲＡＭＩＯのＯ番地にデータ人力４の８ビ
ツトのデータを書き込み保持する。−方、デイレイ素子
８１のデイレイ時間が経過した後に４ビツトのバイナリ
ライトカウンタ９凰のカウント値が１（Ｈｅｘ）となる
。次にライトパルス人力１よりライト信号を入力すると
、同様ＶＣ１番地にデータが書き込み保持され、４ビツ
トのバイナリライトカウンタ９凰のカウント値が２（Ｈ
ｅｘ）となる。この動作が順次繰シ返され１５番地にデ
ータを書き込んだ後はまた０番地にもどりデータを書き
込み保持する。
トの２ポートＲＡＭＩＯのＯ番地にデータ人力４の８ビ
ツトのデータを書き込み保持する。−方、デイレイ素子
８１のデイレイ時間が経過した後に４ビツトのバイナリ
ライトカウンタ９凰のカウント値が１（Ｈｅｘ）となる
。次にライトパルス人力１よりライト信号を入力すると
、同様ＶＣ１番地にデータが書き込み保持され、４ビツ
トのバイナリライトカウンタ９凰のカウント値が２（Ｈ
ｅｘ）となる。この動作が順次繰シ返され１５番地にデ
ータを書き込んだ後はまた０番地にもどりデータを書き
込み保持する。
次に、読み出し動作について説明する。リードパルス人
力２よシリード信号を入力すると８ビツトの２ポー）Ｒ
ＡＭＩＯの０番地にある８ビツトのデータを読み出し、
データ出力５に出力する。−方、デイレイ素子８ｂのデ
イレイ時間が経過した後に４ビツトのバイナリカウンタ
９ｂのカウント値が１ （Ｈｅｘ）となる。次にリード
パルス人力２よシリード信号を入力すると、同様に１番
地からデータを読み出して出力し、４ビツトのバイナリ
リードカウンタ９ｂのカウンタ値が２ （Ｈ＠Ｘ）とな
る。
力２よシリード信号を入力すると８ビツトの２ポー）Ｒ
ＡＭＩＯの０番地にある８ビツトのデータを読み出し、
データ出力５に出力する。−方、デイレイ素子８ｂのデ
イレイ時間が経過した後に４ビツトのバイナリカウンタ
９ｂのカウント値が１ （Ｈｅｘ）となる。次にリード
パルス人力２よシリード信号を入力すると、同様に１番
地からデータを読み出して出力し、４ビツトのバイナリ
リードカウンタ９ｂのカウンタ値が２ （Ｈ＠Ｘ）とな
る。
この動作が順次繰υ返され１５番地のデータを読み込ん
だ後はまたＯ番地にもどりデータを読み出す。この様に
して、最初に書き込んだデータから順に読み出しを行な
う。
だ後はまたＯ番地にもどりデータを読み出す。この様に
して、最初に書き込んだデータから順に読み出しを行な
う。
最後に２ポー） ＲＡＭにおける記憶領域の状態を示す
動作について説明する。まず、４ビツトのバイナリライ
トカウンタ９ａのカウント値と４ビツトのバイナリリー
ドカウンタ９ｂのカウント値とを４ビツトのコンパレー
タ１２ａで比較し、同一であるなら記憶領域のデータが
空であることを示す信号をデータエンプティフラグ出力
１２ｍに出力する。
動作について説明する。まず、４ビツトのバイナリライ
トカウンタ９ａのカウント値と４ビツトのバイナリリー
ドカウンタ９ｂのカウント値とを４ビツトのコンパレー
タ１２ａで比較し、同一であるなら記憶領域のデータが
空であることを示す信号をデータエンプティフラグ出力
１２ｍに出力する。
また、４ビツトのバイナリライトカウンタ９ａのカウン
ト値に１インクリメントするアダー回路１１の出力値と
４ビツトのバイナリリードカウンタ９ｂのカウント値と
を４ビツトのコンパレータ１２ｂで比較し、同一である
なら記憶領域にデータが満ちていることを示す信号をデ
ータフルフラグ出カフに出力する。
ト値に１インクリメントするアダー回路１１の出力値と
４ビツトのバイナリリードカウンタ９ｂのカウント値と
を４ビツトのコンパレータ１２ｂで比較し、同一である
なら記憶領域にデータが満ちていることを示す信号をデ
ータフルフラグ出カフに出力する。
このようにこの回路は２ポートＲＡＭとバイナリカウン
タを用いることにより記憶領域を構成しているため論理
回路のゲート数を削減することができる。また、これに
より読み出し速度の高速化が図れるなど顕著な効果を有
する。
タを用いることにより記憶領域を構成しているため論理
回路のゲート数を削減することができる。また、これに
より読み出し速度の高速化が図れるなど顕著な効果を有
する。
なお、上記実施例では１５ワード×８ビツトについて示
したが、異なるワード数、ビット数の回路を構成しても
よい。
したが、異なるワード数、ビット数の回路を構成しても
よい。
以上説明のように本発明は、２ポー） ＲＡＭとバイナ
リカウンタとにより回路を構成しているため、この回路
のゲート数を削減することができる。また、ゲート数を
削減することにより読み出し速度の高速化が図れるなど
顕著な効果を有する。
リカウンタとにより回路を構成しているため、この回路
のゲート数を削減することができる。また、ゲート数を
削減することにより読み出し速度の高速化が図れるなど
顕著な効果を有する。
第１図は本発明に係る一実施例を示すブロック図、第２
図は第１図に基づき論理回路を１５ワード×８ビツト構
成で示した回路図、第３図は従来のブロック図である。 １１１・・・ライトパルス入力、２・・・・リードパル
ス入力、３＠・・・イニシャルリセット入力、４・・・
・データ入力、５・・・・データ出力、６・・・・デー
タエンプティフラグ出力、７・φ・−データフルフラグ
出力、８ａ、ｇｂ ・・・・デイレイ素子、９ｍ、９ｂ
・・・・バイナリカウンタ、１０・・・・２ポートＲＡ
Ｍ、１１・・・・７ ター回路、１２ ｍ 、 １２
ｂ・・・・コンパレータ。
図は第１図に基づき論理回路を１５ワード×８ビツト構
成で示した回路図、第３図は従来のブロック図である。 １１１・・・ライトパルス入力、２・・・・リードパル
ス入力、３＠・・・イニシャルリセット入力、４・・・
・データ入力、５・・・・データ出力、６・・・・デー
タエンプティフラグ出力、７・φ・−データフルフラグ
出力、８ａ、ｇｂ ・・・・デイレイ素子、９ｍ、９ｂ
・・・・バイナリカウンタ、１０・・・・２ポートＲＡ
Ｍ、１１・・・・７ ター回路、１２ ｍ 、 １２
ｂ・・・・コンパレータ。
Claims (1)
- 【特許請求の範囲】 記憶領域に書き込まれたデータ順にそのデータを読み出
す論理回路において、 書き込み及び読み出しの入力信号によつてデータを記憶
する２ポートＲＡＭと、この入力信号により前記２ポー
トＲＡＭにおけるデータのアドレス指定を行なうバイナ
リカウンタとを備えたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122361A JPH01291321A (ja) | 1988-05-18 | 1988-05-18 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122361A JPH01291321A (ja) | 1988-05-18 | 1988-05-18 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01291321A true JPH01291321A (ja) | 1989-11-22 |
Family
ID=14833987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122361A Pending JPH01291321A (ja) | 1988-05-18 | 1988-05-18 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01291321A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697700A1 (en) * | 1994-08-11 | 1996-02-21 | Koninklijke KPN N.V. | Video memory arrangement |
| WO1996009627A1 (de) * | 1994-09-23 | 1996-03-28 | OCé PRINTING SYSTEMS GMBH | Speichereinrichtung und verfahren zum gleichzeitigen lesendund schreiben von daten |
| US7630275B2 (en) | 2006-08-21 | 2009-12-08 | Elpida Memory, Inc. | Latency counter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054042A (ja) * | 1983-09-02 | 1985-03-28 | Sony Tektronix Corp | デ−タ転送方法及び装置 |
| JPS6274127A (ja) * | 1985-09-27 | 1987-04-04 | Yokogawa Hewlett Packard Ltd | 同期化装置 |
-
1988
- 1988-05-18 JP JP63122361A patent/JPH01291321A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054042A (ja) * | 1983-09-02 | 1985-03-28 | Sony Tektronix Corp | デ−タ転送方法及び装置 |
| JPS6274127A (ja) * | 1985-09-27 | 1987-04-04 | Yokogawa Hewlett Packard Ltd | 同期化装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697700A1 (en) * | 1994-08-11 | 1996-02-21 | Koninklijke KPN N.V. | Video memory arrangement |
| NL9401301A (nl) * | 1994-08-11 | 1996-03-01 | Nederland Ptt | Videogeheugeninrichting. |
| WO1996009627A1 (de) * | 1994-09-23 | 1996-03-28 | OCé PRINTING SYSTEMS GMBH | Speichereinrichtung und verfahren zum gleichzeitigen lesendund schreiben von daten |
| US7630275B2 (en) | 2006-08-21 | 2009-12-08 | Elpida Memory, Inc. | Latency counter |
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