JPH0310198B2 - - Google Patents
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- Publication number
- JPH0310198B2 JPH0310198B2 JP57198060A JP19806082A JPH0310198B2 JP H0310198 B2 JPH0310198 B2 JP H0310198B2 JP 57198060 A JP57198060 A JP 57198060A JP 19806082 A JP19806082 A JP 19806082A JP H0310198 B2 JPH0310198 B2 JP H0310198B2
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- serial
- shift register
- frequency divider
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、小型、安価に構成でき、かつ高速大
容量の処理を可能にしたシフトレジスタに関す
る。
容量の処理を可能にしたシフトレジスタに関す
る。
(b) 従来技術と問題点
以下、従来のシフトレジスタに付き、第１図乃
至第３図を用いて説明する。
至第３図を用いて説明する。
第１図並びに第３図は、従来のシフトレジスタ
の一構成例を示す図である。図において、１は高
速RAM（Random Access Memory）、２はアド
レスカウンタ、FF１乃至FF４はＤ型フリツプフ
ロツプ（以下、フリツプフロツプと称す）、Ａは
データ入力端子、Ｂはクロツク入力端子、Ｃは出
力端子である。
の一構成例を示す図である。図において、１は高
速RAM（Random Access Memory）、２はアド
レスカウンタ、FF１乃至FF４はＤ型フリツプフ
ロツプ（以下、フリツプフロツプと称す）、Ａは
データ入力端子、Ｂはクロツク入力端子、Ｃは出
力端子である。
第２図は、第１図の動作説明図であり、同図ａ
乃至ｄはそれぞれ、第１図のａ乃至ｄ点の波形に
対応する。
乃至ｄはそれぞれ、第１図のａ乃至ｄ点の波形に
対応する。
まず、第１図に示す４ビツトシフトレジスタに
ついて説明する。
ついて説明する。
アドレスカンタ２は、クロツク入力端子Ｂから
入力する第２図ｂのクロツクの立上り点において
“１”ずつ計数されるが、その計数値は、第２図
ｃに示すように“０〜３”を順回する。
入力する第２図ｂのクロツクの立上り点において
“１”ずつ計数されるが、その計数値は、第２図
ｃに示すように“０〜３”を順回する。
このアドレスカウンタ２の計数値は、高速
RAM１の書込みアドレス並びに読出しアドレス
として、高速RAM１に加えられている。
RAM１の書込みアドレス並びに読出しアドレス
として、高速RAM１に加えられている。
高速RAM１は、クロツク入力端子Ｂから入力
するクロツクの立下りで、アドレスカウンタ２か
らのアドレスの位置に、第２図ａに示すデータ入
力端子Ａからのデータを書き込む。また、高速
RAM１は、クロツク入力端子Ｂから入力するク
ロツクの立上りで、上記動作によりアドレスカウ
ンタ２からのアドレスの位置に書込んだデータを
第２図ｄに示す如く読出す。
するクロツクの立下りで、アドレスカウンタ２か
らのアドレスの位置に、第２図ａに示すデータ入
力端子Ａからのデータを書き込む。また、高速
RAM１は、クロツク入力端子Ｂから入力するク
ロツクの立上りで、上記動作によりアドレスカウ
ンタ２からのアドレスの位置に書込んだデータを
第２図ｄに示す如く読出す。
すなわち、この場合、第２図からも明らかな如
く、４ビツトシフトレジスタを構成しているもの
である。尚、第１図の構成で８ビツトシフトレジ
スタを構成したい場合には、アドレスカウンタ２
の計数値の上限を“８”に設定すればよい。
く、４ビツトシフトレジスタを構成しているもの
である。尚、第１図の構成で８ビツトシフトレジ
スタを構成したい場合には、アドレスカウンタ２
の計数値の上限を“８”に設定すればよい。
また、他のシフトレジスタとしては、第３図に
示すように、フリツプフロツプFF１乃至FF４を
多段接続したものがある。このシフトレジスタ
は、多段接続されるフリツプフロツプの段数によ
り、そのシフト量が決定される。
示すように、フリツプフロツプFF１乃至FF４を
多段接続したものがある。このシフトレジスタ
は、多段接続されるフリツプフロツプの段数によ
り、そのシフト量が決定される。
しかしながら、かかる従来のシフトレジスタで
は、高速動作を行わせるために、高速RAMを用
いており、この高速RAMの消費電力が大きいと
いう欠点を有していた。
は、高速動作を行わせるために、高速RAMを用
いており、この高速RAMの消費電力が大きいと
いう欠点を有していた。
また、第３図に示すシフトレジスタでは、フリ
ツプフロツプを多段接続するため、その構成が大
型化し、価格も高くなるという欠点を有してい
た。
ツプフロツプを多段接続するため、その構成が大
型化し、価格も高くなるという欠点を有してい
た。
(c) 発明の目的
本発明は、かかる従来のシフトレジスタの欠点
に鑑み、小型、安価に構成でき、かつ高速大容量
の処理を可能にしたシフトレジスタを提供するこ
とを目的とする。
に鑑み、小型、安価に構成でき、かつ高速大容量
の処理を可能にしたシフトレジスタを提供するこ
とを目的とする。
(d) 発明の構成
本発明は、かかる目的を達成するために、入力
データをクロツクにしたがつてｎビツト直・並列
変換する直・並列変換手段、該クロツクを１／ｎ
分周する１／ｎ分周器、該１／ｎ分周器の出力を
入力して順回計数動作を行う計数手段、該１／ｎ
分周器の出力にしたがつて、該計数手段の計数値
が示すアドレスに、該アドレスが示されている期
間の後半で、該直・並列変換手段の出力を記憶す
るとともに、該１／ｎ分周器の出力にしたがつ
て、該計数手段が示すアドレスに記憶されている
データを、該アドレスが示されている期間の前半
で、並・直列変換手段に出力する記憶素子、該記
憶素子からのデータを該クロツクにしたがつて順
次出力する並・直列変換手段を有することを特徴
とするシフトレジスタである。
データをクロツクにしたがつてｎビツト直・並列
変換する直・並列変換手段、該クロツクを１／ｎ
分周する１／ｎ分周器、該１／ｎ分周器の出力を
入力して順回計数動作を行う計数手段、該１／ｎ
分周器の出力にしたがつて、該計数手段の計数値
が示すアドレスに、該アドレスが示されている期
間の後半で、該直・並列変換手段の出力を記憶す
るとともに、該１／ｎ分周器の出力にしたがつ
て、該計数手段が示すアドレスに記憶されている
データを、該アドレスが示されている期間の前半
で、並・直列変換手段に出力する記憶素子、該記
憶素子からのデータを該クロツクにしたがつて順
次出力する並・直列変換手段を有することを特徴
とするシフトレジスタである。
(e) 発明の実施例
以下、本発明のシフトレジスタの一実施例を第
４図並びに第５図を用いて詳細に説明する。尚、
ここでは、18ビツトシフトレジスタを例にとつて
説明する。
４図並びに第５図を用いて詳細に説明する。尚、
ここでは、18ビツトシフトレジスタを例にとつて
説明する。
第４図は、本発明のシフトレジスタの一実施例
構成図である。図において、３は直・並列変換
器、４は並・直列変換器、５は１／ｎ分周器、６
はRAM、７はアドレスカウンタである。
構成図である。図において、３は直・並列変換
器、４は並・直列変換器、５は１／ｎ分周器、６
はRAM、７はアドレスカウンタである。
第５図は、第４図の動作説明図であり、同図ａ
乃至ｇは、第４図のａ点乃至ｇ点の波形に対応す
る。
乃至ｇは、第４図のａ点乃至ｇ点の波形に対応す
る。
データ入力端子Ａから入力した第５図ａに示す
データは、順にクロツク入力端子Ｂから入力する
第５図ｂに示すクロツクにしたがつて、直・並列
変換器３に入力される。尚、ここでは、直・並列
変換器３は、４ビツトシフトレジスタで構成され
ており、第５図ａに示す直列データを４ビツトず
つ並列データとして出力する。すなわち、データ
速度は、入力データレートの1/4におとされるこ
とになる。
データは、順にクロツク入力端子Ｂから入力する
第５図ｂに示すクロツクにしたがつて、直・並列
変換器３に入力される。尚、ここでは、直・並列
変換器３は、４ビツトシフトレジスタで構成され
ており、第５図ａに示す直列データを４ビツトず
つ並列データとして出力する。すなわち、データ
速度は、入力データレートの1/4におとされるこ
とになる。
また、かかるクロツク入力端子Ｂから入力する
第５図ｂに示すクロツクは、１／ｎ分周器５に
て、1/4分周され、第５図ｃに示すクロツク変換
される。そして、この１／ｎ分周器５の出力は、
RAM６の読出し・書込み制御信号として、
RAM６に入力されるとともに、アドレスカウン
タ７の計数クロツクとしてアドレスカウンタ７に
入力される。
第５図ｂに示すクロツクは、１／ｎ分周器５に
て、1/4分周され、第５図ｃに示すクロツク変換
される。そして、この１／ｎ分周器５の出力は、
RAM６の読出し・書込み制御信号として、
RAM６に入力されるとともに、アドレスカウン
タ７の計数クロツクとしてアドレスカウンタ７に
入力される。
アドレスカウンタ７では、かかる１／ｎ分周器
５の出力（第５図ｃ）の立下りにて計数し、その
計数値をRAM６のアドレスとして出力する。
尚、ここでは、アドレスカウンタは“０〜３”の
計数値を順回するものとする。
５の出力（第５図ｃ）の立下りにて計数し、その
計数値をRAM６のアドレスとして出力する。
尚、ここでは、アドレスカウンタは“０〜３”の
計数値を順回するものとする。
RAM６では、入力する１／ｎ分周器５の出力
の立上りにて、アドレスカウンタ７で指定される
アドレスに格納されているデータを第５図ｆに示
すように、読出し、該格納されているデータを並
列に並・直列変換器４に出力する。また、RAM
６は、入力する１／ｎ分周器５の出力の立下りに
て、アドレスカウンタ７で指定されるアドレス
に、第５図ｅに示すように直・並列変換器３の４
ビツトデータを書込まれる。
の立上りにて、アドレスカウンタ７で指定される
アドレスに格納されているデータを第５図ｆに示
すように、読出し、該格納されているデータを並
列に並・直列変換器４に出力する。また、RAM
６は、入力する１／ｎ分周器５の出力の立下りに
て、アドレスカウンタ７で指定されるアドレス
に、第５図ｅに示すように直・並列変換器３の４
ビツトデータを書込まれる。
そして、かかる、並・直列変換器４に入力され
たデータは、第５図ｇに示す如く、第５図ｂのク
ロツクにしたがつて、出力端子Ｃから順次読出さ
れる。すなわち、この並・直列変換器４の出力
（第５図ｇ）は、第５図ａに示す入力データと同
じ速度で、外部に出力される。
たデータは、第５図ｇに示す如く、第５図ｂのク
ロツクにしたがつて、出力端子Ｃから順次読出さ
れる。すなわち、この並・直列変換器４の出力
（第５図ｇ）は、第５図ａに示す入力データと同
じ速度で、外部に出力される。
尚、ここでは、18ビツトシフトレジスタを例に
とつて説明したが、シフト数は、１／ｎ分周器５
の分周比、アドレスカウンタ７の計数値の設定
数、直・並列変器段３並びに並・直列変換器４の
シフト量ｎを任意にとることにより、種々選ぶこ
とができる。
とつて説明したが、シフト数は、１／ｎ分周器５
の分周比、アドレスカウンタ７の計数値の設定
数、直・並列変器段３並びに並・直列変換器４の
シフト量ｎを任意にとることにより、種々選ぶこ
とができる。
(f) 発明の効果
以上、詳細に説明した如く、本発明のシフトレ
ジスタでは、入力データを一旦、直・並列変換し
て、動作速度をメモリの最高動作速度以下に速度
変換した後、RAMとのアクセスを行うため、
RAMの動作速度に制限がなくなつて、消費電力
が小さく、安価なRAMを使用できる。かつ、シ
フトレジスタの出力データは、入力データと同じ
速度で出力することができる。
ジスタでは、入力データを一旦、直・並列変換し
て、動作速度をメモリの最高動作速度以下に速度
変換した後、RAMとのアクセスを行うため、
RAMの動作速度に制限がなくなつて、消費電力
が小さく、安価なRAMを使用できる。かつ、シ
フトレジスタの出力データは、入力データと同じ
速度で出力することができる。
第１図並びに第３図は、従来のシフトレジスタ
の一構成例を示す図、第２図は第１図の動作説明
図、第４図は本発明のシフトレジスタの一実施例
構成図、第５図は第４図の動作説明図である。 図中、１は高速RAM、２並びに７はアドレス
カウンタ、３は直・並列変換器、４は並・直列変
換器、５は１／ｎ分周器、６はRAM、FF１乃至
FF４はＤ型フリツプフロツプ、Ａはデータ入力
端子、Ｂはクロツク入力端子、Ｃは出力端子であ
る。
の一構成例を示す図、第２図は第１図の動作説明
図、第４図は本発明のシフトレジスタの一実施例
構成図、第５図は第４図の動作説明図である。 図中、１は高速RAM、２並びに７はアドレス
カウンタ、３は直・並列変換器、４は並・直列変
換器、５は１／ｎ分周器、６はRAM、FF１乃至
FF４はＤ型フリツプフロツプ、Ａはデータ入力
端子、Ｂはクロツク入力端子、Ｃは出力端子であ
る。
Claims (1)
- 【特許請求の範囲】 １ 入力データをクロツクにしたがつてｎビツト
直・並列変換する直・並列変換手段、 該クロツクを１／ｎ分周する１／ｎ分周器、 該１／ｎ分周器の出力を入力して順回計数動作
を行う計数手段、 該１／ｎ分周器の出力にしたがつて、該計数手
段の計数値が示すアドレスに、該アドレスが示さ
れている期間の後半で、該直・並列変換手段の出
力を記憶するとともに、該１／ｎ分周器の出力に
したがつて、該計数手段が示すアドレスに記憶さ
れているデータを、該アドレスが示されている期
間の前半で、並・直列変換手段に出力する記憶素
子、 該記憶素子からのデータを該クロツクにしたが
つて順次出力する並・直列変換手段を有すること
を特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198060A JPS59127298A (ja) | 1982-11-11 | 1982-11-11 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198060A JPS59127298A (ja) | 1982-11-11 | 1982-11-11 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127298A JPS59127298A (ja) | 1984-07-23 |
| JPH0310198B2 true JPH0310198B2 (ja) | 1991-02-13 |
Family
ID=16384857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198060A Granted JPS59127298A (ja) | 1982-11-11 | 1982-11-11 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11387008B2 (en) * | 2019-12-31 | 2022-07-12 | Ge-Hitachi Nuclear Energy Americas Llc | Passive containment cooling system for boiling water reactor and method of installation |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI300755B (en) | 2002-10-18 | 2008-09-11 | Yuyama Mfg Co Ltd | Medicine dispensing apparatus |
| CN111786723A (zh) * | 2020-06-29 | 2020-10-16 | 安徽理工大学 | 矿工体征检测vlc系统用ppm编码产生装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925827A (ja) * | 1972-12-01 | 1974-03-07 | ||
| JPS50109636A (ja) * | 1974-01-29 | 1975-08-28 | ||
| JPS5314525A (en) * | 1976-07-26 | 1978-02-09 | Nec Corp | Memory circuit |
| JPS5464934A (en) * | 1977-11-02 | 1979-05-25 | Nippon Telegr & Teleph Corp <Ntt> | Elastic store circuit |
| JPS5515682B2 (ja) * | 1972-11-25 | 1980-04-25 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827438Y2 (ja) * | 1978-07-18 | 1983-06-14 | エヌ・テ−・エヌ東洋ベアリング株式会社 | シフトレジスタ |
-
1982
- 1982-11-11 JP JP57198060A patent/JPS59127298A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515682B2 (ja) * | 1972-11-25 | 1980-04-25 | ||
| JPS4925827A (ja) * | 1972-12-01 | 1974-03-07 | ||
| JPS50109636A (ja) * | 1974-01-29 | 1975-08-28 | ||
| JPS5314525A (en) * | 1976-07-26 | 1978-02-09 | Nec Corp | Memory circuit |
| JPS5464934A (en) * | 1977-11-02 | 1979-05-25 | Nippon Telegr & Teleph Corp <Ntt> | Elastic store circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11387008B2 (en) * | 2019-12-31 | 2022-07-12 | Ge-Hitachi Nuclear Energy Americas Llc | Passive containment cooling system for boiling water reactor and method of installation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59127298A (ja) | 1984-07-23 |
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