JPH0352268B2 - - Google Patents

Description

【発明の詳細な説明】 (i) 技術分野 本発明はランレングス符号復号装置に係り、さ
らに詳細にはフアクシミリ装置におけるモデイフ
アイドハフマン符号などのランレングス符号復号
装置に関するものである。

(ii) 従来技術 従来、フアクシミリ装置の冗長度抑圧方式とし
てモデイフアイドハフマン符号（以下、MH符号
という）化方式が用いられている。MH符号は周
知のように０〜1728のランレングスを64個ごとに
グループ分けし、このグループを表わすメイクア
ツプコード（64，128，192…1728と64の倍数で表
わされる）とそのグループのどのラン長かを表わ
すターミネイテイングコード（１，２，３…64）
との組合わせによりラン長を表わすものである。
すなわち「65」の白ラン長は64を表わす符号語
「11011」と１を表わす符号語「000111」との組み
合わせにより表わされる。

このようなMH符号の復号方法は、マイクロプ
ロセツサなどを用いてデータテーブル用のROM
（リードオンメモリ）などで構成されたメモリに
全MH符号をいわゆる符号の木として格納してお
き、復号化されるべきデータが１ビツトづつ入力
される度に木にそつた各節点においてメモリをア
クセスし木の枝を順次選択してゆき、復号結果を
格納した終端節点のメモリ番地に到達する、とい
う方法が採られていた。このような復号方式はデ
ータの１ビツト入力の度にメモリをアクセスしな
ければならないため、処理ステツプを必然的に多
く必要とし、その結果処理時間が長くなるという
欠点があつた。このため、実用上問題のない処理
速度を得るためには高価な高速のマイクロプロセ
ツサあるいは高速の布線回路を用いなければなら
ないという欠点があつた。

(iii) 目的 本発明は以上の点に鑑みてなされたもので、簡
単で安価な構造により、メモリに対するアクセス
回数を減少することにより高速でランレングス符
号を復号することができるランレングス符号復号
化装置を提供することを目的とする。

(iv) 実施例 MH符号は最初の何桁かに０を含むものが多
い。本発明ではこの点に着目し、最初の何桁かの
０の数をカウントする手段により０の数をカウン
トしその回数だけメモリに対するアクセスを省略
し、また加算手段でメモリ内容と入力データを加
算することにより復号途中のアクセス回数を低減
しようとするものである。まず復号動作の概要に
ついて第１図、第２図を参照して述べる。

第１図に本発明の符号の木によるMH符号の復
号テーブルの一例の一部分を示す。同図において
〈ｘ〉で示されるものはメモリの番地、また（ ）
内に示されている数字はその番地に格納されてい
るメモリ内容で、その横に付記したランレングス
に対応する16進法２桁によるランレングス、ある
いは次に読むべきメモリ番地を決定するためのデ
ータである。たとえば、（B0）という１バイトの
データは２進法に直すと「10110000」になるが、
この最上位桁（MSB）の１はこの番地が終端節
点すなわち復号完了点であることを示すものであ
り、その次の桁の０はこのデータがターミネイテ
イングコードであることを示している。逆に
MSBが０のときはその番地が中間節点でまだ次
に読むべき番地があることを示し、２桁目が１の
ときはそのコードがメイクアツプコードであるこ
とを示すことになる。そして上記の２桁より下の
６桁はターミネイテイングコードの場合、ランレ
ングスそのものを表わし、この場合は「110000」
すなわち10進法で48の白ラン長を表わしている。
逆にメイクアツプコードである場合には、前述の
ようにメイクアツプコードは64の倍数で構成され
ているのでこの６桁を用いてその倍数を示す。

以上のテーブルは白ラン用のもので黒ラン用の
ものは同様に構成したものを別に設ける。

このテーブルを用いた復号動作につき第２図の
説明図を参照して説明する。ただしこのとき白ラ
ン長48を示す「00001011」（ターミネイテイング
コード）が入力されたとする。

上述の復号テーブルのアクセスすべき最初の番
地を決定するには入力されたMH符号の最初の０
（リーデイング０）の数を計数することによつて
決定される。すなわち、「00001011」は０を４個
含んでいるので、前記の計数手段はこれをカウン
トしてカウント値４を得る。このカウント値４に
対応するメモリ番地（ここでは４番地とする）の
内容Ｚ（この値は任意に定めることができる）を
メモリを検索して読み出し、カウント値４に足
し、さらに次のデータ０（カウントされた０の数
が４ということは５桁目は１）を足し、これを次
に読むべきメモリ番地〈ｘ＋０〉とする。

次にこのメモリ番地〈ｘ＋０〉に（第１図の
〈ｘ〉）その内容（02）と次データ１を足し、これ
を次に読むべきメモリ番地〈ｘ＋３〉とする。同
様にしてこのメモリ番地〈ｘ＋３〉に〈ｘ＋３〉
の内容および入力データの次の桁１を足して次に
読むべきメモリ番地〈ｘ＋５〉とする。

〈ｘ＋５〉番地のメモリの内容（B0）は２進
法では「1011 0000」でMSB（最上位ビツト）は
１だから〈ｘ＋５〉は終端節点であり、かつ２桁
目はターミネイテイングコードを示す０であるか
ら、これにより後の６桁を用いて２進法の
「110000」に対応する白ラン長48を読み出して復
号を終了する。

次に第３図に以上第１図、第２図に示した復号
動作を実現する復号回路の一実施例を示す。第３
図の回路は布線論理回路によりものであるがもち
ろんLSIなどによつて構成してもよい。

第３図において入力端子１３から入力された入
力信号は、端子１４から入力されるクロツク信号
に同期して動作する「１」を検出するデータ
「１」検出回路１に入力され、データ「１」検出
回路１の出力はデータ「０」カウンタ２に入力さ
れている。このデータ「１」検出回路１の出力は
データセレクタ３を介して加算回路４に送られて
いる。加算回路４の８ビツトの出力はラツチ９を
介してメモリ８に接続されている。ラツチ９の出
力線Ａ１〜Ａ８は加算回路４の前段に接続された
加算回路に接続されている。メモリ８の読み出し
線の下６桁Ｂ１〜Ｂ６はラツチ７、データセレク
タ６を介して加算回路１６およびもう片側はデー
タセレクタ１１に接続されている。また加算回路
４は信号線４ａによりデータセレクタ３を信号線
４ｂによりメモリ８、ラツチ９を制御し、また端
子１５より動作開始信号あるいは終了信号を入力
される終了検出回路５は信号線５ａを介してデー
タセレクタ３を、信号線５ｂを介して加算回路１
６を、信号線５ｃを介してデータセレクタ６を、
信号線５ｄおよび白ランか黒ランかを示すフリツ
プフロツプ１０を介してメモリ８を制御するよう
構成されている。また、ラツチ７の出力線の最上
位桁（MSB）は終了検出回路５に、またその次
のを示す桁はメイクアツプかターミネイトの出力
を切り換えるデータセレクタ１１に信号線７ａを
介して接続されている。このデータセレクタ１１
の出力には復号出力用のラツチ１２に接続されて
いる。

以上の構成における動作を以下に詳細に説明す
る。

まず、復号を開始する場合には端子１５より復
号開始信号を終了検出回路５に入力する。これに
より終了検出回路５は信号線５ｄを介してフリツ
プフロツプ１０をリセツトし、白符号のフラグを
立てるとともに信号線５ａを介してデータセレク
タ３を図中ｃ側に切り換え、さらに信号線５ｃに
よりデータセレクタ６は図中ａ側にホールドされ
ている。

さて、このとき入力端子１３に前述と同じ白ラ
ン長48を示す「00001011」がクロツク入力端子１
４のクロツクに同期して入力されると、データ
「１」検出回路１がデータ「１」を検出するまで
データ「０」カウンタ２を歩進させ「０」の数を
カウントする。データ「１」検出回路１はデータ
１を検出すると信号線１ａにより加算回路４を制
御して加算回路１６の初期値（00）とデータ
「０」カウンタ２の計数出力〈４〉を加算させそ
の結果を信号線４ｂによりラツチ９にセツトする
とともに信号線４ａによりデータセレクタ３を図
中ｄ側に接続する。

メモリ８はラツチ９の値〈４〉により〈４〉番
地のメモリ内容〈Ｚ〉をラツチ７に出力する（た
だしこのときＺのMSBは０である必要がある。）。
このときラツチ９内の〈４〉の値は加算回路１６
にも送られており、かつデータセレクタ６は前述
のように図中ａ側に接続されているので〈４〉お
よび（Ｚ）は加算回路１６に送られて加算され、
その結果加算回路１６は〈Ｚ＋４〉＝〈ｘ〉を加算
回路４に出力する。

次に端子１３から次のデータ「０」が入力され
るとデータセレクタ３は図中ｄ側に切り換えられ
ているのでこの「０」は直接加算回路４に送ら
れ、ここで加算回路１６の出力〈ｘ〉と加算さ
れ、加算回路４は〈ｘ〉＋０＝０を出力する。こ
れにより同様に信号線４ｂによりラツチ９に〈ｘ
＋０〉がラツチされ、メモリ８は〈ｘ＋０〉番地
の内容（02）をラツチ７に出力する。（02）の
MSBは１でないので終了検出回路５はデータセ
レクタ６を図中ａ側すなわち“途中”側に切り換
えられたままであるから同様に加算回路１６は
〈ｘ＋０〉と（02）を加算し、これを加算回路４
に出力する。

次に加算回路４は前述と同様にして加算回路１
６の出力〈ｘ＋０〉＋（02）と入力データの次の桁
「１」を加算（第２図２行目参照）してその結果
〈ｘ＋３〉をラツチ９に送出する。これによりメ
モリ８からラツチ７に〈ｘ＋３〉の内容（01）が
ラツチされデータセレクタ６を介して加算回路１
６に送られ、〈ｘ＋３〉と加算される。さらに同
様にして加算回路４によりこの〈ｘ＋３〉＋（01）
に入力データの最終桁「１」が加算され、その結
果〈ｘ＋５〉がラツチ９に送られる。

これにより、メモリ８は〈ｘ＋５〉の内容
（B0）をラツチ７に出力するが、これは２進法で
は「1011 0000」でMSBは１、よつてラツチ７の
最上位桁（B8）から終了検出回路５に信号が行
き、終了検出回路５は復号終了を検出し、信号線
５ｃを介してデータセレクタ６を図中ｂすなわち
“終了”側に切り換え、またラツチ７の上から２
桁目（B7）から信号線７ａを介して「０」の信
号が送られ、これによりデータセレクタ１１がタ
ーミネイテイング（TC）側にホールドされ、
「10110000」の下６桁「110000」がデータセレク
タ１１に送られる。データセレクタ１１は図示す
るように12桁の出力の上６桁（メイクアツプ）か
あるいは下６桁（ターミネイテイング）かに入力
された６桁のデータを切り換えるもので、この場
合は「110000」（10進法で48）が下６桁に送られ
るのでラツチ１２に送られるデータは最終的に
「000000110000」となる。

以上の信号動作が終了すると、終了検出回路５
は信号線５ｄを介してフリツプフロツプ１０を黒
用の復号テーブルに切り換え、信号線５ｃを介し
てデータセレクタ６を中間節点側に切り換え、信
号線５ｂにより加算回路１６をリセツトし、また
信号線５ａを介してデータ「１」検出回路１、デ
ータ「０」カウンタ２をリセツトするとともにデ
ータセレクタ３をｃ側に切り換えて、次の入力デ
ータを待つ。

以上の実施例では、入力されたMH符号の最初
の連続した０の数を従来例におけるようにいちい
ちメモリをアクセスせずにカウントするだけで、
最初にアクセスすべきメモリの番地を決定できる
ので、このリーデイング０の数だけメモリアクセ
スの回数を低減することができる。

上述の実施例ではメモリ内容と入力データとを
加算処理して次に読むべきメモリ番地を決定して
いるが、この演算処理は特に加算に限ることなく
他の演算処理によつて次のメモリ番地を決定する
ようにしてもよいのはもちろんである。また、上
記の実施例ではモデイフアイドハフマン符号の複
号装置を例にとり説明したが、他の符号の復号に
も応用できる。

(v) 効果 以上のように本発明によれば、夫々１又は０の
値の複数のビツトを有するコード信号をランレン
グス符号に復号するための復号テーブルを格納し
た記憶手段を有し、コード信号の各ビツトの値と
前記記憶手段から読み出したデータに基づいて前
記記憶手段を順次アクセスすることによりコード
信号の復号を行なうランレングス符号復号装置に
おいて、前記コード信号のビツトの一方の値を計
数する手段と、前記計数手段の計数値に従つて最
初にアクセスする前記記憶手段のアドレスを決定
し、以降前記計数手段により計数しなかつたビツ
トの値と前記記憶手段から読み出したデータに基
づいて順次前記記憶手段をアクセスする手段によ
り、メモリに格納しておく復号テーブルの規模を
従来に比して大幅に縮小できるとともにアクセス
回数を減らせるので復号処理の高速化が図れ、比
較的低速な素子を用いて簡単、安価にランレング
ス符号復号装置を実現できるという優れた効果が
ある。

【図面の簡単な説明】

第１図は本発明の復号テーブルの構成を示す説
明図、第２図は本発明の復号動作の概要を示す説
明図、第３図は本発明のランレングス符号復号装
置の構成を示すブロツク図である。 １…データ「１」検出回路、１…データ「０」
カウンタ、３，６，１１…データセレクタ、４，
１６…加算回路、５…終了検出回路、７，９，１
２…ラツチ、１０…フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 夫々１又は０の値の複数のビツトを有するコ
   ード信号をランレングス符号に復号するための復
   号テーブルを格納した記憶手段を有し、コード信
   号の各ビツトの値と前記記憶手段から読み出した
   データに基づいて前記記憶手段を順次アクセスす
   ることによりコード信号の復号を行なうランレン
   グス符号復号装置において、 前記コード信号のビツトの一方の値を計数する
   手段と、 前記計数手段の計数値に従つて最初にアクセス
   する前記記憶手段のアドレスを決定し、以降前記
   計数手段により計数しなかつたビツトの値と前記
   記憶手段から読み出したデータに基づいて順次前
   記記憶手段をアクセスする手段を有することを特
   徴とするランレングス符号復号装置。