JPS6117480Y2 - - Google Patents
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- JPS6117480Y2 JPS6117480Y2 JP1983188580U JP18858083U JPS6117480Y2 JP S6117480 Y2 JPS6117480 Y2 JP S6117480Y2 JP 1983188580 U JP1983188580 U JP 1983188580U JP 18858083 U JP18858083 U JP 18858083U JP S6117480 Y2 JPS6117480 Y2 JP S6117480Y2
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- memory
- data
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- 230000015654 memory Effects 0.000 claims description 59
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
【考案の詳細な説明】
考案の技術分野
本考案はデータを格納するメモリ装置に関する
ものである。
ものである。
従来技術との問題点
一般に、デイジタルメモリは、１つはアドレス
のビツト数が４，８，１６，等になつており、通
常はデータ側もこれに合わせて４の整数倍のビツ
ト数で１つの文字データ又はワードが構成されて
いる。しかしながら、例えばIDカードリーダに
おいては、４ビツトのデータ部と、１ビツトのパ
リテイ部とによつて１つの文字データが構成され
ており、したがつて１つの文字データは５ビツト
から成つている。このため、IDカードの文字デ
ータをメモリに格納する場合には、読出し時の便
宜を考えて、第１図に示す如く４ビツトのデータ
部D1，D2，……Ｄoとそれぞれこのデータ部に対
応した１ビツトのパリテイ部P1，P2，……，Ｐo
とから成るいくつかの連続したIDカード文字デ
ータ群を構成してメモリに格納するが、この場合
には、第２図に示すように、１アドレスが４ビツ
トで構成されるメモリ１及び２を用意し、１つの
IDカードデータに１つのアドレスを割り当て、
メモリ１の所定のアドレスAmにデータ部の４ビ
ツトの情報を格納し、メモリ２のアドレスAmに
パリテイ部の１ビツトの情報を格納していた。し
たがつて、メモリ２の格アドレスには１ビツトの
情報を格納するだけであるので、残りの３ビツト
分が全く無駄となり、このため記録密度が低下
し、メモリ装置の価格が結果的に高価となつてし
まう問題点を有している。
のビツト数が４，８，１６，等になつており、通
常はデータ側もこれに合わせて４の整数倍のビツ
ト数で１つの文字データ又はワードが構成されて
いる。しかしながら、例えばIDカードリーダに
おいては、４ビツトのデータ部と、１ビツトのパ
リテイ部とによつて１つの文字データが構成され
ており、したがつて１つの文字データは５ビツト
から成つている。このため、IDカードの文字デ
ータをメモリに格納する場合には、読出し時の便
宜を考えて、第１図に示す如く４ビツトのデータ
部D1，D2，……Ｄoとそれぞれこのデータ部に対
応した１ビツトのパリテイ部P1，P2，……，Ｐo
とから成るいくつかの連続したIDカード文字デ
ータ群を構成してメモリに格納するが、この場合
には、第２図に示すように、１アドレスが４ビツ
トで構成されるメモリ１及び２を用意し、１つの
IDカードデータに１つのアドレスを割り当て、
メモリ１の所定のアドレスAmにデータ部の４ビ
ツトの情報を格納し、メモリ２のアドレスAmに
パリテイ部の１ビツトの情報を格納していた。し
たがつて、メモリ２の格アドレスには１ビツトの
情報を格納するだけであるので、残りの３ビツト
分が全く無駄となり、このため記録密度が低下
し、メモリ装置の価格が結果的に高価となつてし
まう問題点を有している。
考案の目的
本考案は上述の問題点にかんがみてなされたも
のであり、その目的とするところは、データビツ
トとパリテイビツトとからなる文字データのビツ
ト数がメモリ装置の１アドレスの記憶容量のビツ
ト数と一致しないような場合にも使用されない無
駄な記憶領域をメモリに生じさせることなくこれ
らの文字データを効率よくメモリに格納してメモ
リの有効利用を図れるようにするとともに文字デ
ータの読出し時の便宜をも損なわないようにした
メモリ装置を提供することにある。
のであり、その目的とするところは、データビツ
トとパリテイビツトとからなる文字データのビツ
ト数がメモリ装置の１アドレスの記憶容量のビツ
ト数と一致しないような場合にも使用されない無
駄な記憶領域をメモリに生じさせることなくこれ
らの文字データを効率よくメモリに格納してメモ
リの有効利用を図れるようにするとともに文字デ
ータの読出し時の便宜をも損なわないようにした
メモリ装置を提供することにある。
考案の構成
本考案において、4nは（ｎは正の整数）ビツ
トのデータビツトと１ビツトのパリテイビツトと
から成る文字データを、読出し時には4N（Ｎは
正の整数）個分一度に読み出せるように格納する
メモリ装置であつて、１アドレスの容量が4n×
4nビツトの第１メモリと、１アドレスの容量が
4Nビツトの第２メモリと、4N個の文字データを
１単位データとし、各単位データ毎に単位データ
中のデータビツト部分を前記第１メモリの１つの
アドレスに格納する手段と、該単位データ中のパ
リテイビツト部分を前記１つのアドレスに対応す
る前記第２メモリのアドレスに格納する手段とを
備えたことを特徴とするメモリ装置が提供され
る。
トのデータビツトと１ビツトのパリテイビツトと
から成る文字データを、読出し時には4N（Ｎは
正の整数）個分一度に読み出せるように格納する
メモリ装置であつて、１アドレスの容量が4n×
4nビツトの第１メモリと、１アドレスの容量が
4Nビツトの第２メモリと、4N個の文字データを
１単位データとし、各単位データ毎に単位データ
中のデータビツト部分を前記第１メモリの１つの
アドレスに格納する手段と、該単位データ中のパ
リテイビツト部分を前記１つのアドレスに対応す
る前記第２メモリのアドレスに格納する手段とを
備えたことを特徴とするメモリ装置が提供され
る。
考案の実施例
以下、図示の実施例により本考案を詳細に説明
する。
する。
第３図には、本考案の一実施例としてのメモリ
（記憶）装置が示される。第３図において、記憶
装置１０は、IDカードのデータをメモリに格納
するための記憶装置である。IDカードのデータ
は、第１図に示すように、各１文字のデータは５
ビツトから成り、そのうちの初めの４ビツトがデ
ータビツトD1，D2，……，であり、残りの１ビ
ツトがパリテイビツトP1，P2，……Ｐoとなつて
いる。これらの多数の文字データは図示しないカ
ードリーダによりビツトシリアルな読出し信号S1
として第１図に示すような形態で読み出されて記
憶装置１０に入力される。なお、第１図で記号
SORで示されるデータはこの一連の文字データ
の先頭を示すためのコード信号である。第１図に
示す形態の読出し信号S1は、各文字データW1，
W2，……毎に並列変換するため、直列／並列変
換回路１１に入力される。直列／並列変換回路１
１は、６ビツトのシフトレジスタ１２と、５ビツ
トのシフトレジスタ１３とを備え、シフトレジス
タ１２には読出し信号S1と、パラメータ発生器１
４からの所定のコード信号S2とが入力される。こ
のコード信号S2は読出しS1の最初の５ビツト、す
なわち最初の１つの文字データが丁度シフトレジ
スタ１２に入力され終わつた時点を検出するため
のものであり、（100000）のコードが選ばれてい
る。したがつて、読出信号S1を入力するに先立つ
て、シフトレジスタ１２にコード信号S2をセツト
したのち、読出し信号S1をシフトレジスタ１２に
順次に入力すると、コード信号S2中の「１」デー
タが順次に送られ、読出し信号S1のうちの最初の
５ビツトがシフトレジスタ１２に入力され終つた
時、上記「１」のデータが出力線１５に現れる。
したがつて、出力線１５のレベルを鑑視している
ことにより、最初の１文字分のデータがシフトレ
ジスタ１２にセツトされたことを検出することが
できる。第１図から分かるように、このときライ
ン１６に現われる並列データS3はSOR信号であ
り、これは図示しないSOR信号解読回路により
解読される。このようにしてビツト同期が確立し
し、かつ読出し信号S1の頭出し動作が終了する
と、ビツトシリアルな読出し信号S2は順次文字デ
ータW1，W2，……Ｗo毎にシフトレジスタ１３
に５ビツトの並列データS3に送られ、ここで各文
字データはデータビツト部分から成る４ビツトの
並列データビツト信号S4とパリテイビツト部分か
ら成る１ビツトのパリテイビツト信号S5とに分け
て取り出される。
（記憶）装置が示される。第３図において、記憶
装置１０は、IDカードのデータをメモリに格納
するための記憶装置である。IDカードのデータ
は、第１図に示すように、各１文字のデータは５
ビツトから成り、そのうちの初めの４ビツトがデ
ータビツトD1，D2，……，であり、残りの１ビ
ツトがパリテイビツトP1，P2，……Ｐoとなつて
いる。これらの多数の文字データは図示しないカ
ードリーダによりビツトシリアルな読出し信号S1
として第１図に示すような形態で読み出されて記
憶装置１０に入力される。なお、第１図で記号
SORで示されるデータはこの一連の文字データ
の先頭を示すためのコード信号である。第１図に
示す形態の読出し信号S1は、各文字データW1，
W2，……毎に並列変換するため、直列／並列変
換回路１１に入力される。直列／並列変換回路１
１は、６ビツトのシフトレジスタ１２と、５ビツ
トのシフトレジスタ１３とを備え、シフトレジス
タ１２には読出し信号S1と、パラメータ発生器１
４からの所定のコード信号S2とが入力される。こ
のコード信号S2は読出しS1の最初の５ビツト、す
なわち最初の１つの文字データが丁度シフトレジ
スタ１２に入力され終わつた時点を検出するため
のものであり、（100000）のコードが選ばれてい
る。したがつて、読出信号S1を入力するに先立つ
て、シフトレジスタ１２にコード信号S2をセツト
したのち、読出し信号S1をシフトレジスタ１２に
順次に入力すると、コード信号S2中の「１」デー
タが順次に送られ、読出し信号S1のうちの最初の
５ビツトがシフトレジスタ１２に入力され終つた
時、上記「１」のデータが出力線１５に現れる。
したがつて、出力線１５のレベルを鑑視している
ことにより、最初の１文字分のデータがシフトレ
ジスタ１２にセツトされたことを検出することが
できる。第１図から分かるように、このときライ
ン１６に現われる並列データS3はSOR信号であ
り、これは図示しないSOR信号解読回路により
解読される。このようにしてビツト同期が確立し
し、かつ読出し信号S1の頭出し動作が終了する
と、ビツトシリアルな読出し信号S2は順次文字デ
ータW1，W2，……Ｗo毎にシフトレジスタ１３
に５ビツトの並列データS3に送られ、ここで各文
字データはデータビツト部分から成る４ビツトの
並列データビツト信号S4とパリテイビツト部分か
ら成る１ビツトのパリテイビツト信号S5とに分け
て取り出される。
記憶装置１０は、上述のようにして分離された
並列データビツト信号S4を格納するためのデータ
メモリ１７と、パリテイビツト信号S5を格納する
パリテイメモリ１８とを有している。この記憶装
置１０では、このようにして各メモリ１７，１８
に分離して格納された各データを、読出し時に４
文字データ分まとめて出力できるように、データ
メモリ１７は４ビツトのメモリチツプが４つで構
成され、一方、パリテイメモリ１８は４ビツトの
メモリチツプが１つで構成されている。
並列データビツト信号S4を格納するためのデータ
メモリ１７と、パリテイビツト信号S5を格納する
パリテイメモリ１８とを有している。この記憶装
置１０では、このようにして各メモリ１７，１８
に分離して格納された各データを、読出し時に４
文字データ分まとめて出力できるように、データ
メモリ１７は４ビツトのメモリチツプが４つで構
成され、一方、パリテイメモリ１８は４ビツトの
メモリチツプが１つで構成されている。
第４図には、第３図装置におけるこれらのメモ
リ１７，１８の構成が図式的に示されている。デ
ータメモリ１７は、４つのメモリチツプ１９，２
０，２１，２２から成り、各メモリチツプにおい
て１アドレスのビツト容量は４ビツトとなつてい
る。一方、パリテイメモリ１８は１アドレスのビ
ツト容量が４ビツトのメモリチツプ２３から成
り、後述するアドレスカウンタ回路からのアドレ
ス指定により、アドレスA1，A2……Ａoが指定さ
れると、各メモリチツプ１９〜２３の各アドレス
の内容が一度に読み出される。或るアドレスAx
を指定したとき、４文字分の文字データが出され
るように、データメモリ１７の各メモリチツプ１
９〜２２の各アドレスAxには４ビツトから成る
データビツト部分Ｄo，Ｄo＋1，Ｄo＋2，Ｄo＋3が
それぞれ格納され、メモリチツプ２３のアドレス
Axにはこれらのデータビツト部分と組み合わさ
れるべきパリテイビツト部分Ｐo，Ｐo＋1，Ｐo＋
2，Ｐo＋3が格納されるようになつている。
リ１７，１８の構成が図式的に示されている。デ
ータメモリ１７は、４つのメモリチツプ１９，２
０，２１，２２から成り、各メモリチツプにおい
て１アドレスのビツト容量は４ビツトとなつてい
る。一方、パリテイメモリ１８は１アドレスのビ
ツト容量が４ビツトのメモリチツプ２３から成
り、後述するアドレスカウンタ回路からのアドレ
ス指定により、アドレスA1，A2……Ａoが指定さ
れると、各メモリチツプ１９〜２３の各アドレス
の内容が一度に読み出される。或るアドレスAx
を指定したとき、４文字分の文字データが出され
るように、データメモリ１７の各メモリチツプ１
９〜２２の各アドレスAxには４ビツトから成る
データビツト部分Ｄo，Ｄo＋1，Ｄo＋2，Ｄo＋3が
それぞれ格納され、メモリチツプ２３のアドレス
Axにはこれらのデータビツト部分と組み合わさ
れるべきパリテイビツト部分Ｐo，Ｐo＋1，Ｐo＋
2，Ｐo＋3が格納されるようになつている。
第３図に戻ると、直列／並列変換回路１１から
出力される信号S4，S5を、第４図に基づいて説明
したように、４文字分の文字データを１単位とし
て同一のアドレスに格納するためアドレスカウン
タ回路２４が設けられている。アドレスカウンタ
回路２４は、図示しない書込みパルス発生器から
の書込みパルス信号S6によつてカウント動作を行
う４進カウンタ２５と、４進カウンタ２５からの
桁上げパルスQ1によりカウント動作を行うアド
レスカウンタ２６とから成つている。４進カウン
タ２５からのカウント出力はチツプ指定信号S7と
してデータメモリ１７に入力され、一方、アドレ
スカウンタ２６からののアドレス信号S8はデータ
メモリ１７及びパリテイメモリ１８に供給され、
各チツプメモリのアドレスを指定するようになつ
ている。
出力される信号S4，S5を、第４図に基づいて説明
したように、４文字分の文字データを１単位とし
て同一のアドレスに格納するためアドレスカウン
タ回路２４が設けられている。アドレスカウンタ
回路２４は、図示しない書込みパルス発生器から
の書込みパルス信号S6によつてカウント動作を行
う４進カウンタ２５と、４進カウンタ２５からの
桁上げパルスQ1によりカウント動作を行うアド
レスカウンタ２６とから成つている。４進カウン
タ２５からのカウント出力はチツプ指定信号S7と
してデータメモリ１７に入力され、一方、アドレ
スカウンタ２６からののアドレス信号S8はデータ
メモリ１７及びパリテイメモリ１８に供給され、
各チツプメモリのアドレスを指定するようになつ
ている。
更に、桁上げパルスQ1はパリテイメモリ１８
に書込みパルスとして印加されており、桁上げパ
ルスP1が出力された時、パリテイメモリ１８には
パリテイレジスタ２７の内容をアドレス信号S8で
指定されたアドレスに書き込むことができる。パ
リテイレジスタ２７は４ビツトのシフトレジスタ
で構成されており、書込みパルス信号S6によつて
シフトレジスタ１３からのパリテイビツト信号S5
が書き込まれるようになつている。
に書込みパルスとして印加されており、桁上げパ
ルスP1が出力された時、パリテイメモリ１８には
パリテイレジスタ２７の内容をアドレス信号S8で
指定されたアドレスに書き込むことができる。パ
リテイレジスタ２７は４ビツトのシフトレジスタ
で構成されており、書込みパルス信号S6によつて
シフトレジスタ１３からのパリテイビツト信号S5
が書き込まれるようになつている。
次に、各メモリ１７，１８への書込み動作につ
いて述べる。直列／並列変換回路１１から文字デ
ータW1に対する並列データビツト信号S4とパリ
テイビツト信号S5とが出力され、書込みパルス信
号S6が出力されると、パリテイビツトP1がパリテ
イレジスタ２７に格納されると共にデータビツト
D1がメモリ１７内に格納される。この時、アド
レスカウンタ２６はアドレス信号S8が「１」であ
り、かつ４進カウンタ２５はチツプ指定信号S7が
「１」となるように初期設定してあるので、デー
タメモリ１７は、チツプ指定信号S7によりメモリ
チツプ１９が選択され、かつアドレス信号S8によ
りアドレスA1が指定されているので、データビ
ツトD1はメモリチツプ１９のアドレスA1に格納
される。次にシフトレジスタ１３からデータビツ
トD2とパリテイビツトP2が出力され、次の書込
みパルス信号S6が出力されると、パリテイビツト
P2がパリテイレジスタ２７に格納される。このと
き４進カウンタ２５が１つだけ加算されチツプ指
定信号S7の内容が「２」となり、メモリチツプ２
０のアドレスA1が指定されるのでデータビツト
D2はメモリチツプ２０のアドレスA1に格納され
る。同様にして、次の書込みパルス信号S6により
データビツトD3がメモリチツプ２１のアドレス
A1に格納され、パリテイビツトP3がパリテイレ
ジスタ２７に格納される。更に次の書込みパルス
信号S6が出力されると、データビツトD4はメモ
リチツプ２２のアドレスA1に格納されると共
に、パリテイビツトP4がパリテイレジスタ２７に
格納されるが、このとき４進カウンタ２５から桁
上げパルスQ1が出力されてパリテイメモリ１８
に書込みパルスとして印加されるので、パリテイ
レジスタ２７の内容、すなわち、４個のパリテイ
ビツトP1，P2，P3，P4がメモリチツプ２３のアド
レスA1に格納される。しかる後、アドレスカウ
ンタ２６は桁上げパルスQ1によりカウンタアツ
プされ、アドレス信号S8の内容が「２」となり、
各メモリチツプのアドレスA2を指定する状態と
なる。
いて述べる。直列／並列変換回路１１から文字デ
ータW1に対する並列データビツト信号S4とパリ
テイビツト信号S5とが出力され、書込みパルス信
号S6が出力されると、パリテイビツトP1がパリテ
イレジスタ２７に格納されると共にデータビツト
D1がメモリ１７内に格納される。この時、アド
レスカウンタ２６はアドレス信号S8が「１」であ
り、かつ４進カウンタ２５はチツプ指定信号S7が
「１」となるように初期設定してあるので、デー
タメモリ１７は、チツプ指定信号S7によりメモリ
チツプ１９が選択され、かつアドレス信号S8によ
りアドレスA1が指定されているので、データビ
ツトD1はメモリチツプ１９のアドレスA1に格納
される。次にシフトレジスタ１３からデータビツ
トD2とパリテイビツトP2が出力され、次の書込
みパルス信号S6が出力されると、パリテイビツト
P2がパリテイレジスタ２７に格納される。このと
き４進カウンタ２５が１つだけ加算されチツプ指
定信号S7の内容が「２」となり、メモリチツプ２
０のアドレスA1が指定されるのでデータビツト
D2はメモリチツプ２０のアドレスA1に格納され
る。同様にして、次の書込みパルス信号S6により
データビツトD3がメモリチツプ２１のアドレス
A1に格納され、パリテイビツトP3がパリテイレ
ジスタ２７に格納される。更に次の書込みパルス
信号S6が出力されると、データビツトD4はメモ
リチツプ２２のアドレスA1に格納されると共
に、パリテイビツトP4がパリテイレジスタ２７に
格納されるが、このとき４進カウンタ２５から桁
上げパルスQ1が出力されてパリテイメモリ１８
に書込みパルスとして印加されるので、パリテイ
レジスタ２７の内容、すなわち、４個のパリテイ
ビツトP1，P2，P3，P4がメモリチツプ２３のアド
レスA1に格納される。しかる後、アドレスカウ
ンタ２６は桁上げパルスQ1によりカウンタアツ
プされ、アドレス信号S8の内容が「２」となり、
各メモリチツプのアドレスA2を指定する状態と
なる。
次に書込みパルス信号S6が出力されると、４進
カウンタの内容が再び「１」となり、文字データ
W5〜W8を同様にして第４図に示すように各メモ
リチツプ内に格納する。文字データW9，W10，
……Ｗo，……いついても全く同様にしてメモリ
１７，１８に格納することができる。
カウンタの内容が再び「１」となり、文字データ
W5〜W8を同様にして第４図に示すように各メモ
リチツプ内に格納する。文字データW9，W10，
……Ｗo，……いついても全く同様にしてメモリ
１７，１８に格納することができる。
このように、４つの文字データを１つの単位と
し、これら４つの文字データの各データビツト部
分はメモリ１７内の４つのメモリチツプの同一の
アドレスにそれぞれ格納し、各パリテイビツト部
分はメモリ１８内の上記アドレスと同じアドレス
に一括して格納される。したがつて、読出した時
にあるアドレスを指定すると、４つの文字データ
についてのデータビツトとパリテイビツトとが同
時に出力され、メモリ１７から出力されたデータ
ビツトは、メモリ１８から出力されるパリテイビ
ツトとパリテイ照合回路２８にて照合された後、
バスライン２９を介して送出される。
し、これら４つの文字データの各データビツト部
分はメモリ１７内の４つのメモリチツプの同一の
アドレスにそれぞれ格納し、各パリテイビツト部
分はメモリ１８内の上記アドレスと同じアドレス
に一括して格納される。したがつて、読出した時
にあるアドレスを指定すると、４つの文字データ
についてのデータビツトとパリテイビツトとが同
時に出力され、メモリ１７から出力されたデータ
ビツトは、メモリ１８から出力されるパリテイビ
ツトとパリテイ照合回路２８にて照合された後、
バスライン２９を介して送出される。
第４図から分かるように、記憶装置１０によつ
て上述のように文字データを格納すると、メモリ
１７，１８内のメモリチツプに文字データを極め
て効率よく格納することができる上に、１つのア
ドレスを指定することにより４文字分の文字デー
タのデータビツト部分とパリテイビツト部分とを
同時に読み出すことができる。
て上述のように文字データを格納すると、メモリ
１７，１８内のメモリチツプに文字データを極め
て効率よく格納することができる上に、１つのア
ドレスを指定することにより４文字分の文字デー
タのデータビツト部分とパリテイビツト部分とを
同時に読み出すことができる。
本考案の実施にあたつては種々の変形形態が可
能である。例えば、上記実施例では、１文字分の
文字データが４ビツトのデータビツトと、１ビツ
トのパリテイビツトから成る場合について述べた
が、本考案はデータビツトが４ビツトの場合に限
られるものではなく、４ビツトの整数倍であつて
もよく、また、１つのアドレスに対応して格納す
る文字データの数は４つに限られることなく４の
整数倍であつてもよい。
能である。例えば、上記実施例では、１文字分の
文字データが４ビツトのデータビツトと、１ビツ
トのパリテイビツトから成る場合について述べた
が、本考案はデータビツトが４ビツトの場合に限
られるものではなく、４ビツトの整数倍であつて
もよく、また、１つのアドレスに対応して格納す
る文字データの数は４つに限られることなく４の
整数倍であつてもよい。
考案の効果
本考案によれば、データビツトとパリテイビツ
トとからなる文字データのビツト数がメモリ装置
の１アドレスの記憶容量のビツト数と一致しない
ような場合にも、使用されない無駄な記憶領域を
メモリに生じさせることなくこれらの文字データ
を効率よくメモリに格納してメモリ使用効率を
100％にすることができる。また文字データの読
出し時には必ずデータビツト部分とこれに対応す
るパリテイビツト部分とが同時に読み出せるの
で、読出し時の便宜を損なうことがない。
トとからなる文字データのビツト数がメモリ装置
の１アドレスの記憶容量のビツト数と一致しない
ような場合にも、使用されない無駄な記憶領域を
メモリに生じさせることなくこれらの文字データ
を効率よくメモリに格納してメモリ使用効率を
100％にすることができる。また文字データの読
出し時には必ずデータビツト部分とこれに対応す
るパリテイビツト部分とが同時に読み出せるの
で、読出し時の便宜を損なうことがない。
第１図はIDカードデータの読出し時のデータ
形式を示す図、第２図は第１図に示されるデータ
をメモリに格納する場合の従来装置による格納方
法を説明するための説明図、第３図は本考案の一
実施例としてのメモリ装置のブロツク図、第４図
は第３図装置におけるデータメモリ及びパリテイ
メモリの構成を示す構成図である。 １０……記憶装置、１１……直列／並列変換回
路、１７……データメモリ、１８……パリテイメ
モリ、１９，２０，２１，２２，２３……メモリ
チツプ、A1，A2，Ａo……アドレス、D1，D2，…
…データビツト、P1，P2，……パリテイビツト、
S1……読出し信号、S4……並列データビツト信
号、S5……パリテイビツト信号、W1，W2，……
文字データ。
形式を示す図、第２図は第１図に示されるデータ
をメモリに格納する場合の従来装置による格納方
法を説明するための説明図、第３図は本考案の一
実施例としてのメモリ装置のブロツク図、第４図
は第３図装置におけるデータメモリ及びパリテイ
メモリの構成を示す構成図である。 １０……記憶装置、１１……直列／並列変換回
路、１７……データメモリ、１８……パリテイメ
モリ、１９，２０，２１，２２，２３……メモリ
チツプ、A1，A2，Ａo……アドレス、D1，D2，…
…データビツト、P1，P2，……パリテイビツト、
S1……読出し信号、S4……並列データビツト信
号、S5……パリテイビツト信号、W1，W2，……
文字データ。
Claims (1)
- 【実用新案登録請求の範囲】 4n（ｎは正の整数）ビツトのデータビツトと
１ビツトのパリテイビツトとからなる文字データ
が多数シリアルに配列された文字データ列を格納
するメモリ装置であつて、 ビツトシリアルな文字データをビツトパラレル
な文字データに変換する直並列変換回路１１、 １アドレスの記憶容量が4nビツトのメモリ部
が4N（Ｎは正の整数）個で構成され、該直並列
変換回路からデータビツトがデータ入力されるデ
ータメモリ１７、 文字データの入力毎に発生される書込みパルス
を計数するカウンタからなり、4N個の書込みパ
ルスを計数する毎に桁上げパルスを出力するとと
もに、その計数値により該データメモリのメモリ
部の１つを順次に選択するメモリ部選択回路２
５、 該直並列変換回路に順次に入力される文字デー
タのパリテイビツトを順次に4N個記憶するパリ
テイレジスタ２７、 １アドレスの記憶容量が4Nビツトであり、該
パリテイレジスタからの4N個のパリテイビツト
がデータ入力され該桁上げパルスの入力時に書込
み許可となるパリテイメモリ１８、および、 該メモリ部選択回路の桁上げパルスを計数して
その計数値を該データメモリおよび該パリテイメ
モリのアドレスとするアドレス指定回路２６、を
具備するメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18858083U JPS59112400U (ja) | 1983-12-08 | 1983-12-08 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18858083U JPS59112400U (ja) | 1983-12-08 | 1983-12-08 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112400U JPS59112400U (ja) | 1984-07-28 |
| JPS6117480Y2 true JPS6117480Y2 (ja) | 1986-05-28 |
Family
ID=30406790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18858083U Granted JPS59112400U (ja) | 1983-12-08 | 1983-12-08 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112400U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9514283B2 (en) | 2008-07-09 | 2016-12-06 | Baxter International Inc. | Dialysis system having inventory management including online dextrose mixing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130331A (ja) * | 1974-04-01 | 1975-10-15 | ||
| JPS5392633A (en) * | 1977-01-25 | 1978-08-14 | Mitsubishi Electric Corp | Read only memory unit |
-
1983
- 1983-12-08 JP JP18858083U patent/JPS59112400U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130331A (ja) * | 1974-04-01 | 1975-10-15 | ||
| JPS5392633A (en) * | 1977-01-25 | 1978-08-14 | Mitsubishi Electric Corp | Read only memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9514283B2 (en) | 2008-07-09 | 2016-12-06 | Baxter International Inc. | Dialysis system having inventory management including online dextrose mixing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112400U (ja) | 1984-07-28 |
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