JPH0619913B2 - ビデオフオ−マツト信号に担持されるデ−タのエラ−訂正方式 - Google Patents
ビデオフオ−マツト信号に担持されるデ−タのエラ−訂正方式Info
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- JPH0619913B2 JPH0619913B2 JP59062620A JP6262084A JPH0619913B2 JP H0619913 B2 JPH0619913 B2 JP H0619913B2 JP 59062620 A JP59062620 A JP 59062620A JP 6262084 A JP6262084 A JP 6262084A JP H0619913 B2 JPH0619913 B2 JP H0619913B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、ビデオフォーマット信号の再生方式に関し、
特に、ビデオフォーマット信号に担持されたデータのエ
ラー訂正方式に関する。
特に、ビデオフォーマット信号に担持されたデータのエ
ラー訂正方式に関する。
背景技術 水平及び垂直同期信号等を含むいわゆるビデオフォーマ
ット信号ビデオ信号のみならず時間軸圧縮音声データあ
るいはコントロールデータ等のディジタルデータを挿入
してビデオディスク等の記録媒体を記録してこれを該コ
ントロールデータに従って再生していわゆる音声付静止
画再生（ＳＷＳ）あるいはコンピュータとの協動動作に
よってビデオゲーム機等の高度なビデオ表示装置を構成
し得るビデオフォーマット記録再生方式が即に提案され
ている。
ット信号ビデオ信号のみならず時間軸圧縮音声データあ
るいはコントロールデータ等のディジタルデータを挿入
してビデオディスク等の記録媒体を記録してこれを該コ
ントロールデータに従って再生していわゆる音声付静止
画再生（ＳＷＳ）あるいはコンピュータとの協動動作に
よってビデオゲーム機等の高度なビデオ表示装置を構成
し得るビデオフォーマット記録再生方式が即に提案され
ている。
かかるビデオフォーマット記録再生方式においては、デ
ィジタルデータにエラーが生じる可能性が高いので記録
媒体から読み取られたビデオフォーマット信号に含まれ
るディジタルデータのエラー訂正を実行すべくディジタ
ルデータに予めエラー訂正用冗長ビットを対応させてビ
デオフォーマット信号に挿入しておき、該エラー訂正用
冗長ビットによってディジタルデータのエラー訂正を再
生系において実行している。
ィジタルデータにエラーが生じる可能性が高いので記録
媒体から読み取られたビデオフォーマット信号に含まれ
るディジタルデータのエラー訂正を実行すべくディジタ
ルデータに予めエラー訂正用冗長ビットを対応させてビ
デオフォーマット信号に挿入しておき、該エラー訂正用
冗長ビットによってディジタルデータのエラー訂正を再
生系において実行している。
かかるエラー訂正をなすためには、受信し若しは記録媒
体から読み取られたビデオフォーマット信号から抽出し
たディジタルデータを一旦バッファメモリにｎ（ｎは自
然数）次元配列、例えば３次元配列、のデータブロック
とし記録して該データブロック毎にエラー訂正用冗長ビ
ットによってエラー検出及びエラー訂正をなすのが通常
である。
体から読み取られたビデオフォーマット信号から抽出し
たディジタルデータを一旦バッファメモリにｎ（ｎは自
然数）次元配列、例えば３次元配列、のデータブロック
とし記録して該データブロック毎にエラー訂正用冗長ビ
ットによってエラー検出及びエラー訂正をなすのが通常
である。
上記した如きビデオフォーマット信号記録再生方式にお
いては、限られた時間軸長の各フィールド（又はフレー
ム）内に各データを効率的に挿入しかつ、ビデオフォー
マット信号からの該データの抽出タイミングとエラー訂
正タイミングとをバランスさせて再生系全体の効率的動
作をなすと共にメモリの効率的に利用を図ることが望ま
れるのである。
いては、限られた時間軸長の各フィールド（又はフレー
ム）内に各データを効率的に挿入しかつ、ビデオフォー
マット信号からの該データの抽出タイミングとエラー訂
正タイミングとをバランスさせて再生系全体の効率的動
作をなすと共にメモリの効率的に利用を図ることが望ま
れるのである。
発明の概要 そこで、本発明はビデオフォーマット信号に各データを
効率的に配置すると共に得られるビデオフォーマット信
号からのデータ抽出タイミングとエラー訂正タイミング
との整合性を向上せしめかつメモリの効率的利用をなし
得るバデオフォーマット信号データをエラー訂正方式を
提供することを目的とするものである。
効率的に配置すると共に得られるビデオフォーマット信
号からのデータ抽出タイミングとエラー訂正タイミング
との整合性を向上せしめかつメモリの効率的利用をなし
得るバデオフォーマット信号データをエラー訂正方式を
提供することを目的とするものである。
本発明によるエラー訂正方式においては、コントロール
データ及びこれに対応するコントロールデータエラー訂
正用冗長ビットからなるコントロールデータブロックを
２つの小ブロックに分割してこれらをを時間軸上隣接す
る第１及び第２フィールドに振り分けて収容して第１フ
ィールドには情報データと情報データエラー訂正用冗長
ビットとからなる情報データブロックをも挿入して、先
ず、第１小ブロックをバッファメモリに取り込んだ後該
情報データブロックを取り込んでエラー訂正を実行した
後第２フィールド中の第２小ブロックを取り込んでエラ
ー訂正処理済みの情報データを転送する一方コントロー
ルデータのエラー訂正を実行するようになされている。
データ及びこれに対応するコントロールデータエラー訂
正用冗長ビットからなるコントロールデータブロックを
２つの小ブロックに分割してこれらをを時間軸上隣接す
る第１及び第２フィールドに振り分けて収容して第１フ
ィールドには情報データと情報データエラー訂正用冗長
ビットとからなる情報データブロックをも挿入して、先
ず、第１小ブロックをバッファメモリに取り込んだ後該
情報データブロックを取り込んでエラー訂正を実行した
後第２フィールド中の第２小ブロックを取り込んでエラ
ー訂正処理済みの情報データを転送する一方コントロー
ルデータのエラー訂正を実行するようになされている。
実施例 以下、本発明の実施例について、添附図面を参照しつつ
詳細に説明する。
詳細に説明する。
第１図乃至第４図は、本発明によるエラー訂正方式を実
行するために用いられる３次元配列のデータブロックの
例を示すものである。第１図は、特に、本発明によるビ
デオフォーマット信号の構成部分のうちにコントロール
データ及びこれに対応するコントロールデータエラー訂
正用冗長ビットの３次元配列符号ブロックを示してい
る。すなわち、Ｗ０、Ｗ２、……Ｗ79は例えば各々が４
ビットからなる８０個のコントロールワードでありコン
トロールデータを形成し、Ｐ＿及びＱ＿は各々Ｘ、Ｙ、
Ｚ軸方向におけるコントロールデータエラー訂正用冗長
ワードである。図示した如くこの場合のＸ、Ｙ、Ｚ方向
に番地数各々１２、６、４であり、全体としてビデオフ
ォーマット信号の８Ｈ（水平走査線長以下同じ）分の時
間軸上の領域に挿入され、このデータブロックを４Ｈ毎
に２分割して第１及び第２小ブロックとして時間軸上隣
接する第１及び第２フィールド各々の２３番Ｈないし２
６番Ｈに収容されるのである（第６図参照）。
行するために用いられる３次元配列のデータブロックの
例を示すものである。第１図は、特に、本発明によるビ
デオフォーマット信号の構成部分のうちにコントロール
データ及びこれに対応するコントロールデータエラー訂
正用冗長ビットの３次元配列符号ブロックを示してい
る。すなわち、Ｗ０、Ｗ２、……Ｗ79は例えば各々が４
ビットからなる８０個のコントロールワードでありコン
トロールデータを形成し、Ｐ＿及びＱ＿は各々Ｘ、Ｙ、
Ｚ軸方向におけるコントロールデータエラー訂正用冗長
ワードである。図示した如くこの場合のＸ、Ｙ、Ｚ方向
に番地数各々１２、６、４であり、全体としてビデオフ
ォーマット信号の８Ｈ（水平走査線長以下同じ）分の時
間軸上の領域に挿入され、このデータブロックを４Ｈ毎
に２分割して第１及び第２小ブロックとして時間軸上隣
接する第１及び第２フィールド各々の２３番Ｈないし２
６番Ｈに収容されるのである（第６図参照）。
なお、本願におけるビデオフォーマット信号は、ＮＴＳ
Ｃ方式のいわゆるコンポジットビデオ信号と同様なフォ
ーマットであり、例えあ、第１フィールドを２５５Ｈと
し、第２フィールドを２５６Ｈとしている。
Ｃ方式のいわゆるコンポジットビデオ信号と同様なフォ
ーマットであり、例えあ、第１フィールドを２５５Ｈと
し、第２フィールドを２５６Ｈとしている。
第２図ないし第４図は情報データブロックのブロック構
成例を示しており、各々訂正レベル１、訂正レベル２、
訂正レベル３のブロック構成例である。また、図から明
らかな如く各データブロックは２６Ｈ分の領域を占有す
るが如くなされている。
成例を示しており、各々訂正レベル１、訂正レベル２、
訂正レベル３のブロック構成例である。また、図から明
らかな如く各データブロックは２６Ｈ分の領域を占有す
るが如くなされている。
すなわち、第１及び第２フィールドの各々において、第
１番Ｈ〜ないし第２２番Ｈは空き、第２３番Ｈないしは
第２６番Ｈに１つのコントローラデータブロックの半分
づつが挿入され、更に、第２６番Ｈないし第２３３番Ｈ
の領域には２６番Ｈ分の大きさの情報ブロックが８個配
置されている。上記したコントロールデータブロック及
び情報データブロックは、本出願人により特願昭５７−
186569号（特開昭５９−75779 号）の第１４図に示した
のと同様に、各データブロックにおけるＸ方向における
ワード列を単位として時間軸方向においてＹ方向に順次
ワード列を並べて配列する。
１番Ｈ〜ないし第２２番Ｈは空き、第２３番Ｈないしは
第２６番Ｈに１つのコントローラデータブロックの半分
づつが挿入され、更に、第２６番Ｈないし第２３３番Ｈ
の領域には２６番Ｈ分の大きさの情報ブロックが８個配
置されている。上記したコントロールデータブロック及
び情報データブロックは、本出願人により特願昭５７−
186569号（特開昭５９−75779 号）の第１４図に示した
のと同様に、各データブロックにおけるＸ方向における
ワード列を単位として時間軸方向においてＹ方向に順次
ワード列を並べて配列する。
第７図は、第１図に示したコントロールデータブロック
を２Ｈ時間に上記した配列順に従って、ワードＷｏを先
頭にした１２個のワードからなるワード列の６本を配列
した様子を示している。
を２Ｈ時間に上記した配列順に従って、ワードＷｏを先
頭にした１２個のワードからなるワード列の６本を配列
した様子を示している。
なお、第７図中Ｗ０，Ｗ２，…ＰX0，ＱX0，Ｗ20，
Ｗ40，Ｗ60，ＰY0，ＱY0は第１図のコントロールデータ
ブロックのＺ方向における最初に６本のワード列に含ま
れるワードを示している。また、データシンクは１Ｈに
１個挿入されている。
Ｗ40，Ｗ60，ＰY0，ＱY0は第１図のコントロールデータ
ブロックのＺ方向における最初に６本のワード列に含ま
れるワードを示している。また、データシンクは１Ｈに
１個挿入されている。
第５図は本発明によるエラー訂正方式が実行するビデオ
フォーマット信号再生装置を示しており、ビデオディス
クプレーヤ等のビデオフォーマット信号発生手段から得
られるビデオフォーマット信号が入力端子１０を経て供
給される。該ビデオフォーマット信号はデータスライス
回路１１に供給されて所定レベルにてスライスされて情
報データワード及びコントロールワード及びこれらに対
応するエラー訂正用冗長ワードを含むデータが抽出され
てコントロールデータ分離回路１２及び情報データ分離
回路１３に供給される。コントロールデータ分離回路１
２によって得られたコントロールデータはデータセレク
タ１４を経て訂正用バッファＲＡＭ１５に記憶される。
一方、情報データはデータ用大容量ＲＡＭ１６に記憶さ
れる。また、コントロールデータは訂正レベル判別回路
１７に供給され、訂正レベル判別回路１７は該コントロ
ールデータに対応する情報データに相応しい訂正レベル
を指定する訂正レベル指定信号を出力する。
フォーマット信号再生装置を示しており、ビデオディス
クプレーヤ等のビデオフォーマット信号発生手段から得
られるビデオフォーマット信号が入力端子１０を経て供
給される。該ビデオフォーマット信号はデータスライス
回路１１に供給されて所定レベルにてスライスされて情
報データワード及びコントロールワード及びこれらに対
応するエラー訂正用冗長ワードを含むデータが抽出され
てコントロールデータ分離回路１２及び情報データ分離
回路１３に供給される。コントロールデータ分離回路１
２によって得られたコントロールデータはデータセレク
タ１４を経て訂正用バッファＲＡＭ１５に記憶される。
一方、情報データはデータ用大容量ＲＡＭ１６に記憶さ
れる。また、コントロールデータは訂正レベル判別回路
１７に供給され、訂正レベル判別回路１７は該コントロ
ールデータに対応する情報データに相応しい訂正レベル
を指定する訂正レベル指定信号を出力する。
一方、ビデオフォーマット信号は同期分離回路１８にも
供給され、同期分離回路１８はビデオフォーマット信号
から垂直（Ｖ）同期信号及び水平（Ｈ）同期信号を分離
し、Ｖ及びＨ同期信号は各々Ｖ同期分離回路１９及びＨ
同期分離回路２０によって分離されて別々にタイミング
発生回路２１に供給される。タイミング発生回路２１は
供給される同期信号に基づいてエラー訂正システム全体
の動作を司どる諸タイミング信号を訂正レベル判別回路
１７、レベル３データ送出期間ゲートパルス発生回路２
２、反転パルス発生回路２３及び書き込み読み出し制御
回路２４に供給する。レベル３データ送出期間ゲートパ
ルス発生回路２２は情報データ等の訂正レベル３のデー
タ送出期間を示すゲートパルスを反転ゲートパルス発生
回路２３へ供給し、タイミング信号発生回路２１は２３
番Ｈなしい２６番Ｈの期間及び第２フィールド期間を示
すタイミング信号を反転ゲートパルス発生回路２３に供
給する。書き込み読み出し制御回路２４はデータセレク
タ１４及び訂正用バッファＲＡＭ１５に書き込む読み出
しタイミングパルスを供給する。訂正用バッファＲＡＭ
１５はＸ、Ｙ、Ｚアドレスカウンタ２５、２６、２７か
ら供給されるＸ、Ｙ、Ｚアドレスバイナリビットに応じ
て指定された番地へのデータを書き込み及び指定された
番地からのデータの読み出しをなす。すなわち、データ
セレクタ１４を経た入力データのＲＡＭ１５への書き込
み、エラー訂正回路２８とＲＡＭ１５との間のデータの
転送及びＲＡＭ１５からデータ出力端子へのデータ読み
出しである。なお、Ｚアドレス指定コードの下２桁（Ｚ
１）のディジットを反転パルスによって反転すべく排他
的論理和ゲート３０が挿入されている。
供給され、同期分離回路１８はビデオフォーマット信号
から垂直（Ｖ）同期信号及び水平（Ｈ）同期信号を分離
し、Ｖ及びＨ同期信号は各々Ｖ同期分離回路１９及びＨ
同期分離回路２０によって分離されて別々にタイミング
発生回路２１に供給される。タイミング発生回路２１は
供給される同期信号に基づいてエラー訂正システム全体
の動作を司どる諸タイミング信号を訂正レベル判別回路
１７、レベル３データ送出期間ゲートパルス発生回路２
２、反転パルス発生回路２３及び書き込み読み出し制御
回路２４に供給する。レベル３データ送出期間ゲートパ
ルス発生回路２２は情報データ等の訂正レベル３のデー
タ送出期間を示すゲートパルスを反転ゲートパルス発生
回路２３へ供給し、タイミング信号発生回路２１は２３
番Ｈなしい２６番Ｈの期間及び第２フィールド期間を示
すタイミング信号を反転ゲートパルス発生回路２３に供
給する。書き込み読み出し制御回路２４はデータセレク
タ１４及び訂正用バッファＲＡＭ１５に書き込む読み出
しタイミングパルスを供給する。訂正用バッファＲＡＭ
１５はＸ、Ｙ、Ｚアドレスカウンタ２５、２６、２７か
ら供給されるＸ、Ｙ、Ｚアドレスバイナリビットに応じ
て指定された番地へのデータを書き込み及び指定された
番地からのデータの読み出しをなす。すなわち、データ
セレクタ１４を経た入力データのＲＡＭ１５への書き込
み、エラー訂正回路２８とＲＡＭ１５との間のデータの
転送及びＲＡＭ１５からデータ出力端子へのデータ読み
出しである。なお、Ｚアドレス指定コードの下２桁（Ｚ
１）のディジットを反転パルスによって反転すべく排他
的論理和ゲート３０が挿入されている。
次に、第６図（Ａ）、（Ｂ）によって、第５図にシステ
ルのＲＡＭ１５に関する動作を説明する。
ルのＲＡＭ１５に関する動作を説明する。
第６図（Ａ）は反転パルス発生回路２３の出力である反
転パルスの波形とビデオフォーマット信号の第１及び第
２フィールドの時間的関係を示している。すなわち、反
転パルスは第１フィールドの最初から２６番Ｈの後縁ま
で（期間ａ）は論理０の値をとり、２７番Ｈから第２フ
ィールドの２３番Ｈの前縁まで（期間ｂ）は論理１の値
をとり、該２３番Ｈからレベル３データ送出期間ゲート
パルスの前付置まで（期間ｃ）論理０の値をとり、レベ
ル３データ送出期間ゲートパルスの存続期間（期間ｅ）
は論理１の値をとりレベル３データ送出期間ゲートパル
スの後縁以降（期間ｆ）は論理０の値をとる。
転パルスの波形とビデオフォーマット信号の第１及び第
２フィールドの時間的関係を示している。すなわち、反
転パルスは第１フィールドの最初から２６番Ｈの後縁ま
で（期間ａ）は論理０の値をとり、２７番Ｈから第２フ
ィールドの２３番Ｈの前縁まで（期間ｂ）は論理１の値
をとり、該２３番Ｈからレベル３データ送出期間ゲート
パルスの前付置まで（期間ｃ）論理０の値をとり、レベ
ル３データ送出期間ゲートパルスの存続期間（期間ｅ）
は論理１の値をとりレベル３データ送出期間ゲートパル
スの後縁以降（期間ｆ）は論理０の値をとる。
第６図（Ｂ）はＲＡＭ１５のＺ方向の番地数を１６とし
て番地０から番地１５までとしＲＡＭ１５内に記憶され
たデータとＺ方向の番地指定の反転パルスにより強制的
な変化とを対応させて期間ａないしｆ毎に示している。
すなわち、期間ａにおいてビデオフォーマット信号から
抽出されたコントロールデータの第１小ブロックＣ１が
番地１２、１３に記憶される。次いで、期間ｂに入る
と、Ｚ方向の番地指定コードの下２桁のディジットが反
転せしめられるので第１小ブロックの占有する番地は１
４、１５となりその直後にビデオフォーマット信号から
抽出された情報デートとＰ、Ｑパリティワード（エラー
訂正用冗長ワード）からなる情報データブロックを番地
０ないし１３に記憶せしめるのである。この期間ｂにお
いて該情報ブロックをＲＡＭ１５とエラー訂正回路１８
との間において転送してエラー訂正作業実行するのであ
る。次いで、第２フィールドに入ると、Ｚ方向の番地指
定な元にに戻され、その結果、第１小ブロックＣ１の占
有する機械的位置の番地指定は１２、１３となりパリテ
ィワード０、Ｑの機械的位置の番地指定は１４、１５と
なる。その直後にコントロールデータブロックの第２小
ブロックＣ２がビデオフォーマット信号から抽出されて
ＲＡＭ１５の番地１４、１５に対応する機械的位置に書
き込まれてパリティワードは消滅するが、即に情報デー
タについてのエラー訂正は終了しているので問題ない。
こうして完成されたコントロールデータブロックにつ
き、この期間ｃ、ｄにおいて、コントロールデータブロ
ックのエラー訂正作業を実行するのである。ところで、
期間ｂにおいて書き込まれた情報データは期間ｃ、ｄに
おいて番地指定が反転している故期間ｅにおいて再び、
番地指定を反転せしめて情報データの占有する機械的位
置の番地指定を期間ｂにおけるものと等しくした後デー
タを送出するのである。次いで、番地指定を元に戻して
第１小ブロックの占有する機械的位置の番地指定を元に
戻して次の第１及び第２フィールドに担持される情報デ
ータブロック及びコントロールデータブロックの記憶に
備えるのである。
て番地０から番地１５までとしＲＡＭ１５内に記憶され
たデータとＺ方向の番地指定の反転パルスにより強制的
な変化とを対応させて期間ａないしｆ毎に示している。
すなわち、期間ａにおいてビデオフォーマット信号から
抽出されたコントロールデータの第１小ブロックＣ１が
番地１２、１３に記憶される。次いで、期間ｂに入る
と、Ｚ方向の番地指定コードの下２桁のディジットが反
転せしめられるので第１小ブロックの占有する番地は１
４、１５となりその直後にビデオフォーマット信号から
抽出された情報デートとＰ、Ｑパリティワード（エラー
訂正用冗長ワード）からなる情報データブロックを番地
０ないし１３に記憶せしめるのである。この期間ｂにお
いて該情報ブロックをＲＡＭ１５とエラー訂正回路１８
との間において転送してエラー訂正作業実行するのであ
る。次いで、第２フィールドに入ると、Ｚ方向の番地指
定な元にに戻され、その結果、第１小ブロックＣ１の占
有する機械的位置の番地指定は１２、１３となりパリテ
ィワード０、Ｑの機械的位置の番地指定は１４、１５と
なる。その直後にコントロールデータブロックの第２小
ブロックＣ２がビデオフォーマット信号から抽出されて
ＲＡＭ１５の番地１４、１５に対応する機械的位置に書
き込まれてパリティワードは消滅するが、即に情報デー
タについてのエラー訂正は終了しているので問題ない。
こうして完成されたコントロールデータブロックにつ
き、この期間ｃ、ｄにおいて、コントロールデータブロ
ックのエラー訂正作業を実行するのである。ところで、
期間ｂにおいて書き込まれた情報データは期間ｃ、ｄに
おいて番地指定が反転している故期間ｅにおいて再び、
番地指定を反転せしめて情報データの占有する機械的位
置の番地指定を期間ｂにおけるものと等しくした後デー
タを送出するのである。次いで、番地指定を元に戻して
第１小ブロックの占有する機械的位置の番地指定を元に
戻して次の第１及び第２フィールドに担持される情報デ
ータブロック及びコントロールデータブロックの記憶に
備えるのである。
上記した例においては番地指定の反転を番地指定コード
の下２桁のみについてなしているがコントロールコード
の大きさ、パリティワーオの大きさに応じて必要な番地
指定のシフトをなすべく複数の桁のディジットを反転せ
しめるようにしても良い。また、番地指定コードの反転
はＸ、Ｙ、Ｚのいずれの方向について行なっても良く、
要するに、エラー訂正作業の終了によって不要になった
パリティワードの占有する機械的位置を含む機械的位置
に重畳して第２小ブロックを書き込むようにすれば良い
のである。
の下２桁のみについてなしているがコントロールコード
の大きさ、パリティワーオの大きさに応じて必要な番地
指定のシフトをなすべく複数の桁のディジットを反転せ
しめるようにしても良い。また、番地指定コードの反転
はＸ、Ｙ、Ｚのいずれの方向について行なっても良く、
要するに、エラー訂正作業の終了によって不要になった
パリティワードの占有する機械的位置を含む機械的位置
に重畳して第２小ブロックを書き込むようにすれば良い
のである。
発明の効果 本発明によるエラー訂正方式によれば、コントロールデ
ータブロックを２分割して連続する２つのフィールドに
振り分けて挿入して限られた時間領域を有効に利用する
と共にエラー訂正作業終了によって不要になった情報デ
ータ用冗長ワードの記憶されていた機械的位置にコント
ロールブロックの後半部を重畳することにした故、バッ
ファメモリの有効利用が図れメモリ容量の節約が出来る
のである。
ータブロックを２分割して連続する２つのフィールドに
振り分けて挿入して限られた時間領域を有効に利用する
と共にエラー訂正作業終了によって不要になった情報デ
ータ用冗長ワードの記憶されていた機械的位置にコント
ロールブロックの後半部を重畳することにした故、バッ
ファメモリの有効利用が図れメモリ容量の節約が出来る
のである。
第１図ないし第４図は本発明によるエラー訂正方式によ
って処理されるビデオフォーマット信号が担持するデー
タの符号ブロック構成例を示す図、第５図は本発明によ
るエラー訂正方式を実行するエラー訂正処理装置を示す
ブロック図、第６図（Ａ）は、第５図の装置における番
地指定判定パルスの変化を示す波形図、第６図（Ｂ）は
第５図のエラー訂正動作に関連するデータの書き込み読
み出し動作と番地指定の変化の関連を示す図、第７図は
コントロールデータクロックの２Ｈ内での配列の１例を
示す図である。 主要部分の符号の説明 １５……訂正用バッファＲＡＭ ２３……反転パスル発生回路 ２５……Ｘアドレスカウンタ ２６……Ｙアドレスカウンタ ２７……Ｚアドレスカウンタ ３０……排他的論理和ゲート
って処理されるビデオフォーマット信号が担持するデー
タの符号ブロック構成例を示す図、第５図は本発明によ
るエラー訂正方式を実行するエラー訂正処理装置を示す
ブロック図、第６図（Ａ）は、第５図の装置における番
地指定判定パルスの変化を示す波形図、第６図（Ｂ）は
第５図のエラー訂正動作に関連するデータの書き込み読
み出し動作と番地指定の変化の関連を示す図、第７図は
コントロールデータクロックの２Ｈ内での配列の１例を
示す図である。 主要部分の符号の説明 １５……訂正用バッファＲＡＭ ２３……反転パスル発生回路 ２５……Ｘアドレスカウンタ ２６……Ｙアドレスカウンタ ２７……Ｚアドレスカウンタ ３０……排他的論理和ゲート
Claims (5)
- 【請求項１】情報データ及びこれに対応する情報データ
用冗長ビットをｎ（ｎは自然数）次元配列のバイナリビ
ット番地に割り当ててなる情報データブロック並びにコ
ントロールデータ及びこれに対応するコントロールデー
タ用冗長ビットをｎ次元配列のバイナリビット番地にを
割り当ててなるコントロールデータブロックをビデオフ
ォーマット信号に担持せしめ、該ビデオフォーマット信
号から前記データブロック各々を抽出して単一のメモリ
に取り込んで前記情報データ及び前記コントロールデー
タのエラー訂正作業を前記情報データ用冗長ビット及び
コントロールデータ用冗長ビットによって順次実行する
エラー訂正方式であって、前記ビデオフォーマット信号
においてコントロールデータブロックを第１及び第２小
ブロックに分割してこれら小ブロックを前記情報データ
ブロックの前もしくは後に配置し、まず、前記第１小ブ
ロックを前記メモリに取り込み、次いで、前記情報デー
タブロックを前記メモリに取り込んだ後エラー訂正作業
を実行し、次いで、前記情報データ用冗長ビットの占有
する番地を含む番地に前記第２小ブロックを取り込み、
次いで、前記コントロールデータブロックのエラー訂正
作業を実行することを特徴とするエラー訂正方式。 - 【請求項２】前記情報データ用冗長ビットと前記第２小
ブロックとの大きさを互いに等しく定めたことを特徴と
する特許請求の範囲第１項記載のエラー訂正方式。 - 【請求項３】前記第１及び第２小ブロックの大きさを等
しく定め、前記第１小ブロックを前記情報データブロッ
クが取り込まれるべき番地に隣接する番地に取り込んだ
後、前記第１小ブロックの占有する番地に隣接する番地
に前記情報データ用冗長ビットを取り込むが如く前記第
１小ブロックを前記メモリに取り込み、前記情報データ
ブロックについてのエラー訂正作業が終了した後前記第
１小ブロックと前記情報データ用冗長ビットとの番地を
置換して前記情報データ用冗長ビットの占有する番地に
前記第２小ブロックを書き込むことを特徴とする特許請
求の範囲第１項記載のエラー訂正方式。 - 【請求項４】データの占有する番地を変更しつつ前記メ
モリへのデータを取り込むに当って、番地指定コードの
少なくとも１つの桁のディジットを反転せしめること特
徴とする特許請求の範囲第２項記載のエラー訂正方式。 - 【請求項５】反転指令信号と前記番地指定コードの前記
少なくとも１つの桁のディジットとの排他的論理和をと
ることにより前記少なくとも１つの桁のディジットを反
転せしめることを特徴とする特許請求の範囲第３項記載
のエラー訂正方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062620A JPH0619913B2 (ja) | 1984-03-30 | 1984-03-30 | ビデオフオ−マツト信号に担持されるデ−タのエラ−訂正方式 |
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| NL8500940A NL8500940A (nl) | 1984-03-30 | 1985-03-29 | Werkwijze voor het corrigeren van informatie in een videovormsignaal. |
| DE19853511684 DE3511684A1 (de) | 1984-03-30 | 1985-03-29 | Verfahren zum korrigieren von daten in einem videoformatsignal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062620A JPH0619913B2 (ja) | 1984-03-30 | 1984-03-30 | ビデオフオ−マツト信号に担持されるデ−タのエラ−訂正方式 |
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| JPS60205871A JPS60205871A (ja) | 1985-10-17 |
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Family
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Family Applications (1)
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|---|---|---|---|
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|---|---|---|---|---|
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| US4845714A (en) * | 1987-06-08 | 1989-07-04 | Exabyte Corporation | Multiple pass error correction process and apparatus for product codes |
| JPH0773363B2 (ja) * | 1988-01-21 | 1995-08-02 | パイオニア株式会社 | 信号再生処理装置 |
| US5247523A (en) * | 1989-07-12 | 1993-09-21 | Hitachi, Ltd. | Code error correction apparatus |
| JPH03141752A (ja) * | 1989-10-27 | 1991-06-17 | Hitachi Ltd | 画像信号伝送方法 |
| DE4224326A1 (de) * | 1992-07-23 | 1994-02-03 | Grundig Emv | Verfahren und Anordnung zur Fehlerkorrektur bei digitaler Magnetbandaufzeichnung und -Wiedergabe |
| JP2905368B2 (ja) * | 1993-08-10 | 1999-06-14 | 富士通株式会社 | 誤り検出・訂正方法 |
| US5619501A (en) * | 1994-04-22 | 1997-04-08 | Thomson Consumer Electronics, Inc. | Conditional access filter as for a packet video signal inverse transport system |
| US8656246B2 (en) * | 2001-04-16 | 2014-02-18 | Qualcomm Incorporated | Method and an apparatus for use of codes in multicast transmission |
| US7415651B2 (en) * | 2004-06-02 | 2008-08-19 | Seagate Technology | Data communication system with multi-dimensional error-correction product codes |
| JP4675157B2 (ja) * | 2005-05-25 | 2011-04-20 | 株式会社リコー | 変調装置、変調方法、変調プログラム及び記録媒体 |
| EP1887446A1 (de) * | 2006-08-02 | 2008-02-13 | Siemens Aktiengesellschaft | Verfahren zur seriellen asynchronen Übertragung von Daten in einer Anordnung zur Überwachung, Steuerung und Regelung einer betriebstechnischen Anlage eines Gebäudes |
| US8145975B2 (en) * | 2008-02-28 | 2012-03-27 | Ip Video Communications Corporation | Universal packet loss recovery system for delivery of real-time streaming multimedia content over packet-switched networks |
| KR20160017820A (ko) * | 2014-08-06 | 2016-02-17 | 에스케이하이닉스 주식회사 | 코딩 방법 및 코딩 장치 |
| US9553611B2 (en) * | 2014-11-27 | 2017-01-24 | Apple Inc. | Error correction coding with high-degree overlap among component codes |
| US9633155B1 (en) * | 2015-11-10 | 2017-04-25 | International Business Machines Corporation | Circuit modification |
| US11057060B1 (en) * | 2020-03-23 | 2021-07-06 | Sage Microelectronics Corporation | Method and apparatus for matrix flipping error correction |
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Family Cites Families (7)
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|---|---|---|---|---|
| US4030129A (en) * | 1976-06-14 | 1977-06-14 | Lase Industries | Pulse code modulated digital audio system |
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| JPS5753802A (en) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Processor of digital signal |
| US4371963A (en) * | 1980-12-24 | 1983-02-01 | Ncr Corporation | Method and apparatus for detecting and correcting errors in a memory |
| US4495623A (en) * | 1982-09-02 | 1985-01-22 | Discovision Associates | Digital data storage in video format |
| GB2132393B (en) * | 1982-12-17 | 1986-05-14 | Sony Corp | Methods and apparatus for correcting errors in binary data |
| US4564945A (en) * | 1983-06-20 | 1986-01-14 | Reference Technology, Inc. | Error-correction code for digital data on video disc |
-
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- 1985-03-29 NL NL8500940A patent/NL8500940A/nl not_active Application Discontinuation
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