JPH0619913B2 - ビデオフオ−マツト信号に担持されるデ−タのエラ−訂正方式 - Google Patents
ビデオフオ−マツト信号に担持されるデ−タのエラ−訂正方式Info
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- JPH0619913B2 JPH0619913B2 JP59062620A JP6262084A JPH0619913B2 JP H0619913 B2 JPH0619913 B2 JP H0619913B2 JP 59062620 A JP59062620 A JP 59062620A JP 6262084 A JP6262084 A JP 6262084A JP H0619913 B2 JPH0619913 B2 JP H0619913B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、ビデオフォーマット信号の再生方式に関し、
特に、ビデオフォーマット信号に担持されたデータのエ
ラー訂正方式に関する。
特に、ビデオフォーマット信号に担持されたデータのエ
ラー訂正方式に関する。
背景技術 水平及び垂直同期信号等を含むいわゆるビデオフォーマ
ット信号ビデオ信号のみならず時間軸圧縮音声データあ
るいはコントロールデータ等のディジタルデータを挿入
してビデオディスク等の記録媒体を記録してこれを該コ
ントロールデータに従って再生していわゆる音声付静止
画再生(SWS)あるいはコンピュータとの協動動作に
よってビデオゲーム機等の高度なビデオ表示装置を構成
し得るビデオフォーマット記録再生方式が即に提案され
ている。
ット信号ビデオ信号のみならず時間軸圧縮音声データあ
るいはコントロールデータ等のディジタルデータを挿入
してビデオディスク等の記録媒体を記録してこれを該コ
ントロールデータに従って再生していわゆる音声付静止
画再生(SWS)あるいはコンピュータとの協動動作に
よってビデオゲーム機等の高度なビデオ表示装置を構成
し得るビデオフォーマット記録再生方式が即に提案され
ている。
かかるビデオフォーマット記録再生方式においては、デ
ィジタルデータにエラーが生じる可能性が高いので記録
媒体から読み取られたビデオフォーマット信号に含まれ
るディジタルデータのエラー訂正を実行すべくディジタ
ルデータに予めエラー訂正用冗長ビットを対応させてビ
デオフォーマット信号に挿入しておき、該エラー訂正用
冗長ビットによってディジタルデータのエラー訂正を再
生系において実行している。
ィジタルデータにエラーが生じる可能性が高いので記録
媒体から読み取られたビデオフォーマット信号に含まれ
るディジタルデータのエラー訂正を実行すべくディジタ
ルデータに予めエラー訂正用冗長ビットを対応させてビ
デオフォーマット信号に挿入しておき、該エラー訂正用
冗長ビットによってディジタルデータのエラー訂正を再
生系において実行している。
かかるエラー訂正をなすためには、受信し若しは記録媒
体から読み取られたビデオフォーマット信号から抽出し
たディジタルデータを一旦バッファメモリにn(nは自
然数)次元配列、例えば3次元配列、のデータブロック
とし記録して該データブロック毎にエラー訂正用冗長ビ
ットによってエラー検出及びエラー訂正をなすのが通常
である。
体から読み取られたビデオフォーマット信号から抽出し
たディジタルデータを一旦バッファメモリにn(nは自
然数)次元配列、例えば3次元配列、のデータブロック
とし記録して該データブロック毎にエラー訂正用冗長ビ
ットによってエラー検出及びエラー訂正をなすのが通常
である。
上記した如きビデオフォーマット信号記録再生方式にお
いては、限られた時間軸長の各フィールド(又はフレー
ム)内に各データを効率的に挿入しかつ、ビデオフォー
マット信号からの該データの抽出タイミングとエラー訂
正タイミングとをバランスさせて再生系全体の効率的動
作をなすと共にメモリの効率的に利用を図ることが望ま
れるのである。
いては、限られた時間軸長の各フィールド(又はフレー
ム)内に各データを効率的に挿入しかつ、ビデオフォー
マット信号からの該データの抽出タイミングとエラー訂
正タイミングとをバランスさせて再生系全体の効率的動
作をなすと共にメモリの効率的に利用を図ることが望ま
れるのである。
発明の概要 そこで、本発明はビデオフォーマット信号に各データを
効率的に配置すると共に得られるビデオフォーマット信
号からのデータ抽出タイミングとエラー訂正タイミング
との整合性を向上せしめかつメモリの効率的利用をなし
得るバデオフォーマット信号データをエラー訂正方式を
提供することを目的とするものである。
効率的に配置すると共に得られるビデオフォーマット信
号からのデータ抽出タイミングとエラー訂正タイミング
との整合性を向上せしめかつメモリの効率的利用をなし
得るバデオフォーマット信号データをエラー訂正方式を
提供することを目的とするものである。
本発明によるエラー訂正方式においては、コントロール
データ及びこれに対応するコントロールデータエラー訂
正用冗長ビットからなるコントロールデータブロックを
2つの小ブロックに分割してこれらをを時間軸上隣接す
る第1及び第2フィールドに振り分けて収容して第1フ
ィールドには情報データと情報データエラー訂正用冗長
ビットとからなる情報データブロックをも挿入して、先
ず、第1小ブロックをバッファメモリに取り込んだ後該
情報データブロックを取り込んでエラー訂正を実行した
後第2フィールド中の第2小ブロックを取り込んでエラ
ー訂正処理済みの情報データを転送する一方コントロー
ルデータのエラー訂正を実行するようになされている。
データ及びこれに対応するコントロールデータエラー訂
正用冗長ビットからなるコントロールデータブロックを
2つの小ブロックに分割してこれらをを時間軸上隣接す
る第1及び第2フィールドに振り分けて収容して第1フ
ィールドには情報データと情報データエラー訂正用冗長
ビットとからなる情報データブロックをも挿入して、先
ず、第1小ブロックをバッファメモリに取り込んだ後該
情報データブロックを取り込んでエラー訂正を実行した
後第2フィールド中の第2小ブロックを取り込んでエラ
ー訂正処理済みの情報データを転送する一方コントロー
ルデータのエラー訂正を実行するようになされている。
実施例 以下、本発明の実施例について、添附図面を参照しつつ
詳細に説明する。
詳細に説明する。
第1図乃至第4図は、本発明によるエラー訂正方式を実
行するために用いられる3次元配列のデータブロックの
例を示すものである。第1図は、特に、本発明によるビ
デオフォーマット信号の構成部分のうちにコントロール
データ及びこれに対応するコントロールデータエラー訂
正用冗長ビットの3次元配列符号ブロックを示してい
る。すなわち、W0、W2、……W79は例えば各々が4
ビットからなる80個のコントロールワードでありコン
トロールデータを形成し、P_及びQ_は各々X、Y、
Z軸方向におけるコントロールデータエラー訂正用冗長
ワードである。図示した如くこの場合のX、Y、Z方向
に番地数各々12、6、4であり、全体としてビデオフ
ォーマット信号の8H(水平走査線長以下同じ)分の時
間軸上の領域に挿入され、このデータブロックを4H毎
に2分割して第1及び第2小ブロックとして時間軸上隣
接する第1及び第2フィールド各々の23番Hないし2
6番Hに収容されるのである(第6図参照)。
行するために用いられる3次元配列のデータブロックの
例を示すものである。第1図は、特に、本発明によるビ
デオフォーマット信号の構成部分のうちにコントロール
データ及びこれに対応するコントロールデータエラー訂
正用冗長ビットの3次元配列符号ブロックを示してい
る。すなわち、W0、W2、……W79は例えば各々が4
ビットからなる80個のコントロールワードでありコン
トロールデータを形成し、P_及びQ_は各々X、Y、
Z軸方向におけるコントロールデータエラー訂正用冗長
ワードである。図示した如くこの場合のX、Y、Z方向
に番地数各々12、6、4であり、全体としてビデオフ
ォーマット信号の8H(水平走査線長以下同じ)分の時
間軸上の領域に挿入され、このデータブロックを4H毎
に2分割して第1及び第2小ブロックとして時間軸上隣
接する第1及び第2フィールド各々の23番Hないし2
6番Hに収容されるのである(第6図参照)。
なお、本願におけるビデオフォーマット信号は、NTS
C方式のいわゆるコンポジットビデオ信号と同様なフォ
ーマットであり、例えあ、第1フィールドを255Hと
し、第2フィールドを256Hとしている。
C方式のいわゆるコンポジットビデオ信号と同様なフォ
ーマットであり、例えあ、第1フィールドを255Hと
し、第2フィールドを256Hとしている。
第2図ないし第4図は情報データブロックのブロック構
成例を示しており、各々訂正レベル1、訂正レベル2、
訂正レベル3のブロック構成例である。また、図から明
らかな如く各データブロックは26H分の領域を占有す
るが如くなされている。
成例を示しており、各々訂正レベル1、訂正レベル2、
訂正レベル3のブロック構成例である。また、図から明
らかな如く各データブロックは26H分の領域を占有す
るが如くなされている。
すなわち、第1及び第2フィールドの各々において、第
1番H〜ないし第22番Hは空き、第23番Hないしは
第26番Hに1つのコントローラデータブロックの半分
づつが挿入され、更に、第26番Hないし第233番H
の領域には26番H分の大きさの情報ブロックが8個配
置されている。上記したコントロールデータブロック及
び情報データブロックは、本出願人により特願昭57−
186569号(特開昭59−75779 号)の第14図に示した
のと同様に、各データブロックにおけるX方向における
ワード列を単位として時間軸方向においてY方向に順次
ワード列を並べて配列する。
1番H〜ないし第22番Hは空き、第23番Hないしは
第26番Hに1つのコントローラデータブロックの半分
づつが挿入され、更に、第26番Hないし第233番H
の領域には26番H分の大きさの情報ブロックが8個配
置されている。上記したコントロールデータブロック及
び情報データブロックは、本出願人により特願昭57−
186569号(特開昭59−75779 号)の第14図に示した
のと同様に、各データブロックにおけるX方向における
ワード列を単位として時間軸方向においてY方向に順次
ワード列を並べて配列する。
第7図は、第1図に示したコントロールデータブロック
を2H時間に上記した配列順に従って、ワードWoを先
頭にした12個のワードからなるワード列の6本を配列
した様子を示している。
を2H時間に上記した配列順に従って、ワードWoを先
頭にした12個のワードからなるワード列の6本を配列
した様子を示している。
なお、第7図中W0,W2,…PX0,QX0,W20,
W40,W60,PY0,QY0は第1図のコントロールデータ
ブロックのZ方向における最初に6本のワード列に含ま
れるワードを示している。また、データシンクは1Hに
1個挿入されている。
W40,W60,PY0,QY0は第1図のコントロールデータ
ブロックのZ方向における最初に6本のワード列に含ま
れるワードを示している。また、データシンクは1Hに
1個挿入されている。
第5図は本発明によるエラー訂正方式が実行するビデオ
フォーマット信号再生装置を示しており、ビデオディス
クプレーヤ等のビデオフォーマット信号発生手段から得
られるビデオフォーマット信号が入力端子10を経て供
給される。該ビデオフォーマット信号はデータスライス
回路11に供給されて所定レベルにてスライスされて情
報データワード及びコントロールワード及びこれらに対
応するエラー訂正用冗長ワードを含むデータが抽出され
てコントロールデータ分離回路12及び情報データ分離
回路13に供給される。コントロールデータ分離回路1
2によって得られたコントロールデータはデータセレク
タ14を経て訂正用バッファRAM15に記憶される。
一方、情報データはデータ用大容量RAM16に記憶さ
れる。また、コントロールデータは訂正レベル判別回路
17に供給され、訂正レベル判別回路17は該コントロ
ールデータに対応する情報データに相応しい訂正レベル
を指定する訂正レベル指定信号を出力する。
フォーマット信号再生装置を示しており、ビデオディス
クプレーヤ等のビデオフォーマット信号発生手段から得
られるビデオフォーマット信号が入力端子10を経て供
給される。該ビデオフォーマット信号はデータスライス
回路11に供給されて所定レベルにてスライスされて情
報データワード及びコントロールワード及びこれらに対
応するエラー訂正用冗長ワードを含むデータが抽出され
てコントロールデータ分離回路12及び情報データ分離
回路13に供給される。コントロールデータ分離回路1
2によって得られたコントロールデータはデータセレク
タ14を経て訂正用バッファRAM15に記憶される。
一方、情報データはデータ用大容量RAM16に記憶さ
れる。また、コントロールデータは訂正レベル判別回路
17に供給され、訂正レベル判別回路17は該コントロ
ールデータに対応する情報データに相応しい訂正レベル
を指定する訂正レベル指定信号を出力する。
一方、ビデオフォーマット信号は同期分離回路18にも
供給され、同期分離回路18はビデオフォーマット信号
から垂直(V)同期信号及び水平(H)同期信号を分離
し、V及びH同期信号は各々V同期分離回路19及びH
同期分離回路20によって分離されて別々にタイミング
発生回路21に供給される。タイミング発生回路21は
供給される同期信号に基づいてエラー訂正システム全体
の動作を司どる諸タイミング信号を訂正レベル判別回路
17、レベル3データ送出期間ゲートパルス発生回路2
2、反転パルス発生回路23及び書き込み読み出し制御
回路24に供給する。レベル3データ送出期間ゲートパ
ルス発生回路22は情報データ等の訂正レベル3のデー
タ送出期間を示すゲートパルスを反転ゲートパルス発生
回路23へ供給し、タイミング信号発生回路21は23
番Hなしい26番Hの期間及び第2フィールド期間を示
すタイミング信号を反転ゲートパルス発生回路23に供
給する。書き込み読み出し制御回路24はデータセレク
タ14及び訂正用バッファRAM15に書き込む読み出
しタイミングパルスを供給する。訂正用バッファRAM
15はX、Y、Zアドレスカウンタ25、26、27か
ら供給されるX、Y、Zアドレスバイナリビットに応じ
て指定された番地へのデータを書き込み及び指定された
番地からのデータの読み出しをなす。すなわち、データ
セレクタ14を経た入力データのRAM15への書き込
み、エラー訂正回路28とRAM15との間のデータの
転送及びRAM15からデータ出力端子へのデータ読み
出しである。なお、Zアドレス指定コードの下2桁(Z
1)のディジットを反転パルスによって反転すべく排他
的論理和ゲート30が挿入されている。
供給され、同期分離回路18はビデオフォーマット信号
から垂直(V)同期信号及び水平(H)同期信号を分離
し、V及びH同期信号は各々V同期分離回路19及びH
同期分離回路20によって分離されて別々にタイミング
発生回路21に供給される。タイミング発生回路21は
供給される同期信号に基づいてエラー訂正システム全体
の動作を司どる諸タイミング信号を訂正レベル判別回路
17、レベル3データ送出期間ゲートパルス発生回路2
2、反転パルス発生回路23及び書き込み読み出し制御
回路24に供給する。レベル3データ送出期間ゲートパ
ルス発生回路22は情報データ等の訂正レベル3のデー
タ送出期間を示すゲートパルスを反転ゲートパルス発生
回路23へ供給し、タイミング信号発生回路21は23
番Hなしい26番Hの期間及び第2フィールド期間を示
すタイミング信号を反転ゲートパルス発生回路23に供
給する。書き込み読み出し制御回路24はデータセレク
タ14及び訂正用バッファRAM15に書き込む読み出
しタイミングパルスを供給する。訂正用バッファRAM
15はX、Y、Zアドレスカウンタ25、26、27か
ら供給されるX、Y、Zアドレスバイナリビットに応じ
て指定された番地へのデータを書き込み及び指定された
番地からのデータの読み出しをなす。すなわち、データ
セレクタ14を経た入力データのRAM15への書き込
み、エラー訂正回路28とRAM15との間のデータの
転送及びRAM15からデータ出力端子へのデータ読み
出しである。なお、Zアドレス指定コードの下2桁(Z
1)のディジットを反転パルスによって反転すべく排他
的論理和ゲート30が挿入されている。
次に、第6図(A)、(B)によって、第5図にシステ
ルのRAM15に関する動作を説明する。
ルのRAM15に関する動作を説明する。
第6図(A)は反転パルス発生回路23の出力である反
転パルスの波形とビデオフォーマット信号の第1及び第
2フィールドの時間的関係を示している。すなわち、反
転パルスは第1フィールドの最初から26番Hの後縁ま
で(期間a)は論理0の値をとり、27番Hから第2フ
ィールドの23番Hの前縁まで(期間b)は論理1の値
をとり、該23番Hからレベル3データ送出期間ゲート
パルスの前付置まで(期間c)論理0の値をとり、レベ
ル3データ送出期間ゲートパルスの存続期間(期間e)
は論理1の値をとりレベル3データ送出期間ゲートパル
スの後縁以降(期間f)は論理0の値をとる。
転パルスの波形とビデオフォーマット信号の第1及び第
2フィールドの時間的関係を示している。すなわち、反
転パルスは第1フィールドの最初から26番Hの後縁ま
で(期間a)は論理0の値をとり、27番Hから第2フ
ィールドの23番Hの前縁まで(期間b)は論理1の値
をとり、該23番Hからレベル3データ送出期間ゲート
パルスの前付置まで(期間c)論理0の値をとり、レベ
ル3データ送出期間ゲートパルスの存続期間(期間e)
は論理1の値をとりレベル3データ送出期間ゲートパル
スの後縁以降(期間f)は論理0の値をとる。
第6図(B)はRAM15のZ方向の番地数を16とし
て番地0から番地15までとしRAM15内に記憶され
たデータとZ方向の番地指定の反転パルスにより強制的
な変化とを対応させて期間aないしf毎に示している。
すなわち、期間aにおいてビデオフォーマット信号から
抽出されたコントロールデータの第1小ブロックC1が
番地12、13に記憶される。次いで、期間bに入る
と、Z方向の番地指定コードの下2桁のディジットが反
転せしめられるので第1小ブロックの占有する番地は1
4、15となりその直後にビデオフォーマット信号から
抽出された情報デートとP、Qパリティワード(エラー
訂正用冗長ワード)からなる情報データブロックを番地
0ないし13に記憶せしめるのである。この期間bにお
いて該情報ブロックをRAM15とエラー訂正回路18
との間において転送してエラー訂正作業実行するのであ
る。次いで、第2フィールドに入ると、Z方向の番地指
定な元にに戻され、その結果、第1小ブロックC1の占
有する機械的位置の番地指定は12、13となりパリテ
ィワード0、Qの機械的位置の番地指定は14、15と
なる。その直後にコントロールデータブロックの第2小
ブロックC2がビデオフォーマット信号から抽出されて
RAM15の番地14、15に対応する機械的位置に書
き込まれてパリティワードは消滅するが、即に情報デー
タについてのエラー訂正は終了しているので問題ない。
こうして完成されたコントロールデータブロックにつ
き、この期間c、dにおいて、コントロールデータブロ
ックのエラー訂正作業を実行するのである。ところで、
期間bにおいて書き込まれた情報データは期間c、dに
おいて番地指定が反転している故期間eにおいて再び、
番地指定を反転せしめて情報データの占有する機械的位
置の番地指定を期間bにおけるものと等しくした後デー
タを送出するのである。次いで、番地指定を元に戻して
第1小ブロックの占有する機械的位置の番地指定を元に
戻して次の第1及び第2フィールドに担持される情報デ
ータブロック及びコントロールデータブロックの記憶に
備えるのである。
て番地0から番地15までとしRAM15内に記憶され
たデータとZ方向の番地指定の反転パルスにより強制的
な変化とを対応させて期間aないしf毎に示している。
すなわち、期間aにおいてビデオフォーマット信号から
抽出されたコントロールデータの第1小ブロックC1が
番地12、13に記憶される。次いで、期間bに入る
と、Z方向の番地指定コードの下2桁のディジットが反
転せしめられるので第1小ブロックの占有する番地は1
4、15となりその直後にビデオフォーマット信号から
抽出された情報デートとP、Qパリティワード(エラー
訂正用冗長ワード)からなる情報データブロックを番地
0ないし13に記憶せしめるのである。この期間bにお
いて該情報ブロックをRAM15とエラー訂正回路18
との間において転送してエラー訂正作業実行するのであ
る。次いで、第2フィールドに入ると、Z方向の番地指
定な元にに戻され、その結果、第1小ブロックC1の占
有する機械的位置の番地指定は12、13となりパリテ
ィワード0、Qの機械的位置の番地指定は14、15と
なる。その直後にコントロールデータブロックの第2小
ブロックC2がビデオフォーマット信号から抽出されて
RAM15の番地14、15に対応する機械的位置に書
き込まれてパリティワードは消滅するが、即に情報デー
タについてのエラー訂正は終了しているので問題ない。
こうして完成されたコントロールデータブロックにつ
き、この期間c、dにおいて、コントロールデータブロ
ックのエラー訂正作業を実行するのである。ところで、
期間bにおいて書き込まれた情報データは期間c、dに
おいて番地指定が反転している故期間eにおいて再び、
番地指定を反転せしめて情報データの占有する機械的位
置の番地指定を期間bにおけるものと等しくした後デー
タを送出するのである。次いで、番地指定を元に戻して
第1小ブロックの占有する機械的位置の番地指定を元に
戻して次の第1及び第2フィールドに担持される情報デ
ータブロック及びコントロールデータブロックの記憶に
備えるのである。
上記した例においては番地指定の反転を番地指定コード
の下2桁のみについてなしているがコントロールコード
の大きさ、パリティワーオの大きさに応じて必要な番地
指定のシフトをなすべく複数の桁のディジットを反転せ
しめるようにしても良い。また、番地指定コードの反転
はX、Y、Zのいずれの方向について行なっても良く、
要するに、エラー訂正作業の終了によって不要になった
パリティワードの占有する機械的位置を含む機械的位置
に重畳して第2小ブロックを書き込むようにすれば良い
のである。
の下2桁のみについてなしているがコントロールコード
の大きさ、パリティワーオの大きさに応じて必要な番地
指定のシフトをなすべく複数の桁のディジットを反転せ
しめるようにしても良い。また、番地指定コードの反転
はX、Y、Zのいずれの方向について行なっても良く、
要するに、エラー訂正作業の終了によって不要になった
パリティワードの占有する機械的位置を含む機械的位置
に重畳して第2小ブロックを書き込むようにすれば良い
のである。
発明の効果 本発明によるエラー訂正方式によれば、コントロールデ
ータブロックを2分割して連続する2つのフィールドに
振り分けて挿入して限られた時間領域を有効に利用する
と共にエラー訂正作業終了によって不要になった情報デ
ータ用冗長ワードの記憶されていた機械的位置にコント
ロールブロックの後半部を重畳することにした故、バッ
ファメモリの有効利用が図れメモリ容量の節約が出来る
のである。
ータブロックを2分割して連続する2つのフィールドに
振り分けて挿入して限られた時間領域を有効に利用する
と共にエラー訂正作業終了によって不要になった情報デ
ータ用冗長ワードの記憶されていた機械的位置にコント
ロールブロックの後半部を重畳することにした故、バッ
ファメモリの有効利用が図れメモリ容量の節約が出来る
のである。
第1図ないし第4図は本発明によるエラー訂正方式によ
って処理されるビデオフォーマット信号が担持するデー
タの符号ブロック構成例を示す図、第5図は本発明によ
るエラー訂正方式を実行するエラー訂正処理装置を示す
ブロック図、第6図(A)は、第5図の装置における番
地指定判定パルスの変化を示す波形図、第6図(B)は
第5図のエラー訂正動作に関連するデータの書き込み読
み出し動作と番地指定の変化の関連を示す図、第7図は
コントロールデータクロックの2H内での配列の1例を
示す図である。 主要部分の符号の説明 15……訂正用バッファRAM 23……反転パスル発生回路 25……Xアドレスカウンタ 26……Yアドレスカウンタ 27……Zアドレスカウンタ 30……排他的論理和ゲート
って処理されるビデオフォーマット信号が担持するデー
タの符号ブロック構成例を示す図、第5図は本発明によ
るエラー訂正方式を実行するエラー訂正処理装置を示す
ブロック図、第6図(A)は、第5図の装置における番
地指定判定パルスの変化を示す波形図、第6図(B)は
第5図のエラー訂正動作に関連するデータの書き込み読
み出し動作と番地指定の変化の関連を示す図、第7図は
コントロールデータクロックの2H内での配列の1例を
示す図である。 主要部分の符号の説明 15……訂正用バッファRAM 23……反転パスル発生回路 25……Xアドレスカウンタ 26……Yアドレスカウンタ 27……Zアドレスカウンタ 30……排他的論理和ゲート
Claims (5)
- 【請求項1】情報データ及びこれに対応する情報データ
用冗長ビットをn(nは自然数)次元配列のバイナリビ
ット番地に割り当ててなる情報データブロック並びにコ
ントロールデータ及びこれに対応するコントロールデー
タ用冗長ビットをn次元配列のバイナリビット番地にを
割り当ててなるコントロールデータブロックをビデオフ
ォーマット信号に担持せしめ、該ビデオフォーマット信
号から前記データブロック各々を抽出して単一のメモリ
に取り込んで前記情報データ及び前記コントロールデー
タのエラー訂正作業を前記情報データ用冗長ビット及び
コントロールデータ用冗長ビットによって順次実行する
エラー訂正方式であって、前記ビデオフォーマット信号
においてコントロールデータブロックを第1及び第2小
ブロックに分割してこれら小ブロックを前記情報データ
ブロックの前もしくは後に配置し、まず、前記第1小ブ
ロックを前記メモリに取り込み、次いで、前記情報デー
タブロックを前記メモリに取り込んだ後エラー訂正作業
を実行し、次いで、前記情報データ用冗長ビットの占有
する番地を含む番地に前記第2小ブロックを取り込み、
次いで、前記コントロールデータブロックのエラー訂正
作業を実行することを特徴とするエラー訂正方式。 - 【請求項2】前記情報データ用冗長ビットと前記第2小
ブロックとの大きさを互いに等しく定めたことを特徴と
する特許請求の範囲第1項記載のエラー訂正方式。 - 【請求項3】前記第1及び第2小ブロックの大きさを等
しく定め、前記第1小ブロックを前記情報データブロッ
クが取り込まれるべき番地に隣接する番地に取り込んだ
後、前記第1小ブロックの占有する番地に隣接する番地
に前記情報データ用冗長ビットを取り込むが如く前記第
1小ブロックを前記メモリに取り込み、前記情報データ
ブロックについてのエラー訂正作業が終了した後前記第
1小ブロックと前記情報データ用冗長ビットとの番地を
置換して前記情報データ用冗長ビットの占有する番地に
前記第2小ブロックを書き込むことを特徴とする特許請
求の範囲第1項記載のエラー訂正方式。 - 【請求項4】データの占有する番地を変更しつつ前記メ
モリへのデータを取り込むに当って、番地指定コードの
少なくとも1つの桁のディジットを反転せしめること特
徴とする特許請求の範囲第2項記載のエラー訂正方式。 - 【請求項5】反転指令信号と前記番地指定コードの前記
少なくとも1つの桁のディジットとの排他的論理和をと
ることにより前記少なくとも1つの桁のディジットを反
転せしめることを特徴とする特許請求の範囲第3項記載
のエラー訂正方式。
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JP59062620A JPH0619913B2 (ja) | 1984-03-30 | 1984-03-30 | ビデオフオ−マツト信号に担持されるデ−タのエラ−訂正方式 |
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JP59062620A JPH0619913B2 (ja) | 1984-03-30 | 1984-03-30 | ビデオフオ−マツト信号に担持されるデ−タのエラ−訂正方式 |
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