JPS6388920A - 符号エラ−訂正回路 - Google Patents
符号エラ−訂正回路Info
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- JPS6388920A JPS6388920A JP61234963A JP23496386A JPS6388920A JP S6388920 A JPS6388920 A JP S6388920A JP 61234963 A JP61234963 A JP 61234963A JP 23496386 A JP23496386 A JP 23496386A JP S6388920 A JPS6388920 A JP S6388920A
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- Japan
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- parity
- error correction
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- terminal
- memory
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- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は符号エラー訂正回路に係り、回転ヘッド型ディ
ジタルオーディオテープレコーダの符号エラー訂正回路
に関する。
ジタルオーディオテープレコーダの符号エラー訂正回路
に関する。
従来の技術
従来より、回転ヘッドを用いてディジタルオーディオ信
号を磁気テープに記録し、かつ再生するディジタルオー
ディオテープレコーダ（以下［Ｒ−ＤＡＴＪと略す）が
開発されている。
号を磁気テープに記録し、かつ再生するディジタルオー
ディオテープレコーダ（以下［Ｒ−ＤＡＴＪと略す）が
開発されている。
Ｒ−ＤＡＴにおいては、ドラムの回転角度１８０度位近
位置り付けられた第１のヘッド、第２のヘッドより、上
記ドラムに巻付角度９０°で巻付けられた磁気テープか
ら信号を再生する。従って、第４図（Ａ）に示すドラム
の回転制御用の繰り返し周波政略３３Ｈｚのドラムパル
スの１周期でドラムが１回転せしめられるとき、第１の
ヘッドより第４図（Ｂ）の工に示す再生信号が１７られ
、第２のヘッドより■に示す再生信号が得られる。
位置り付けられた第１のヘッド、第２のヘッドより、上
記ドラムに巻付角度９０°で巻付けられた磁気テープか
ら信号を再生する。従って、第４図（Ａ）に示すドラム
の回転制御用の繰り返し周波政略３３Ｈｚのドラムパル
スの１周期でドラムが１回転せしめられるとき、第１の
ヘッドより第４図（Ｂ）の工に示す再生信号が１７られ
、第２のヘッドより■に示す再生信号が得られる。
上記第１又は第２のヘッドで磁気テープの１トラックよ
り再生された信号は１２８ブロツクで構成されており、
第５図に示す如きメモリに順次書き込まれる。図中、１
ブロツクは３２シンボルからなり、１シンボルは８ビツ
トである。ここで、ブロックアドレスＯ〜５２及び７６
〜１２７のうち偶数ブロックの全シンボル及び奇数ブロ
ックのシンボルアドレス０〜２３のシンボルは音声デー
タＷであり、奇数ブロックのシンボルアドレス２４〜３
１は夫々の奇数ブロック及び先行する偶数ブロックの音
声データＷのシンボルより生成されたリード・ソロモン
符号のパリティＰ（内符号）である。またブロックアド
レス５２〜７５のシンボルはブロックアドレスＯ〜５２
及び７６〜１２７の音声データＷ及びパリティＰより生
成されたリード・ソロモン符号のパリティＱ（外符号）
である。なお、パリティＱは、各シンボルアドレスにお
いて、ブロックアドレスがｒＯＪ、１１１゜ｒ２Ｊ、ｒ
３Ｊ夫々より４ずつ増加する４グループに分割してグル
ープ毎に生成されている。
り再生された信号は１２８ブロツクで構成されており、
第５図に示す如きメモリに順次書き込まれる。図中、１
ブロツクは３２シンボルからなり、１シンボルは８ビツ
トである。ここで、ブロックアドレスＯ〜５２及び７６
〜１２７のうち偶数ブロックの全シンボル及び奇数ブロ
ックのシンボルアドレス０〜２３のシンボルは音声デー
タＷであり、奇数ブロックのシンボルアドレス２４〜３
１は夫々の奇数ブロック及び先行する偶数ブロックの音
声データＷのシンボルより生成されたリード・ソロモン
符号のパリティＰ（内符号）である。またブロックアド
レス５２〜７５のシンボルはブロックアドレスＯ〜５２
及び７６〜１２７の音声データＷ及びパリティＰより生
成されたリード・ソロモン符号のパリティＱ（外符号）
である。なお、パリティＱは、各シンボルアドレスにお
いて、ブロックアドレスがｒＯＪ、１１１゜ｒ２Ｊ、ｒ
３Ｊ夫々より４ずつ増加する４グループに分割してグル
ープ毎に生成されている。
上記の再生信号はメモリよりシンボル単位で読み出され
てパリティＰ、パリティＱ夫々を用いた符号エラー訂、
正が行なわれる。
てパリティＰ、パリティＱ夫々を用いた符号エラー訂、
正が行なわれる。
発明が解決しようとする問題点
ところで、メモリ容けを最小とした場合つまり第５図に
示す如く１２８ブロツク分のメモリ容量とした場合には
、第４図（Ｃ）に示す如く所定ブロック数の信号が再生
された後、次のトラックの再生ｈ（開始されるまでの略
５，５８ｍ５ｅｃが訂正期間とされる。
示す如く１２８ブロツク分のメモリ容量とした場合には
、第４図（Ｃ）に示す如く所定ブロック数の信号が再生
された後、次のトラックの再生ｈ（開始されるまでの略
５，５８ｍ５ｅｃが訂正期間とされる。
しかるに、この訂正期間内でパリティＰによる１２８ブ
ロツクの符号エラー訂正及びパリティＱによる１２８ブ
ロツクの符号エラー訂正を行なうことは困難であり、一
部の呂声データの符号エラー訂正が行なわれないという
問題点があった。
ロツクの符号エラー訂正及びパリティＱによる１２８ブ
ロツクの符号エラー訂正を行なうことは困難であり、一
部の呂声データの符号エラー訂正が行なわれないという
問題点があった。
問題点を解決するための手段
本発明においては、アドレス生成回路は、パリティＰを
用いた符号エラー訂正時に該メモリより全てのディジタ
ル信号を読み出し、パリティＱを用いた符号エラー訂正
時にメモリより音声データとそれに対応するパリティＱ
のみを読み出すアドレスを順次生成する。
用いた符号エラー訂正時に該メモリより全てのディジタ
ル信号を読み出し、パリティＱを用いた符号エラー訂正
時にメモリより音声データとそれに対応するパリティＱ
のみを読み出すアドレスを順次生成する。
作用
本発明においては、パリティＱによるパリティＰの符号
エラー訂正が行なわれず、その分だけ符号エラー訂正に
要する時間が短縮される。
エラー訂正が行なわれず、その分だけ符号エラー訂正に
要する時間が短縮される。
実施例
第１図は本発明回路の一実施例のブロック系統図を示す
。同図中、端子１０には磁気テープから再生され復調さ
れた再生信号が順次入来してメモリ１１に供給され、メ
モリ１１には第５図に示す如くブロックアドレス（７ビ
ツト）を上位アドレスとし、シンボルアドレス（５ビツ
ト）を下位アドレスとして、音声データＷ、パリティＰ
及びＱの各シンボルが記憶される。
。同図中、端子１０には磁気テープから再生され復調さ
れた再生信号が順次入来してメモリ１１に供給され、メ
モリ１１には第５図に示す如くブロックアドレス（７ビ
ツト）を上位アドレスとし、シンボルアドレス（５ビツ
ト）を下位アドレスとして、音声データＷ、パリティＰ
及びＱの各シンボルが記憶される。
訂正演算回路１２はメモリ１１をアクセスして第５図示
の各シンボルを読み出しパリティＰの符号エラー訂正、
パリティＱの符号エラー訂正の順にｘｉを行なう。訂正
演算回路１２はメモリ１１をアクセスするために５ピツ
ト出力のシンボルアドレスカウンタとこのシンボルアド
レスカウンタの上位側に縦続接続された７ビツトのブロ
ックアドレスカウンタとを内蔵しており、両カウンタの
出力する合計１２ビツトのカウント値と、パリティＰ、
Ｑ大々の符号エラー訂正を指示する１ビツトの切換信号
とが訂正演算回路１２より出力されてアドレス生成回路
１３に供給される。
の各シンボルを読み出しパリティＰの符号エラー訂正、
パリティＱの符号エラー訂正の順にｘｉを行なう。訂正
演算回路１２はメモリ１１をアクセスするために５ピツ
ト出力のシンボルアドレスカウンタとこのシンボルアド
レスカウンタの上位側に縦続接続された７ビツトのブロ
ックアドレスカウンタとを内蔵しており、両カウンタの
出力する合計１２ビツトのカウント値と、パリティＰ、
Ｑ大々の符号エラー訂正を指示する１ビツトの切換信号
とが訂正演算回路１２より出力されてアドレス生成回路
１３に供給される。
訂正演算回路１２は各トラックの走査開始より略３．７
９ｍ５ｅｃ後に切換信号をパリティＰの符号エラー訂正
を指示する値７０７とし、シンボルアドレスカウンタ及
びブロックアドレスカウンタをゼロリセットした後一定
周期のクロックパルスで両カウンタのカウントアツプを
行なう。ブロックアドレスカウンタのカウント値が十進
のＮ２８Ｊとなると、切換信号をパリティＱの符号エラ
ー訂正を指示する値７１７とし、両カウンタをゼロリセ
ットした後クロックパルレスでカウントアツプを行ない
、ブロックアドレスカウンタのカウント値が十進のＮ
１２Ｊとなった時点で両カウンタのカウント動作を停止
させる。
９ｍ５ｅｃ後に切換信号をパリティＰの符号エラー訂正
を指示する値７０７とし、シンボルアドレスカウンタ及
びブロックアドレスカウンタをゼロリセットした後一定
周期のクロックパルスで両カウンタのカウントアツプを
行なう。ブロックアドレスカウンタのカウント値が十進
のＮ２８Ｊとなると、切換信号をパリティＱの符号エラ
ー訂正を指示する値７１７とし、両カウンタをゼロリセ
ットした後クロックパルレスでカウントアツプを行ない
、ブロックアドレスカウンタのカウント値が十進のＮ
１２Ｊとなった時点で両カウンタのカウント動作を停止
させる。
第２図はアドレス生成回路１３の一実施例の回路図を示
す。同図中、端子２０ａ〜２０ｅには訂正演剪回路１２
のシンボルアドレスカウンタの５ビツトのカウント値が
入来し、端子２０ｆ〜２０２にはブロックアドレスカウ
ンタの７ビツトのカウント値が入来し、端子２１には切
換信号が入来する。
す。同図中、端子２０ａ〜２０ｅには訂正演剪回路１２
のシンボルアドレスカウンタの５ビツトのカウント値が
入来し、端子２０ｆ〜２０２にはブロックアドレスカウ
ンタの７ビツトのカウント値が入来し、端子２１には切
換信号が入来する。
端子２０ａはセレクタ２２の端子２Ａとセレクタ２３の
端子４Ｂとに接続され、端子２０ｂはセレクタ２２の端
子３Ａとセレクタ２４の端子１Ｂとに接続され、端子２
０Ｃ，はセレクタ２２の端子４Ａとセレクタ２４の端子
２Ｂとに接続され、端子２０ｄはセレクタ２３の端子１
Ａとセレクタ２４の端子３Ｂとに接続され、端子２０ｅ
はセレクタ２３の端子２Ａとセレクタ２４の端子４Ｂと
に接続されている。
端子４Ｂとに接続され、端子２０ｂはセレクタ２２の端
子３Ａとセレクタ２４の端子１Ｂとに接続され、端子２
０Ｃ，はセレクタ２２の端子４Ａとセレクタ２４の端子
２Ｂとに接続され、端子２０ｄはセレクタ２３の端子１
Ａとセレクタ２４の端子３Ｂとに接続され、端子２０ｅ
はセレクタ２３の端子２Ａとセレクタ２４の端子４Ｂと
に接続されている。
また、端子２０ｆはセレクタ２２の端子１Ａとセレクタ
２３の端子３Ｂとに接続され、端子２０ｇはセレクタ２
２の端子１Ｂとセレクタ２３の端子３Ａとに接続され、
端子２０ｈはセレクタ２２の端子２Ｂとセレクタ２３の
端子４Ａとに接続され、端子２０ｉはセレクタ２２の端
子３Ｂとセレクタ２４の端子１Ａとに接続され、端子２
０ｊはセレクタ２２の端子４Ｂとセレクタ２４の端子２
Ａとに接続され、端子２０にはセレクタ２３の端子１Ｂ
とセレクタ２４の端子３Ａとに接続され、端子２０Ｉｌ
はセレクタ２３の端子２Ｂとセレクタ２４の端子４Ａと
に接続されている。
２３の端子３Ｂとに接続され、端子２０ｇはセレクタ２
２の端子１Ｂとセレクタ２３の端子３Ａとに接続され、
端子２０ｈはセレクタ２２の端子２Ｂとセレクタ２３の
端子４Ａとに接続され、端子２０ｉはセレクタ２２の端
子３Ｂとセレクタ２４の端子１Ａとに接続され、端子２
０ｊはセレクタ２２の端子４Ｂとセレクタ２４の端子２
Ａとに接続され、端子２０にはセレクタ２３の端子１Ｂ
とセレクタ２４の端子３Ａとに接続され、端子２０Ｉｌ
はセレクタ２３の端子２Ｂとセレクタ２４の端子４Ａと
に接続されている。
セレクタ２２〜２４夫々は端子２１より供給される切換
信号がｖ Ｏｖのとき端子１Ａ、２△。
信号がｖ Ｏｖのとき端子１Ａ、２△。
３Ａ、４Ａ夫々に入来する信号を端子ＩＹ、２Ｙ。
３Ｙ、４Ｙ夫々より出力し、また切換信号が’ １ ’
（７）、！＝ｌｉｉ子１Ｂ、２Ｂ、３Ｂ、４Ｂ夫々ｌ、
：入来する信号を端子ＩＹ、２Ｙ、３Ｙ、４Ｙ夫々より
出力する。
（７）、！＝ｌｉｉ子１Ｂ、２Ｂ、３Ｂ、４Ｂ夫々ｌ、
：入来する信号を端子ＩＹ、２Ｙ、３Ｙ、４Ｙ夫々より
出力する。
セレクタ２２の端子１Ｙ〜４Ｙは夫々端子２５ａ〜２５
ｄに接続され、セレクタ２３の端子１Ｙ〜４Ｙは夫々端
子２５ｅ〜２５ｈに接続され、セレクタ２４の端子１Ｙ
〜４Ｙは夫々端子２５ｉ〜２５ｅに接続されている。端
子２５ａ〜２５之は端子２５ａをＬＳＢとし端子２５、
之をＭＳＢとしてメモリ１１のアドレス線に接続されて
いる。つまり端子２５ａ〜２５ｅより出力される５ビツ
トの信号が第５図示のシンボルアドレスであり、端子２
５ｆ〜２５２より出力される７ビツトの信号がブロック
アドレスである。
ｄに接続され、セレクタ２３の端子１Ｙ〜４Ｙは夫々端
子２５ｅ〜２５ｈに接続され、セレクタ２４の端子１Ｙ
〜４Ｙは夫々端子２５ｉ〜２５ｅに接続されている。端
子２５ａ〜２５之は端子２５ａをＬＳＢとし端子２５、
之をＭＳＢとしてメモリ１１のアドレス線に接続されて
いる。つまり端子２５ａ〜２５ｅより出力される５ビツ
トの信号が第５図示のシンボルアドレスであり、端子２
５ｆ〜２５２より出力される７ビツトの信号がブロック
アドレスである。
従って、ブロックアドレスカウンタのカウント値、シン
ボルアドレスカウンタのカウント値が第３図のＥＢＡＣ
，ＳＡＣ夫々に示す如く変化するとき、切換信号がＩＱ
ＹでパリティＰの符号エラーＵ正であればメモリ１１を
アクセスするブロックアドレス、シンボルアドレスはＩ
ＩＰＢＡ、ＰＳＡ夫々に示す如く変化する。また、切換
信号が７１７でパリティＱの符号エラー訂正であればメ
モリ１１をアクセスするブロックアドレス、シンボルア
ドレスはｌ［１ｌｌＱＢＡ、ＱＳＡ夫々に示す如く変化
する。なお、第３図の各欄は１０進表示である。
ボルアドレスカウンタのカウント値が第３図のＥＢＡＣ
，ＳＡＣ夫々に示す如く変化するとき、切換信号がＩＱ
ＹでパリティＰの符号エラーＵ正であればメモリ１１を
アクセスするブロックアドレス、シンボルアドレスはＩ
ＩＰＢＡ、ＰＳＡ夫々に示す如く変化する。また、切換
信号が７１７でパリティＱの符号エラー訂正であればメ
モリ１１をアクセスするブロックアドレス、シンボルア
ドレスはｌ［１ｌｌＱＢＡ、ＱＳＡ夫々に示す如く変化
する。なお、第３図の各欄は１０進表示である。
このようにして、パリティＰの符号エラー訂正時にはＲ
−ＤＡＴの規格に従ってシンボルアドレスが「２」ずつ
増加し、ブロックアドレスが「１」ずつ増加する。また
パリティＱの符号エラー訂正時にはブロックアドレスは
ｒｏｂ、ｒ２Ｊ、ｒｌＪ、「３」夫々より「４」ずつ増
加し、ブロックアドレスがｒＯＪ、ｒ２Ｊから増加を開
始する際にはシンボルアドレスが「０」から「３１」ま
で変化し、ブロックアドレスがｒｌｊ、ｒ３Ｊから増加
を開始する際にはシンボルアドレスが「０」から「２３
」まで変化する。つまり、シンボルアドレス「２４」以
上でのパリティＱの符号エラー訂正、即ちパリティＰの
シンボルの符号エラー訂正は行なわれない。
−ＤＡＴの規格に従ってシンボルアドレスが「２」ずつ
増加し、ブロックアドレスが「１」ずつ増加する。また
パリティＱの符号エラー訂正時にはブロックアドレスは
ｒｏｂ、ｒ２Ｊ、ｒｌＪ、「３」夫々より「４」ずつ増
加し、ブロックアドレスがｒＯＪ、ｒ２Ｊから増加を開
始する際にはシンボルアドレスが「０」から「３１」ま
で変化し、ブロックアドレスがｒｌｊ、ｒ３Ｊから増加
を開始する際にはシンボルアドレスが「０」から「２３
」まで変化する。つまり、シンボルアドレス「２４」以
上でのパリティＱの符号エラー訂正、即ちパリティＰの
シンボルの符号エラー訂正は行なわれない。
このようにパリティＰのシンボルの符号エラー訂正を行
なわなくとも、符号エラー訂正後第１図示のメモリ１１
より読み出されて端子１４より次段のＤ／Ａ変換回路（
図示せず）に供給されるのは音声データだけであるので
何ら問題はなく、パリティＰのシンボルの符号エラー訂
正に必要な１６ブロツク分のシンボルをメモリ１１より
読み出す時間が削減されることになる。これによって１
トラック分の符号エラー訂正に要する時間が短縮され、
第４図（Ｃ）に示す訂正期間略５．５３ｍ５ｅｃ内で１
トラック分の全音声データの符号エラー訂正を行なうこ
とが可能となる。
なわなくとも、符号エラー訂正後第１図示のメモリ１１
より読み出されて端子１４より次段のＤ／Ａ変換回路（
図示せず）に供給されるのは音声データだけであるので
何ら問題はなく、パリティＰのシンボルの符号エラー訂
正に必要な１６ブロツク分のシンボルをメモリ１１より
読み出す時間が削減されることになる。これによって１
トラック分の符号エラー訂正に要する時間が短縮され、
第４図（Ｃ）に示す訂正期間略５．５３ｍ５ｅｃ内で１
トラック分の全音声データの符号エラー訂正を行なうこ
とが可能となる。
発明の効果
上述の如く、本発明によれば外符号であるパリティＱに
より内符号であるパリティＰの符号エラー訂正が行なわ
れず、その分だけ符号エラー訂正に要する時間が短縮さ
れ、全音声データに対するパリティＰ、Ｑ夫々の符号エ
ラー訂正を行なうことができる。
より内符号であるパリティＰの符号エラー訂正が行なわ
れず、その分だけ符号エラー訂正に要する時間が短縮さ
れ、全音声データに対するパリティＰ、Ｑ夫々の符号エ
ラー訂正を行なうことができる。
第１図は本発明回路の一実施例のブロック系統図、第２
図は第１図示のアドレス生成回路の一実施例の回路図、
第３図は第２図示の回路の入力値と出力値の関係を示す
図、第４図はＲ−ＤＡＴの動作を説明するためのタイム
チャート、第５図は第１図示のメモリに記憶された再生
信号の構成を示す図である。 １１・・・メモリ、１２・・・訂正演算回路、１３・・
・アドレス生成回路、２２〜２４・・・セレクタ。 第１図 第２ｖ！Ａ 第３図 第４図 両開 一一一一一一づシ、へ、）要く卜２−Δべ手続補正書 特許庁長官 小 川 邦 夫 殿 ｔ 事件の表示 昭和６１年 特許願 第２３４９６３号２、発明の名称 符号エラー訂正回路 ３、補正をする者 事件との関係 特許出願人 住所 〒２２１ 神奈川県横浜市神奈用区守屋町３丁
目１２番地名称（４３２） 日本ビクター株式会社代
表者 取締役社長 垣 木 邦 夫 ４、代理人 住所 〒１０２ 東京都千代田区麹町５丁目７番地６
、補正の対象 明細書の発明の詳細な説明、及び図面。 ７、補正の内容 （１）明細書中、第３頁第２行及び第１０行の「５２Ｊ
を「５１」と補正する。 ■ 同、第５頁第１５行〜第１６行、第１６行、及び第
６頁第３行、第７行、第１３行、及び第９頁第８行、第
１２行、第１７行、第２０行、及び第１０頁第８行、及
び第１１頁第８行夫々の「の符号」を「による符号」と
補正する。 ■ 同、第９頁第１８行〜第２０行の［シンポ・・・す
る。」を以下の通り補正する。 「ブロックアドレスが「０」でシンボルアドレスが「０
」から「３０」まで「２」ずつ増加し、次にブロックア
ドレスが「１」でシンボルアドレスが「０」から「３０
」まで「２」ずつ増加し、次にブロックアドレスがｒＯ
Ｊでシンボルアドレスが「１」から「３１」まで「２」
ずつ増加し、次にブロックアドレスが「１」でシンボル
アドレスが「１」から「３１」まで「２」ずつ増加する
。 この後、ブロックアドレスがｒ２Ｊ、ｒ３Ｊと「１」ず
つ増加して上記と同様にシンボルアドレスが変化し、ブ
ロックアドレスがｒ１２６Ｊ。 ｒ１２７Ｊまで同様のシンボルアドレスの変化が繰り返
される。」 （４）図面中、第３図を添付補正図面の通り補正する。
図は第１図示のアドレス生成回路の一実施例の回路図、
第３図は第２図示の回路の入力値と出力値の関係を示す
図、第４図はＲ−ＤＡＴの動作を説明するためのタイム
チャート、第５図は第１図示のメモリに記憶された再生
信号の構成を示す図である。 １１・・・メモリ、１２・・・訂正演算回路、１３・・
・アドレス生成回路、２２〜２４・・・セレクタ。 第１図 第２ｖ！Ａ 第３図 第４図 両開 一一一一一一づシ、へ、）要く卜２−Δべ手続補正書 特許庁長官 小 川 邦 夫 殿 ｔ 事件の表示 昭和６１年 特許願 第２３４９６３号２、発明の名称 符号エラー訂正回路 ３、補正をする者 事件との関係 特許出願人 住所 〒２２１ 神奈川県横浜市神奈用区守屋町３丁
目１２番地名称（４３２） 日本ビクター株式会社代
表者 取締役社長 垣 木 邦 夫 ４、代理人 住所 〒１０２ 東京都千代田区麹町５丁目７番地６
、補正の対象 明細書の発明の詳細な説明、及び図面。 ７、補正の内容 （１）明細書中、第３頁第２行及び第１０行の「５２Ｊ
を「５１」と補正する。 ■ 同、第５頁第１５行〜第１６行、第１６行、及び第
６頁第３行、第７行、第１３行、及び第９頁第８行、第
１２行、第１７行、第２０行、及び第１０頁第８行、及
び第１１頁第８行夫々の「の符号」を「による符号」と
補正する。 ■ 同、第９頁第１８行〜第２０行の［シンポ・・・す
る。」を以下の通り補正する。 「ブロックアドレスが「０」でシンボルアドレスが「０
」から「３０」まで「２」ずつ増加し、次にブロックア
ドレスが「１」でシンボルアドレスが「０」から「３０
」まで「２」ずつ増加し、次にブロックアドレスがｒＯ
Ｊでシンボルアドレスが「１」から「３１」まで「２」
ずつ増加し、次にブロックアドレスが「１」でシンボル
アドレスが「１」から「３１」まで「２」ずつ増加する
。 この後、ブロックアドレスがｒ２Ｊ、ｒ３Ｊと「１」ず
つ増加して上記と同様にシンボルアドレスが変化し、ブ
ロックアドレスがｒ１２６Ｊ。 ｒ１２７Ｊまで同様のシンボルアドレスの変化が繰り返
される。」 （４）図面中、第３図を添付補正図面の通り補正する。
Claims (1)
- 【特許請求の範囲】 回転ヘッド型ディジタルオーディオテープレコーダの１
トラックより再生される音声データと内符号であるパリ
ティＰと外符号であるパリティＱとのディジタル信号を
メモリに順次書き込み、該メモリより該ディジタル信号
を読み出してパリティＰ、パリティＱ夫々を用いた符号
エラー訂正を行なう符号エラー訂正回路において、 該パリティＰを用いた符号エラー訂正時に該メモリより
全てのディジタル信号を読み出し、該パリティＱを用い
た符号エラー訂正時に該メモリより音声データとそれに
対応するパリティＱのみを読み出すアドレスを順次生成
するアドレス生成回路を設けたことを特徴とする符号エ
ラー訂正回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234963A JPS6388920A (ja) | 1986-10-02 | 1986-10-02 | 符号エラ−訂正回路 |
| US07/105,525 US4835629A (en) | 1986-10-02 | 1987-09-29 | Code error correcting circuit |
| KR1019870010799A KR910006155B1 (ko) | 1986-10-02 | 1987-09-29 | 부호 에러 정정회로 |
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Family Applications (1)
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