JPS5856209A - 誤り検出訂正処理装置 - Google Patents
誤り検出訂正処理装置Info
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- JPS5856209A JPS5856209A JP15370681A JP15370681A JPS5856209A JP S5856209 A JPS5856209 A JP S5856209A JP 15370681 A JP15370681 A JP 15370681A JP 15370681 A JP15370681 A JP 15370681A JP S5856209 A JPS5856209 A JP S5856209A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1813—Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号処理系におけるエラーフラグ処
理装置に関するものである。
理装置に関するものである。
従来のエラーフラグに関する処理としては、ＥＩＡＪ規
格によるビデオテープを用い７’（ｐｃＡｉに先例があ
る。この場合、信号の量子化は１４ビツトで行なわれて
おシ、ディジメル信号の処理において８ビット或いは４
ビツト構成のＲＡＭに情報をストアする場合に空きビッ
トが有ったので、叫シ検出結果のフラグを各デ〜りに付
は膿ヘスドアするのに何ら不都合は生じなかった。
格によるビデオテープを用い７’（ｐｃＡｉに先例があ
る。この場合、信号の量子化は１４ビツトで行なわれて
おシ、ディジメル信号の処理において８ビット或いは４
ビツト構成のＲＡＭに情報をストアする場合に空きビッ
トが有ったので、叫シ検出結果のフラグを各デ〜りに付
は膿ヘスドアするのに何ら不都合は生じなかった。
しかし信号の量子化が８ビツト或論は１６ビツトで行な
われているシステムにおいては、信号のストア用に８ビ
ツト、４ビツト構成のＩ圃を用いても、空きビットが無
す為、エラーフラグ専用のＲＡＭを必要とする。従って
このエラーフラグ用のＲ，ＡＭの記憶容址ヲなるたけ節
約出来る新しいエラーフラグ処理装置が要求される。
われているシステムにおいては、信号のストア用に８ビ
ツト、４ビツト構成のＩ圃を用いても、空きビットが無
す為、エラーフラグ専用のＲＡＭを必要とする。従って
このエラーフラグ用のＲ，ＡＭの記憶容址ヲなるたけ節
約出来る新しいエラーフラグ処理装置が要求される。
本発明の目的は、従来の欠点をなりシ、ディジタルオー
ディオ信号処理におけるん慴の記憶容置の節約及び有効
活用を目的として開発されたエラーフラグに対する新し
いフレーム単位のエラーフラグ処理ｖ装置を提供するに
ある。
ディオ信号処理におけるん慴の記憶容置の節約及び有効
活用を目的として開発されたエラーフラグに対する新し
いフレーム単位のエラーフラグ処理ｖ装置を提供するに
ある。
このため本発明は、入力信号に対しフレーム単位でエラ
ー検出を行ｌ−／″−検出結果のエラーフラグ全フレー
ム単位で１個のエラーフラグを馳へ書き込み、次にマス
ターＲＡ１１からインターリーグを解いて３にみ出され
たデータに対し訂正波３１ ｋ 行う際に、各シンボル
のエラーフラグニ相当するフレーム単位のエラーフラグ
を上記エラーフラグ１１より読み出せる様なシステムを
構成する事により、エラーフラグ書ＣＡＭの記憶容量全
人ｌ］に節約出来る。さらにこのエラーフラグノ？庸の
誉き込み、読み出しのアドレスをコントロールする９！
ｅ ｂＬｔ ’ｃ 、３つのカウンタ或すは２つのカウ
ンタとＲＯＡｉとアダーのｎ１合せによる簡単な回路で
構成する。
ー検出を行ｌ−／″−検出結果のエラーフラグ全フレー
ム単位で１個のエラーフラグを馳へ書き込み、次にマス
ターＲＡ１１からインターリーグを解いて３にみ出され
たデータに対し訂正波３１ ｋ 行う際に、各シンボル
のエラーフラグニ相当するフレーム単位のエラーフラグ
を上記エラーフラグ１１より読み出せる様なシステムを
構成する事により、エラーフラグ書ＣＡＭの記憶容量全
人ｌ］に節約出来る。さらにこのエラーフラグノ？庸の
誉き込み、読み出しのアドレスをコントロールする９！
ｅ ｂＬｔ ’ｃ 、３つのカウンタ或すは２つのカウ
ンタとＲＯＡｉとアダーのｎ１合せによる簡単な回路で
構成する。
本発明のＰＣＭオーディオディスク再生系における実施
例全２株ブロック図（第６図、第４図）に従ｌ説明する
。
例全２株ブロック図（第６図、第４図）に従ｌ説明する
。
まず実施例１について第３図のブロック図に従し説明す
る。エラーフラグ書き込みアドレス用カウンタＡ８及び
読み出し用フレームカウンタＢ１１はフレーム信号によ
りフレーム毎に１づつカウントアツプするカウンタでア
わ、エラーフラグ眩み出しアドレス用カウンタＣ１０は
フレーム毎にカウンタＢの値全初期値とし各シンボルの
エラーフラグ全検索−ｒる為シンボル間のインターリー
ブである４づつカウントアツプするカウンタである。エ
ラーフラグＲＡＩｄ９はフレーム単位の入力データに対
して誤シ検出を行った結果のフラグをストアするＲＡＭ
であシ、マスク−ＲＡＭ １４はインターリーブを解く
為とジッター吸収する為に音声データとＱパリティをス
トアするＲＡＭである。誤り検出回路Ｃ１１２はスクラ
ンブル’ｔ １！（いた入力データについてエラー検出
ヲ行い検出結果のエラーフラグを出力する誤り検出回路
であシ、訂正演算回路Ｃ２１３はマスター膿１４よジイ
ンターリーブを解いて読み出された２８シンボルに対し
て各々のエラーフラグの情報を含めて訂正動作を行う訂
正演算回路である。
る。エラーフラグ書き込みアドレス用カウンタＡ８及び
読み出し用フレームカウンタＢ１１はフレーム信号によ
りフレーム毎に１づつカウントアツプするカウンタでア
わ、エラーフラグ眩み出しアドレス用カウンタＣ１０は
フレーム毎にカウンタＢの値全初期値とし各シンボルの
エラーフラグ全検索−ｒる為シンボル間のインターリー
ブである４づつカウントアツプするカウンタである。エ
ラーフラグＲＡＩｄ９はフレーム単位の入力データに対
して誤シ検出を行った結果のフラグをストアするＲＡＭ
であシ、マスク−ＲＡＭ １４はインターリーブを解く
為とジッター吸収する為に音声データとＱパリティをス
トアするＲＡＭである。誤り検出回路Ｃ１１２はスクラ
ンブル’ｔ １！（いた入力データについてエラー検出
ヲ行い検出結果のエラーフラグを出力する誤り検出回路
であシ、訂正演算回路Ｃ２１３はマスター膿１４よジイ
ンターリーブを解いて読み出された２８シンボルに対し
て各々のエラーフラグの情報を含めて訂正動作を行う訂
正演算回路である。
フレーム単位の入力信号である３２シンボルデータ（第
５図参照）に対して誤り検出回路Ｃ１１２テエラー検出
を行い、Ｐパリティを除いた２８シンボルをマスターＲ
ＡＭ １４へ書き込むと同時に、検出結果のエラーフラ
グを書き込み用アドレスカウンタ８でアドレスされるエ
ラーフラグＲＡＩｄ９ヘフレーム単位で１個づつ４！き
込む。次にマスターＲ−ＡＭ１４よジインターリーブを
解き耽み出された２８シンボルに対して訂正演算回路Ｃ
２１３により、訂正波Ｘｆｆ１行う際に読み出し用７レ
ームカウンタＢ１１の値を初期値とする読み出しアドレ
ス用カウンタＣ１０のイ直によりシンボル毎にアドレス
されるエラーフラグＲＡＭ ９の値ヲ診照する。
５図参照）に対して誤り検出回路Ｃ１１２テエラー検出
を行い、Ｐパリティを除いた２８シンボルをマスターＲ
ＡＭ １４へ書き込むと同時に、検出結果のエラーフラ
グを書き込み用アドレスカウンタ８でアドレスされるエ
ラーフラグＲＡＩｄ９ヘフレーム単位で１個づつ４！き
込む。次にマスターＲ−ＡＭ１４よジインターリーブを
解き耽み出された２８シンボルに対して訂正演算回路Ｃ
２１３により、訂正波Ｘｆｆ１行う際に読み出し用７レ
ームカウンタＢ１１の値を初期値とする読み出しアドレ
ス用カウンタＣ１０のイ直によりシンボル毎にアドレス
されるエラーフラグＲＡＭ ９の値ヲ診照する。
第５図で示す様に、Ｐパリティを除いた２Ｂシンボル中
先頭のシンボルは、インターリーブが今シンボル間４フ
レームなので、１０８フレーム以降に再生可能となる。
先頭のシンボルは、インターリーブが今シンボル間４フ
レームなので、１０８フレーム以降に再生可能となる。
従ってエラー７ラグＲＪｄ９の容量としては１１２ビツ
ト以上必要となシ、カウンタによ如アドレスされるので
１２８ビツトが適当でおる。 ってカウンタＡ、Ｂは７
ビツト構成で、互すにあるオフセラトラ保ちながら動作
する様電源オン時にプリセラトラ行う必要がある。また
カウンタＣはシンボル間のインターリーブが４フレーム
であるので、５ビツト構成で１づつカウントアツプする
カウンタとして下位にカウンタＢの下位２ビツトを加え
て７ビツトで読み出しアドレスを指定すれば良い。第６
図にエラーフラグＲＡ）ｄと各カウンタＡ、Ｂ。
ト以上必要となシ、カウンタによ如アドレスされるので
１２８ビツトが適当でおる。 ってカウンタＡ、Ｂは７
ビツト構成で、互すにあるオフセラトラ保ちながら動作
する様電源オン時にプリセラトラ行う必要がある。また
カウンタＣはシンボル間のインターリーブが４フレーム
であるので、５ビツト構成で１づつカウントアツプする
カウンタとして下位にカウンタＢの下位２ビツトを加え
て７ビツトで読み出しアドレスを指定すれば良い。第６
図にエラーフラグＲＡ）ｄと各カウンタＡ、Ｂ。
ＣＶＣよシ指定されるアドレスの位置について一例を示
す。
す。
次に実施例２について第４図のブロック図に従＾説明す
る。構成としては実施例１と同じ動作を行う。書き込み
アドレス用カウンタＡ１５゜エラーフラグＲＡＩｄ １
６ 、 ｐ ｐ検出回路Ｃ１１９，訂正演算回路Ｃ，２
０、マスター１１ＡＩｄ ２２と読み出しアドレス用ア
ダー１７． ＲＯＭ１Ｂ、シンボルカウンタＤ２１によ
り構成される。各部の動作説明は、誤り検出回路Ｃ１１
９によるエラーフラグ作成、書キ込みアドレス用カウン
タ、４１５によるエラーフラグ１（ＡＭ １６のアドレ
ス指定動作は既述した実施例１におけるものと全く同じ
であるので省略し、以下エラーフラグの読み出し動作に
ついて説明する。
る。構成としては実施例１と同じ動作を行う。書き込み
アドレス用カウンタＡ１５゜エラーフラグＲＡＩｄ １
６ 、 ｐ ｐ検出回路Ｃ１１９，訂正演算回路Ｃ，２
０、マスター１１ＡＩｄ ２２と読み出しアドレス用ア
ダー１７． ＲＯＭ１Ｂ、シンボルカウンタＤ２１によ
り構成される。各部の動作説明は、誤り検出回路Ｃ１１
９によるエラーフラグ作成、書キ込みアドレス用カウン
タ、４１５によるエラーフラグ１（ＡＭ １６のアドレ
ス指定動作は既述した実施例１におけるものと全く同じ
であるので省略し、以下エラーフラグの読み出し動作に
ついて説明する。
第６図に示す様にエラーフラグＲＡＭにおけるフラク誓
き込みアドレスからの各シンボルのエラーフラグ読み出
しアドレスまでの距離は常に一定である。従ってシンボ
ルの先頭からの位置を入力とし、その（ｆ［に対応した
アドレス間隔を出力するＲＯＭ １８を用りる赳］によ
り、Ｈ］正演算回路Ｃｌ２ＯにおしてマスターＲＡＭ２
２よ如インターリーブを解Ａて読み出された２８シンボ
ルに対し訂正演３！ｉ１．ヲ行う際に、シンボルの位１
１１−示すシンボルカウンタＩ）２１（ＤｎＬｋＲＯＡ
ｌｌＢへ与え、ＲＵＭ １１３の出力と書き込みアドレ
ス用カウンタ、（１５の値を読み出しアドレス用アダー
にょυ加算して、各シンボルに対応するエラーフラグＬ
病〕６における読み出しアドレスを与える事によシ必要
な各シンボルのエラーフラグが参照できる。
き込みアドレスからの各シンボルのエラーフラグ読み出
しアドレスまでの距離は常に一定である。従ってシンボ
ルの先頭からの位置を入力とし、その（ｆ［に対応した
アドレス間隔を出力するＲＯＭ １８を用りる赳］によ
り、Ｈ］正演算回路Ｃｌ２ＯにおしてマスターＲＡＭ２
２よ如インターリーブを解Ａて読み出された２８シンボ
ルに対し訂正演３！ｉ１．ヲ行う際に、シンボルの位１
１１−示すシンボルカウンタＩ）２１（ＤｎＬｋＲＯＡ
ｌｌＢへ与え、ＲＵＭ １１３の出力と書き込みアドレ
ス用カウンタ、（１５の値を読み出しアドレス用アダー
にょυ加算して、各シンボルに対応するエラーフラグＬ
病〕６における読み出しアドレスを与える事によシ必要
な各シンボルのエラーフラグが参照できる。
ｐＣＭオーディオディスク再生再生釦いて、シンボル毎
にエラーフラグを付加する従来の方式全採用すると、イ
ンターリーグ、ジッター分を含めた２にワードの各シン
ボルに対し１ビツト必要であるので、合計２にビットの
エラーフラグ用のＲＡＩｄが必要となる。
にエラーフラグを付加する従来の方式全採用すると、イ
ンターリーグ、ジッター分を含めた２にワードの各シン
ボルに対し１ビツト必要であるので、合計２にビットの
エラーフラグ用のＲＡＩｄが必要となる。
ところが、本発明によるエラーフラグ処理によＢ２にビ
ットの趣が約１２０ビツトのフラグ相線とそのアドレス
コントロール用に３つのカウンタ或すは２つのカウンタ
・８０Ｍ−アダーの組合せによる簡単な回路に代用出来
る様になうた。これ等はＬＳＩの内部に取り込める為、
６初の目的であったん信の記憶容置の節約と同時にシス
テムの小型化も可能となった。
ットの趣が約１２０ビツトのフラグ相線とそのアドレス
コントロール用に３つのカウンタ或すは２つのカウンタ
・８０Ｍ−アダーの組合せによる簡単な回路に代用出来
る様になうた。これ等はＬＳＩの内部に取り込める為、
６初の目的であったん信の記憶容置の節約と同時にシス
テムの小型化も可能となった。
第１図はＥｊＡＪ規格のビデオテープを用いνＣＭの場
合の外部マスター凡捕が８ビツト構成で表わされたデー
タ図、第２図はＰＣＭオーディオディスクの再生系にお
して従来法を用いた場合のデータ格納用の外部マスター
ｌ？ＡＭ （８ビツト構成）２ケとエラーフラグ用のＬ
４Ｍ ｆ 第１図のＥＩＡＪ規格のビデオテープによる
ＰＣＭのマスターＬ化と対応づけて図式化したデータ図
、第３図は本発明の第１夾施例のブロック図、第４図は
本発明の第２実施例のブロック図、！ｊｌｃ５図は記録
時の１フレーム内のシンボルの名称及び遅延蓋を示す説
明図、第６図は本発明実施例におけるエラーフラグＲＡ
Ｍの養゛き込み、読み出しアドレスの様子を示す説明図
である。 ８：書き込みアドレス用カウンタＡ ９：エラーフラグＲＡＭ １０：読み出しアドレス用カウンタＣ １１：読み出し用フレームカウンタＢ １２：誤り検出回路Ｃ１ １３：訂正演算回路Ｃ８ １４：マスターＬ慴 代理人弁理士 薄 １）利 幸
合の外部マスター凡捕が８ビツト構成で表わされたデー
タ図、第２図はＰＣＭオーディオディスクの再生系にお
して従来法を用いた場合のデータ格納用の外部マスター
ｌ？ＡＭ （８ビツト構成）２ケとエラーフラグ用のＬ
４Ｍ ｆ 第１図のＥＩＡＪ規格のビデオテープによる
ＰＣＭのマスターＬ化と対応づけて図式化したデータ図
、第３図は本発明の第１夾施例のブロック図、第４図は
本発明の第２実施例のブロック図、！ｊｌｃ５図は記録
時の１フレーム内のシンボルの名称及び遅延蓋を示す説
明図、第６図は本発明実施例におけるエラーフラグＲＡ
Ｍの養゛き込み、読み出しアドレスの様子を示す説明図
である。 ８：書き込みアドレス用カウンタＡ ９：エラーフラグＲＡＭ １０：読み出しアドレス用カウンタＣ １１：読み出し用フレームカウンタＢ １２：誤り検出回路Ｃ１ １３：訂正演算回路Ｃ８ １４：マスターＬ慴 代理人弁理士 薄 １）利 幸
Claims (1)
- 【特許請求の範囲】 １、 ディジタルオーディオ信号の再生系に卦いて、取
り込まれた信号列の同期信号によシ区切られた単位（フ
レーム）毎にカウントアツプするエラーフラグ書き込み
アドレス用カウンタＡと、フレーム単位のエラーフラグ
をストアしておくエラーフラグＷと、訂正演算におして
各シンボルのエラーフラグを検索する為にエラーフラグ
ＲＡＩｄのアドレスＫｌ、する読み出しアドレス装置に
よシ構成され、フレーム毎の入力データに対し餡シ検出
装置による検出結果のエラーフラグをカウンタＡの値に
よ）アドレスされたエラーフラグＲＡＭへ書き込み、次
に外部のマスターん循よ杉インターリーブを解いて読み
出されたデータに対し訂正装置による訂正演算を行う際
に各シンボルのエラーフラグｆ＊＠に読み出しアドレス
装置によシアドレスされたエラーフラグＬ病よシ得て訂
正演算動作を行うｌｔを特徴とするフレーム単位のエラ
ーフラグ処理装置。 ２、 前記読み出しアドレスＶｅｆｆｉを、エラーフラ
グ書き込みアドレス用カウンタＡと、一定のオフセット
を保ちながら動作し一エラーフラグ読み出しアドレスの
初期値を与えるカウンタＢと、訂正演算動作を用う際に
各シンボルのエラーフラグを検索する為カウンタＢの値
全初期値として各シンボル間のインターリーブに応じて
カウントするエラーフラグ読み出しアドレス用カウンタ
Ｃによシ構成する特許請求の範囲第１項記載のフレーム
単位のエラーフラグ処理装置。 ３、 前記読み出しアドレス装置を、訂正演算動作を行
う際のシンボルの順番をカウントするカウンタＤと、カ
ラ／りＤの値に応じて書キ込みアドレスからのアドレス
の距離ヲ与えるＲＯＭと、ＲＯＭの出力と前記誉き込み
アドレス用カウンタＡのｆｌ［を入力としてエラーフラ
グＲＡＭの読み出しアドレスを与えるアダーにより構成
する特許請求の範囲第１．１３記載のフレーム単位のエ
ラーフラグ処理装置ｉ１１゜
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370681A JPS5856209A (ja) | 1981-09-30 | 1981-09-30 | 誤り検出訂正処理装置 |
| GB08227477A GB2107496B (en) | 1981-09-30 | 1982-09-27 | Error flag processor |
| DE3236312A DE3236312C2 (de) | 1981-09-30 | 1982-09-30 | Fehlerzeichen-Prozessor |
| US06/730,258 US4577319A (en) | 1981-09-30 | 1985-05-06 | Error flag processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370681A JPS5856209A (ja) | 1981-09-30 | 1981-09-30 | 誤り検出訂正処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856209A true JPS5856209A (ja) | 1983-04-02 |
| JPH0418389B2 JPH0418389B2 (ja) | 1992-03-27 |
Family
ID=15568318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15370681A Granted JPS5856209A (ja) | 1981-09-30 | 1981-09-30 | 誤り検出訂正処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856209A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122068A (ja) * | 1986-11-12 | 1988-05-26 | Matsushita Electric Ind Co Ltd | デイジタル再生装置 |
| US4885750A (en) * | 1987-02-14 | 1989-12-05 | Victor Company Of Japan, Ltd. | Method and apparatus for error correction |
| JPH0786962A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | 内符号誤り訂正装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593511A (en) * | 1978-11-01 | 1980-07-16 | Minnesota Mining & Mfg | Digital signal processing circuit |
| JPS55161445A (en) * | 1979-06-04 | 1980-12-16 | Mitsubishi Electric Corp | Coding and decoding system |
| JPS568946A (en) * | 1979-07-04 | 1981-01-29 | Mitsubishi Electric Corp | Coding-decoding system for concatenate code |
-
1981
- 1981-09-30 JP JP15370681A patent/JPS5856209A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593511A (en) * | 1978-11-01 | 1980-07-16 | Minnesota Mining & Mfg | Digital signal processing circuit |
| JPS55161445A (en) * | 1979-06-04 | 1980-12-16 | Mitsubishi Electric Corp | Coding and decoding system |
| JPS568946A (en) * | 1979-07-04 | 1981-01-29 | Mitsubishi Electric Corp | Coding-decoding system for concatenate code |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122068A (ja) * | 1986-11-12 | 1988-05-26 | Matsushita Electric Ind Co Ltd | デイジタル再生装置 |
| US4885750A (en) * | 1987-02-14 | 1989-12-05 | Victor Company Of Japan, Ltd. | Method and apparatus for error correction |
| JPH0786962A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | 内符号誤り訂正装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418389B2 (ja) | 1992-03-27 |
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