JPH076100A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH076100A JPH076100A JP5147958A JP14795893A JPH076100A JP H076100 A JPH076100 A JP H076100A JP 5147958 A JP5147958 A JP 5147958A JP 14795893 A JP14795893 A JP 14795893A JP H076100 A JPH076100 A JP H076100A
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】メモリのエラー検出に対するエラー訂正コード
が占有するメモリーアドレスの容量を減少させる信号処
理装置の提供を目的とする。 【構成】供給されたデータからエラー訂正コードを生成
して付加するエラー検出およびエラー訂正部３、５と、
エラー検出およびエラー訂正部３、５により拡張された
データ幅のデータを格納するメモリ４と、メモリ４に格
納されたデータを読みだして、エラー訂正コードに基づ
いてエラー訂正するエラー検出およびエラー訂正部５、
３とからなり、メモリ４に対するエラーを検出して訂正
する。
が占有するメモリーアドレスの容量を減少させる信号処
理装置の提供を目的とする。 【構成】供給されたデータからエラー訂正コードを生成
して付加するエラー検出およびエラー訂正部３、５と、
エラー検出およびエラー訂正部３、５により拡張された
データ幅のデータを格納するメモリ４と、メモリ４に格
納されたデータを読みだして、エラー訂正コードに基づ
いてエラー訂正するエラー検出およびエラー訂正部５、
３とからなり、メモリ４に対するエラーを検出して訂正
する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばデータレコーダ
に使用して好適な信号処理装置に関する。
に使用して好適な信号処理装置に関する。
【０００２】
【従来の技術】従来、ホストコンピュータ等の上位装置
からデータレコーダ等の磁気記録装置にデータを記録・
再生する際に、記録時においては、所定の論理フォーマ
ットに則りデータを変換した後に磁気記録装置に記録
し、または再生時においては、磁気記録装置から再生さ
れたデータを論理フォーマットに則り元のデータに戻す
ような信号処理装置を使用していた。
からデータレコーダ等の磁気記録装置にデータを記録・
再生する際に、記録時においては、所定の論理フォーマ
ットに則りデータを変換した後に磁気記録装置に記録
し、または再生時においては、磁気記録装置から再生さ
れたデータを論理フォーマットに則り元のデータに戻す
ような信号処理装置を使用していた。
【０００３】このような信号処理装置では、上位装置か
らデータが転送された後に、転送されたデータを蓄える
メモリはデータの書き込みまたは読みだしの動作におい
て、データにエラーが発生することはないと考えられて
いたので、メモリに対してはエラー訂正を必要としてい
なかった。ところがこのメモリにおいて、例えば予期し
ないアルファ線の侵入により、１年に数回程度、１ビッ
トのデータが破壊されるという場合があった。
らデータが転送された後に、転送されたデータを蓄える
メモリはデータの書き込みまたは読みだしの動作におい
て、データにエラーが発生することはないと考えられて
いたので、メモリに対してはエラー訂正を必要としてい
なかった。ところがこのメモリにおいて、例えば予期し
ないアルファ線の侵入により、１年に数回程度、１ビッ
トのデータが破壊されるという場合があった。
【０００４】この信号処理装置においてメモリで発生す
るデータの破壊に対して、エラー検出およびエラー訂正
を行う場合、データにパリティビットを設けて行う方法
があった。また、あるデータ処理単位毎に、エラー訂正
コードを付加するような方式でエラー訂正を行う方法も
あった。
るデータの破壊に対して、エラー検出およびエラー訂正
を行う場合、データにパリティビットを設けて行う方法
があった。また、あるデータ処理単位毎に、エラー訂正
コードを付加するような方式でエラー訂正を行う方法も
あった。
【０００５】
【発明が解決しようとする課題】しかし、上述した信号
処理装置では、データにパリティビットを設けて行う方
法では、エラー検出は行うことができるが、エラー訂正
を行うことができないという不都合があった。
処理装置では、データにパリティビットを設けて行う方
法では、エラー検出は行うことができるが、エラー訂正
を行うことができないという不都合があった。
【０００６】また、あるデータ処理単位毎に、エラー訂
正コードを付加するような方式では、ホストコンピュー
タ側から２のｎ乗単位でデータを送ってくるので、メモ
リも２のｎ乗単位のアドレスを持っている。従って、２
のｎ乗データがメモリに書き込まれた後に、エラー訂正
コードを書くと、例えば、図３に示すように、各列アド
レスにおいて、データの処理単位の始めのデータの書か
れる行アドレスが揃わないため、つまり、行アドレスの
「０」からデータが書かれないため、メモリの読み書き
の制御が複雑になるという不都合があった。また、図４
に示すように、各列アドレスにおいて、データの処理単
位の始めのデータの書かれるアドレスを揃えて、行アド
レスの「０」からデータを書くと、メモリに使用されな
い部分が発生するので、メモリの使用可能部分に無駄が
できるという不都合があった。
正コードを付加するような方式では、ホストコンピュー
タ側から２のｎ乗単位でデータを送ってくるので、メモ
リも２のｎ乗単位のアドレスを持っている。従って、２
のｎ乗データがメモリに書き込まれた後に、エラー訂正
コードを書くと、例えば、図３に示すように、各列アド
レスにおいて、データの処理単位の始めのデータの書か
れる行アドレスが揃わないため、つまり、行アドレスの
「０」からデータが書かれないため、メモリの読み書き
の制御が複雑になるという不都合があった。また、図４
に示すように、各列アドレスにおいて、データの処理単
位の始めのデータの書かれるアドレスを揃えて、行アド
レスの「０」からデータを書くと、メモリに使用されな
い部分が発生するので、メモリの使用可能部分に無駄が
できるという不都合があった。
【０００７】本発明はかかる点に鑑みてなされたもの
で、メモリのエラー検出のためのエラー訂正コードが占
有するメモリアドレスの容量を減少させる信号処理装置
の提供を目的とするものである。
で、メモリのエラー検出のためのエラー訂正コードが占
有するメモリアドレスの容量を減少させる信号処理装置
の提供を目的とするものである。
【０００８】
【課題を解決するための手段】本発明の信号処理装置９
は例えば図１に示す如く、供給されたデータからエラー
訂正符号を生成して付加するエラー訂正符号化手段３、
５と、エラー訂正符号化手段３、５により拡張されたデ
ータ幅のデータを格納する記憶手段４と、記憶手段４に
格納されたデータを読みだして、エラー訂正符号に基づ
いてエラー訂正処理するエラー訂正処理手段５、３とか
らなり、記憶手段４に対するエラーを検出して訂正する
ものである。
は例えば図１に示す如く、供給されたデータからエラー
訂正符号を生成して付加するエラー訂正符号化手段３、
５と、エラー訂正符号化手段３、５により拡張されたデ
ータ幅のデータを格納する記憶手段４と、記憶手段４に
格納されたデータを読みだして、エラー訂正符号に基づ
いてエラー訂正処理するエラー訂正処理手段５、３とか
らなり、記憶手段４に対するエラーを検出して訂正する
ものである。
【０００９】また、本発明の信号処理装置９は例えば図
１に示す如く、エラー訂正符号化手段３、５は、供給さ
れたデータのうち、所定行毎のデータに対するエラー訂
正符号をそれぞれ付加するものである。
１に示す如く、エラー訂正符号化手段３、５は、供給さ
れたデータのうち、所定行毎のデータに対するエラー訂
正符号をそれぞれ付加するものである。
【００１０】また、本発明の信号処理装置９は例えば図
１に示す如く、供給されたデータの幅は６４ビットであ
り、エラー訂正符号化手段３、５は８ビットのエラー訂
正符号を付加して７２ビットに拡張し、エラー訂正処理
手段５、３は７２ビットのデータに対して８ビットのエ
ラー訂正符号に基づいてエラー訂正処理して６４ビット
にするものである。
１に示す如く、供給されたデータの幅は６４ビットであ
り、エラー訂正符号化手段３、５は８ビットのエラー訂
正符号を付加して７２ビットに拡張し、エラー訂正処理
手段５、３は７２ビットのデータに対して８ビットのエ
ラー訂正符号に基づいてエラー訂正処理して６４ビット
にするものである。
【００１１】また、本発明の信号処理装置９は例えば図
１に示す如く、供給されたデータの幅は２または４また
は８または１６または３２ビットであり、第１のデータ
幅変換手段２、６により６４ビットに変換して、エラー
訂正符号化手段３、５は８ビットのエラー訂正符号を付
加して７２ビットに拡張し、エラー訂正処理手段５、３
は７２ビットのデータに対して８ビットのエラー訂正符
号に基づいてエラー訂正処理して６４ビットにし、第２
のデータ幅変換手段６、２により２または４または８ま
たは１６または３２ビットに変換するものである。
１に示す如く、供給されたデータの幅は２または４また
は８または１６または３２ビットであり、第１のデータ
幅変換手段２、６により６４ビットに変換して、エラー
訂正符号化手段３、５は８ビットのエラー訂正符号を付
加して７２ビットに拡張し、エラー訂正処理手段５、３
は７２ビットのデータに対して８ビットのエラー訂正符
号に基づいてエラー訂正処理して６４ビットにし、第２
のデータ幅変換手段６、２により２または４または８ま
たは１６または３２ビットに変換するものである。
【００１２】また、本発明の信号処理装置９は例えば図
１に示す如く、供給されたデータをエラー訂正した後に
ホストコンピュータまたはデータレコーダ８に供給する
インタフェースを行うものである。
１に示す如く、供給されたデータをエラー訂正した後に
ホストコンピュータまたはデータレコーダ８に供給する
インタフェースを行うものである。
【００１３】
【作用】上述せる本発明によれば、供給されたデータか
らエラー訂正符号を生成して付加してデータの幅を拡張
するので、各列アドレスにおいて、データの処理単位の
始めのデータの書かれるアドレスを揃えることができ、
行アドレスの「０」からデータが書かれるため、記憶手
段４の読み書きの制御を容易にすることができる。ま
た、記憶手段４のアドレスにおける使用可能部分をすべ
て使用することができ、記憶手段４のアドレスにおいて
未使用部分が発生するのを防止することができる。
らエラー訂正符号を生成して付加してデータの幅を拡張
するので、各列アドレスにおいて、データの処理単位の
始めのデータの書かれるアドレスを揃えることができ、
行アドレスの「０」からデータが書かれるため、記憶手
段４の読み書きの制御を容易にすることができる。ま
た、記憶手段４のアドレスにおける使用可能部分をすべ
て使用することができ、記憶手段４のアドレスにおいて
未使用部分が発生するのを防止することができる。
【００１４】また、上述せる本発明によれば、供給され
たデータのうち、所定行毎のデータに対するエラー訂正
符号をそれぞれ付加するするので、各列アドレスにおい
て、データの処理単位の始めのデータの書かれるアドレ
スを揃えることができ、行アドレスの「０」からデータ
が書かれるため、記憶手段４の読み書きの制御を容易に
することができる。また、記憶手段４のアドレスにおけ
る使用可能部分をすべて使用することができ、記憶手段
４のアドレスにおいて未使用部分が発生するのを防止す
ることができる。
たデータのうち、所定行毎のデータに対するエラー訂正
符号をそれぞれ付加するするので、各列アドレスにおい
て、データの処理単位の始めのデータの書かれるアドレ
スを揃えることができ、行アドレスの「０」からデータ
が書かれるため、記憶手段４の読み書きの制御を容易に
することができる。また、記憶手段４のアドレスにおけ
る使用可能部分をすべて使用することができ、記憶手段
４のアドレスにおいて未使用部分が発生するのを防止す
ることができる。
【００１５】また、上述せる本発明によれば、供給され
たデータの幅６４ビットに対して、８ビットのエラー訂
正符号を付加して７２ビットに拡張するので、エラー訂
正符号が記憶手段４のアドレスの全記憶容量に対して占
める割合を減少させることができる。
たデータの幅６４ビットに対して、８ビットのエラー訂
正符号を付加して７２ビットに拡張するので、エラー訂
正符号が記憶手段４のアドレスの全記憶容量に対して占
める割合を減少させることができる。
【００１６】また、上述せる本発明によれば、供給され
たデータの幅２または４または８または１６または３２
ビットに対して、６４ビットに拡張変換して、８ビット
のエラー訂正符号を付加して７２ビットに拡張するの
で、エラー訂正符号が記憶手段４のアドレスの全記憶容
量に対して占める割合を減少させることができる。
たデータの幅２または４または８または１６または３２
ビットに対して、６４ビットに拡張変換して、８ビット
のエラー訂正符号を付加して７２ビットに拡張するの
で、エラー訂正符号が記憶手段４のアドレスの全記憶容
量に対して占める割合を減少させることができる。
【００１７】また、上述せる本発明によれば、供給され
たデータをエラー訂正した後にホストコンピュータまた
はデータレコーダ８に供給するインタフェースを行うの
で、記憶手段４におけるエラー訂正がされたデータをホ
ストコンピュータまたはデータレコーダ８に供給するこ
とができる。
たデータをエラー訂正した後にホストコンピュータまた
はデータレコーダ８に供給するインタフェースを行うの
で、記憶手段４におけるエラー訂正がされたデータをホ
ストコンピュータまたはデータレコーダ８に供給するこ
とができる。
【００１８】
【実施例】以下に、図１乃至図２を参照して本発明の信
号処理装置の一実施例について詳細に説明する。この信
号処理装置９は、上位装置としてのホストコンピュータ
のホストインタフェースコントローラ１と下位装置とし
てのデータレコーダ８との間に入り、ホストコンピュー
タからデータ転送されてくるデータをＡＮＳＩ（Ａｍｅ
ｒｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄｓ
Ｉｎｓｔｉｔｕｔｅ：米国国家規格協会）で規格された
磁気記録のフォーマットであるＤＤ−１フォーマットに
変換して、インタフェースを行う装置である。
号処理装置の一実施例について詳細に説明する。この信
号処理装置９は、上位装置としてのホストコンピュータ
のホストインタフェースコントローラ１と下位装置とし
てのデータレコーダ８との間に入り、ホストコンピュー
タからデータ転送されてくるデータをＡＮＳＩ（Ａｍｅ
ｒｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄｓ
Ｉｎｓｔｉｔｕｔｅ：米国国家規格協会）で規格された
磁気記録のフォーマットであるＤＤ−１フォーマットに
変換して、インタフェースを行う装置である。
【００１９】この装置では、ＤＤ−１フォーマットで規
定されているパディングデータ、サブコードの付加、エ
ラー訂正コードの付加を行うと共に、データレコーダの
コントロールを行うものである。また、データレコーダ
８のサイクルタイム（記録再生を一時中断し、再度記録
再生を行うまでの時間）が大きい場合、そのサイクルタ
イム中、ホストコンピュータを待たせることがないよう
に、ハードディスク程度の２５６［Ｍｂｙｔｅ］の大容
量のメモリ４を搭載している。
定されているパディングデータ、サブコードの付加、エ
ラー訂正コードの付加を行うと共に、データレコーダの
コントロールを行うものである。また、データレコーダ
８のサイクルタイム（記録再生を一時中断し、再度記録
再生を行うまでの時間）が大きい場合、そのサイクルタ
イム中、ホストコンピュータを待たせることがないよう
に、ハードディスク程度の２５６［Ｍｂｙｔｅ］の大容
量のメモリ４を搭載している。
【００２０】この信号処理装置９は、図１に示すように
構成されている。データ記録時においては、ホストイン
タフェースコントローラ１は所定のパケット単位でデー
タを信号処理装置８に転送する。このデータは、３２ビ
ット幅でシリアル／パラレル変換部２に供給される。供
給されたデータは６４ビット幅に変換されて、エラー検
出およびエラー訂正部３に供給される。エラー検出およ
びエラー訂正部３においては、供給されたデータに基づ
いて、８ビットのエラー訂正コードが生成される。この
エラー訂正コード８ビットを付加して７２ビットとされ
たデータは７２ビット幅のメモリ４に供給される。
構成されている。データ記録時においては、ホストイン
タフェースコントローラ１は所定のパケット単位でデー
タを信号処理装置８に転送する。このデータは、３２ビ
ット幅でシリアル／パラレル変換部２に供給される。供
給されたデータは６４ビット幅に変換されて、エラー検
出およびエラー訂正部３に供給される。エラー検出およ
びエラー訂正部３においては、供給されたデータに基づ
いて、８ビットのエラー訂正コードが生成される。この
エラー訂正コード８ビットを付加して７２ビットとされ
たデータは７２ビット幅のメモリ４に供給される。
【００２１】メモリ４に供給されたデータは７２ビット
幅のままエラー検出およびエラー訂正部５に供給され
る。このデータは、エラー訂正コードに基づいてメモリ
４に対するエラー訂正処理がされて６４ビットとされた
後に、パラレル／シリアル変換部６に供給される。この
パラレル／シリアル変換部６で６４ビットのデータは３
２ビットに変換された後にデータレコーダインタフェー
ス７で８ビットに変換され、同期をとってデータレコー
ダ８に供給される。
幅のままエラー検出およびエラー訂正部５に供給され
る。このデータは、エラー訂正コードに基づいてメモリ
４に対するエラー訂正処理がされて６４ビットとされた
後に、パラレル／シリアル変換部６に供給される。この
パラレル／シリアル変換部６で６４ビットのデータは３
２ビットに変換された後にデータレコーダインタフェー
ス７で８ビットに変換され、同期をとってデータレコー
ダ８に供給される。
【００２２】データ再生時においては、データレコーダ
８からの８ビットのデータはデータレコーダインタフェ
ース７で同期して３２ビット幅でパラレル／シリアル変
換部６に供給される。このデータは６４ビットに変換さ
れた後に、エラー検出およびエラー訂正部５に供給され
る。このエラー検出およびエラー訂正部５において、供
給されたデータに基づいて生成されたエラー訂正コード
８ビットが付加されて７２ビットとされた後に、メモリ
４に供給される。
８からの８ビットのデータはデータレコーダインタフェ
ース７で同期して３２ビット幅でパラレル／シリアル変
換部６に供給される。このデータは６４ビットに変換さ
れた後に、エラー検出およびエラー訂正部５に供給され
る。このエラー検出およびエラー訂正部５において、供
給されたデータに基づいて生成されたエラー訂正コード
８ビットが付加されて７２ビットとされた後に、メモリ
４に供給される。
【００２３】このデータはメモリ４からは７２ビット幅
のままでエラー検出およびエラー訂正部３に供給され
る。エラー検出およびエラー訂正部３においてはエラー
訂正コード８ビットに基づいてメモリ４に対するエラー
訂正処理がされて６４ビットとされた後にシリアル／パ
ラレル変換部２に供給される。供給されたデータは３２
ビットに変換されて、ホストインターフェースコントロ
ーラ１に供給される。
のままでエラー検出およびエラー訂正部３に供給され
る。エラー検出およびエラー訂正部３においてはエラー
訂正コード８ビットに基づいてメモリ４に対するエラー
訂正処理がされて６４ビットとされた後にシリアル／パ
ラレル変換部２に供給される。供給されたデータは３２
ビットに変換されて、ホストインターフェースコントロ
ーラ１に供給される。
【００２４】このような信号処理装置９は、以下のよう
な動作をする。まず、データ記録時には、ホストインタ
ーフェースコントローラ１から転送されたデータは、シ
リアル／パラレル変換部２において、３２ビット幅から
６４ビット幅にデータ拡張される。この拡張されたデー
タは、エラー検出およびエラー訂正部３に供給されて、
６４ビットのデータから８ビットのエラー訂正コードを
生成して付加して７２ビットとして、７２ビット幅のメ
モリ４に供給する。この場合、図２に示すように、６４
ビットのデータのうち、点線で示された所定行毎のデー
タに対する８ビットのエラー訂正コードをそれぞれ、付
加するようになされる。
な動作をする。まず、データ記録時には、ホストインタ
ーフェースコントローラ１から転送されたデータは、シ
リアル／パラレル変換部２において、３２ビット幅から
６４ビット幅にデータ拡張される。この拡張されたデー
タは、エラー検出およびエラー訂正部３に供給されて、
６４ビットのデータから８ビットのエラー訂正コードを
生成して付加して７２ビットとして、７２ビット幅のメ
モリ４に供給する。この場合、図２に示すように、６４
ビットのデータのうち、点線で示された所定行毎のデー
タに対する８ビットのエラー訂正コードをそれぞれ、付
加するようになされる。
【００２５】メモリ４から読みだされた７２ビット幅の
データは、エラー検出およびエラー訂正部５において、
図２に示すように、エラー検出およびエラー訂正部３で
符号化されたエラー訂正コード、つまり、６４ビットの
データのうち、点線で示された所定行毎のデータに対す
る８ビットのエラー訂正コードに基づいて、メモリ４に
対するエラー検出およびエラー訂正処理を行い、６４ビ
ット幅でパラレル／シリアル変換部６に供給される。パ
ラレル／シリアル変換部６では、６４ビット幅で供給さ
れたデータは、元の３２ビット幅に変換された後にデー
タレコーダインタフェース７で８ビットに変換され、同
期をとってデータレコーダ８に供給されて、磁気テープ
にデータの記録が行われる。
データは、エラー検出およびエラー訂正部５において、
図２に示すように、エラー検出およびエラー訂正部３で
符号化されたエラー訂正コード、つまり、６４ビットの
データのうち、点線で示された所定行毎のデータに対す
る８ビットのエラー訂正コードに基づいて、メモリ４に
対するエラー検出およびエラー訂正処理を行い、６４ビ
ット幅でパラレル／シリアル変換部６に供給される。パ
ラレル／シリアル変換部６では、６４ビット幅で供給さ
れたデータは、元の３２ビット幅に変換された後にデー
タレコーダインタフェース７で８ビットに変換され、同
期をとってデータレコーダ８に供給されて、磁気テープ
にデータの記録が行われる。
【００２６】また、再生時には、データレコーダ８から
供給された８ビットのデータはデータレコーダインタフ
ェース７で同期して、３２ビットに変換された後に、パ
ラレル／シリアル変換部６で、３２ビット幅から６４ビ
ット幅へ拡張される。この拡張されたデータをエラー検
出およびエラー訂正部５において、供給された６４ビッ
トのデータからエラー訂正コード８ビットを生成して付
加して７２ビットとした後に、メモリ４に供給する。こ
の場合、記録時と同様に図２に示すように、６４ビット
のデータのうち、点線で示された所定行毎のデータに対
するエラー訂正コードをそれぞれ、付加するようになさ
れる。
供給された８ビットのデータはデータレコーダインタフ
ェース７で同期して、３２ビットに変換された後に、パ
ラレル／シリアル変換部６で、３２ビット幅から６４ビ
ット幅へ拡張される。この拡張されたデータをエラー検
出およびエラー訂正部５において、供給された６４ビッ
トのデータからエラー訂正コード８ビットを生成して付
加して７２ビットとした後に、メモリ４に供給する。こ
の場合、記録時と同様に図２に示すように、６４ビット
のデータのうち、点線で示された所定行毎のデータに対
するエラー訂正コードをそれぞれ、付加するようになさ
れる。
【００２７】メモリ４から読みだされた７２ビット幅の
データは、エラー検出およびエラー訂正部３において、
記録時と同様に図２に示すように、エラー検出およびエ
ラー訂正部５で符号化されたエラー訂正コード、つま
り、６４ビットのデータのうち、点線で示された所定行
毎のデータに対する８ビットのエラー訂正コードに基づ
いて、メモリ４に対するエラー検出およびエラー訂正処
理を行い、６４ビット幅で、シリアル／パラレル変換部
２において、元の３２ビット幅のデータに変換されて、
ホストインターフェースコントローラ１に供給されて、
データの読みだしが行われる。
データは、エラー検出およびエラー訂正部３において、
記録時と同様に図２に示すように、エラー検出およびエ
ラー訂正部５で符号化されたエラー訂正コード、つま
り、６４ビットのデータのうち、点線で示された所定行
毎のデータに対する８ビットのエラー訂正コードに基づ
いて、メモリ４に対するエラー検出およびエラー訂正処
理を行い、６４ビット幅で、シリアル／パラレル変換部
２において、元の３２ビット幅のデータに変換されて、
ホストインターフェースコントローラ１に供給されて、
データの読みだしが行われる。
【００２８】ここで、上例による場合とデータを拡張せ
ずにエラー訂正コードを付加した場合とで、エラー訂正
コードがメモリアドレスの全容量に対して占める割合を
比較する。すると、上例による場合は、データを拡張せ
ずにエラー訂正コードを付加した場合よりもその割合は
小さい。このことは、エラー検出およびエラー訂正部２
および５の間にあるメモリ４において、エラー訂正コー
ドが占有するメモリアドレス容量が減少することを意味
する。
ずにエラー訂正コードを付加した場合とで、エラー訂正
コードがメモリアドレスの全容量に対して占める割合を
比較する。すると、上例による場合は、データを拡張せ
ずにエラー訂正コードを付加した場合よりもその割合は
小さい。このことは、エラー検出およびエラー訂正部２
および５の間にあるメモリ４において、エラー訂正コー
ドが占有するメモリアドレス容量が減少することを意味
する。
【００２９】例えば、データを拡張せずにエラー訂正コ
ードを付加した場合、３２ビットのデータに対しては７
ビットのエラー訂正コードが必要であるので、７ビット
のエラー訂正コードを付加して３９ビットのデータをメ
モリに書き込んだ場合には、エラー訂正コードがメモリ
アドレスの全容量に対して占める割合は、７／３９≒
０．１８より１８％であるのに対して、上例による場合
には、８／７２≒０．１１より１１％となり、エラー訂
正コードがメモリアドレスの全容量に対して占める割合
を減少させることができる。
ードを付加した場合、３２ビットのデータに対しては７
ビットのエラー訂正コードが必要であるので、７ビット
のエラー訂正コードを付加して３９ビットのデータをメ
モリに書き込んだ場合には、エラー訂正コードがメモリ
アドレスの全容量に対して占める割合は、７／３９≒
０．１８より１８％であるのに対して、上例による場合
には、８／７２≒０．１１より１１％となり、エラー訂
正コードがメモリアドレスの全容量に対して占める割合
を減少させることができる。
【００３０】上例によれば、供給されたデータにエラー
訂正符号を付加してデータの幅を拡張するので、各列ア
ドレスにおいて、データの処理単位の始めのデータの書
かれるアドレスを揃えることができ、行アドレスの
「０」からデータが書かれるため、メモリ４の読み書き
の制御を容易にすることができる。また、メモリ４のア
ドレスにおける使用可能部分をすべて使用することがで
き、メモリ４のアドレスにおいて未使用部分が発生する
のを防止することができる。
訂正符号を付加してデータの幅を拡張するので、各列ア
ドレスにおいて、データの処理単位の始めのデータの書
かれるアドレスを揃えることができ、行アドレスの
「０」からデータが書かれるため、メモリ４の読み書き
の制御を容易にすることができる。また、メモリ４のア
ドレスにおける使用可能部分をすべて使用することがで
き、メモリ４のアドレスにおいて未使用部分が発生する
のを防止することができる。
【００３１】また、上例によれば、供給されたデータの
うち、所定行毎のデータに対するエラー訂正符号をそれ
ぞれ付加するするので、各列アドレスにおいて、データ
の処理単位の始めのデータの書かれるアドレスを揃える
ことができ、行アドレスの「０」からデータが書かれる
ため、メモリ４の読み書きの制御を容易にすることがで
きる。また、メモリ４のアドレスにおける使用可能部分
をすべて使用することができ、メモリ４のアドレスにお
いて未使用部分が発生するのを防止することができる。
うち、所定行毎のデータに対するエラー訂正符号をそれ
ぞれ付加するするので、各列アドレスにおいて、データ
の処理単位の始めのデータの書かれるアドレスを揃える
ことができ、行アドレスの「０」からデータが書かれる
ため、メモリ４の読み書きの制御を容易にすることがで
きる。また、メモリ４のアドレスにおける使用可能部分
をすべて使用することができ、メモリ４のアドレスにお
いて未使用部分が発生するのを防止することができる。
【００３２】また、上例によれば、供給されたデータの
幅６４ビットに対して、８ビットのエラー訂正符号を付
加して７２ビットに拡張するので、エラー訂正符号がメ
モリ４のアドレスの全記憶容量に対して占める割合を減
少させることができる。
幅６４ビットに対して、８ビットのエラー訂正符号を付
加して７２ビットに拡張するので、エラー訂正符号がメ
モリ４のアドレスの全記憶容量に対して占める割合を減
少させることができる。
【００３３】また、上例によれば、供給されたデータの
幅２または４または８または１６または３２ビットに対
して、６４ビットに拡張変換して、８ビットのエラー訂
正符号を付加して７２ビットに拡張するので、エラー訂
正符号がメモリ４のアドレスの全記憶容量に対して占め
る割合を減少させることができる。
幅２または４または８または１６または３２ビットに対
して、６４ビットに拡張変換して、８ビットのエラー訂
正符号を付加して７２ビットに拡張するので、エラー訂
正符号がメモリ４のアドレスの全記憶容量に対して占め
る割合を減少させることができる。
【００３４】また、上例によれば、供給されたデータを
エラー訂正した後にホストコンピュータまたはデータレ
コーダ８に供給するインタフェースを行うので、メモリ
４におけるエラー訂正がされたデータをホストコンピュ
ータまたはデータレコーダ８に供給することができる。
エラー訂正した後にホストコンピュータまたはデータレ
コーダ８に供給するインタフェースを行うので、メモリ
４におけるエラー訂正がされたデータをホストコンピュ
ータまたはデータレコーダ８に供給することができる。
【００３５】また、上例では、ホストインタフェースコ
ントローラ１から３２ビットのデータを６４ビットに拡
張する例を示したが、ホストインタフェースコントロー
ラ１から２または４または８ビットのデータが転送され
てきて、これを１６ビットに拡張しても良いし、さらに
３２ビットに拡張しても良い。
ントローラ１から３２ビットのデータを６４ビットに拡
張する例を示したが、ホストインタフェースコントロー
ラ１から２または４または８ビットのデータが転送され
てきて、これを１６ビットに拡張しても良いし、さらに
３２ビットに拡張しても良い。
【００３６】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他様々な構成が取
り得ることは勿論である。
本発明の要旨を逸脱しない範囲でその他様々な構成が取
り得ることは勿論である。
【００３７】
【発明の効果】上述せる本発明によれば、供給されたデ
ータからエラー訂正符号を生成して付加してデータの幅
を拡張するので、各列アドレスにおいて、データの処理
単位の始めのデータの書かれるアドレスを揃えることが
でき、行アドレスの「０」からデータが書かれるため、
記憶手段の読み書きの制御を容易にすることができる。
また、記憶手段のアドレスにおける使用可能部分をすべ
て使用することができ、記憶手段のアドレスにおいて未
使用部分が発生するのを防止することができる。
ータからエラー訂正符号を生成して付加してデータの幅
を拡張するので、各列アドレスにおいて、データの処理
単位の始めのデータの書かれるアドレスを揃えることが
でき、行アドレスの「０」からデータが書かれるため、
記憶手段の読み書きの制御を容易にすることができる。
また、記憶手段のアドレスにおける使用可能部分をすべ
て使用することができ、記憶手段のアドレスにおいて未
使用部分が発生するのを防止することができる。
【００３８】また、上述せる本発明によれば、供給され
たデータのうち、所定行毎のデータに対するエラー訂正
符号をそれぞれ付加するするので、各列アドレスにおい
て、データの処理単位の始めのデータの書かれるアドレ
スを揃えることができ、行アドレスの「０」からデータ
が書かれるため、記憶手段の読み書きの制御を容易にす
ることができる。また、記憶手段のアドレスにおける使
用可能部分をすべて使用することができ、記憶手段のア
ドレスにおいて未使用部分が発生するのを防止すること
ができる。
たデータのうち、所定行毎のデータに対するエラー訂正
符号をそれぞれ付加するするので、各列アドレスにおい
て、データの処理単位の始めのデータの書かれるアドレ
スを揃えることができ、行アドレスの「０」からデータ
が書かれるため、記憶手段の読み書きの制御を容易にす
ることができる。また、記憶手段のアドレスにおける使
用可能部分をすべて使用することができ、記憶手段のア
ドレスにおいて未使用部分が発生するのを防止すること
ができる。
【００３９】また、上述せる本発明によれば、供給され
たデータの幅６４ビットに対して、８ビットのエラー訂
正符号を付加して７２ビットに拡張するので、エラー訂
正符号が記憶手段のアドレスの全記憶容量に対して占め
る割合を減少させることができる。
たデータの幅６４ビットに対して、８ビットのエラー訂
正符号を付加して７２ビットに拡張するので、エラー訂
正符号が記憶手段のアドレスの全記憶容量に対して占め
る割合を減少させることができる。
【００４０】また、上述せる本発明によれば、供給され
たデータの幅２または４または８または１６または３２
ビットに対して、６４ビットに拡張変換して、８ビット
のエラー訂正符号を付加して７２ビットに拡張するの
で、エラー訂正符号が記憶手段のアドレスの全記憶容量
に対して占める割合を減少させることができる。
たデータの幅２または４または８または１６または３２
ビットに対して、６４ビットに拡張変換して、８ビット
のエラー訂正符号を付加して７２ビットに拡張するの
で、エラー訂正符号が記憶手段のアドレスの全記憶容量
に対して占める割合を減少させることができる。
【００４１】また、上述せる本発明によれば、供給され
たデータをエラー訂正した後にホストコンピュータまた
はデータレコーダに供給するインタフェースを行うの
で、記憶手段におけるエラー訂正がされたデータをホス
トコンピュータまたはデータレコーダに供給することが
できる。
たデータをエラー訂正した後にホストコンピュータまた
はデータレコーダに供給するインタフェースを行うの
で、記憶手段におけるエラー訂正がされたデータをホス
トコンピュータまたはデータレコーダに供給することが
できる。
【図１】本発明の信号処理装置の一実施例のブロック図
である。
である。
【図２】本発明の信号処理装置の一実施例の作用を説明
する図である。
する図である。
【図３】従来の信号処理装置の作用を説明する図であ
る。
る。
【図４】従来の信号処理装置の作用を説明する図であ
る。
る。
１ ホストインタフェースコントローラ ２ シリアル／パラレル変換部 ３ エラー検出およびエラー訂正部 ４ メモリ ５ エラー検出およびエラー訂正部 ６ パラレル／シリアル変換部 ７ データレコーダインタフェース ８ データレコーダ ９ 信号処理装置
Claims (5)
- 【請求項１】供給されたデータからエラー訂正符号を生
成して付加するエラー訂正符号化手段と、 上記エラー訂正符号化手段により拡張されたデータ幅の
データを格納する記憶手段と、 上記記憶手段に格納されたデータを読みだして、上記エ
ラー訂正符号に基づいてエラー訂正処理を行うエラー訂
正処理手段とからなり、 上記記憶手段に対するエラーを検出して訂正することを
特徴とする信号処理装置。 - 【請求項２】請求項１記載の信号処理装置において、 上記エラー訂正符号化手段は、上記供給されたデータの
うち、所定行毎のデータに対するエラー訂正符号をそれ
ぞれ付加することを特徴とする信号処理装置。 - 【請求項３】請求項１記載の信号処理装置において、 上記供給されたデータの幅は６４ビットであり、 上記エラー訂正符号化手段は８ビットのエラー訂正符号
を付加して７２ビットに拡張し、 上記エラー訂正処理手段は７２ビットのデータに対して
８ビットのエラー訂正符号に基づいてエラー訂正処理し
て６４ビットにすることを特徴とする信号処理装置。 - 【請求項４】請求項１記載の信号処理装置において、 上記供給されたデータの幅は２または４または８または
１６または３２ビットであり、 第１のデータ幅変換手段により６４ビットに変換して、 上記エラー訂正符号化手段は８ビットのエラー訂正符号
を付加して７２ビットに拡張し、 上記エラー訂正処理手段は７２ビットのデータに対して
８ビットのエラー訂正符号に基づいてエラー訂正処理し
て６４ビットにし、 第２のデータ幅変換手段により２または４または８また
は１６または３２ビットに変換することを特徴とする信
号処理装置。 - 【請求項５】請求項１または２または３または４記載の
信号処理装置において、 上記供給されたデータをエラー訂正した後にホストコン
ピュータまたはデータレコーダに供給するインタフェー
スを行うことを特徴とする信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147958A JPH076100A (ja) | 1993-06-18 | 1993-06-18 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147958A JPH076100A (ja) | 1993-06-18 | 1993-06-18 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076100A true JPH076100A (ja) | 1995-01-10 |
Family
ID=15441935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147958A Pending JPH076100A (ja) | 1993-06-18 | 1993-06-18 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3477882A1 (en) | 2017-10-27 | 2019-05-01 | Renesas Electronics Corporation | Data processing device and data processing method |
-
1993
- 1993-06-18 JP JP5147958A patent/JPH076100A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3477882A1 (en) | 2017-10-27 | 2019-05-01 | Renesas Electronics Corporation | Data processing device and data processing method |
| US10645420B2 (en) | 2017-10-27 | 2020-05-05 | Renesas Electronics Corporation | Data processing device and data processing method |
| US11190805B2 (en) | 2017-10-27 | 2021-11-30 | Renesas Electronics Corporation | Data processing device and data processing method |
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