JPS6288177A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6288177A JPS6288177A JP22921785A JP22921785A JPS6288177A JP S6288177 A JPS6288177 A JP S6288177A JP 22921785 A JP22921785 A JP 22921785A JP 22921785 A JP22921785 A JP 22921785A JP S6288177 A JPS6288177 A JP S6288177A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- error
- bit
- syndrome
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システム等の記憶装置に関し、特にそ
の誤シ訂正方式に関する。
の誤シ訂正方式に関する。
従来、１とットエラー訂正２ビットエラー検出符号（Ｓ
ＥＣ−ＤＥＤ符号； Ｓｉｎｇｌｅ Ｅｒｒｏｒ Ｃｏ
ｒ−ｒｅｃｔｉｏｎ Ｄｏｕｂｌｅ Ｅｒｒｏｒ Ｄｅ
ｔｅｃｔｉｏｎ−シングルエラーコレクション ダブル
エラーディテクシ四ンー符号）ｔ−用いてハードエラー
（固定エラー）を含む２ビツトマでのエラーを訂正する
方式として、次に説明する方式が知られている。
ＥＣ−ＤＥＤ符号； Ｓｉｎｇｌｅ Ｅｒｒｏｒ Ｃｏ
ｒ−ｒｅｃｔｉｏｎ Ｄｏｕｂｌｅ Ｅｒｒｏｒ Ｄｅ
ｔｅｃｔｉｏｎ−シングルエラーコレクション ダブル
エラーディテクシ四ンー符号）ｔ−用いてハードエラー
（固定エラー）を含む２ビツトマでのエラーを訂正する
方式として、次に説明する方式が知られている。
その一つは、特開昭５１−１３７３３５号公報記載の欠
陥メモリ許容制御方式に開示され之もので、他の１つは
特開昭５６−６８９９７号公報記載のエラー訂正方式に
開示されたものである。
陥メモリ許容制御方式に開示され之もので、他の１つは
特開昭５６−６８９９７号公報記載のエラー訂正方式に
開示されたものである。
しかしながら、前者は、チェックビットを発生するため
のパリティ発生マトリックスに特別の制約があり、情報
ビットおよびチェックビットヲ全て反転してもシンドロ
ームが変らないような種類のパリティ発生マトリックス
しか用いることができないといり欠点がある。
のパリティ発生マトリックスに特別の制約があり、情報
ビットおよびチェックビットヲ全て反転してもシンドロ
ームが変らないような種類のパリティ発生マトリックス
しか用いることができないといり欠点がある。
また、後者は、５ＥＣ−ＤＥＤ符号を用いて情報ビット
とチェックビットとをメモリに書き込み、これを読み出
した時に２ビットエラーが発見されると、この読み出し
たこの情報ビットおよびチェックビットヲ全て反転して
再び同じメモリに書き込み、これを再び読み出した後、
更に情報ビットおよびチェックビット’２もう一度反転
し、この再反転し元情報ビットおよびチェックビットヲ
用いてシンドロームを発生し、ハードエラーを含む２ビ
ツトまでのエラー訂正を可能にしている。しかし、この
ように処理ステップが多くなシ処理に時間がかかるとｂ
う欠点がある。
とチェックビットとをメモリに書き込み、これを読み出
した時に２ビットエラーが発見されると、この読み出し
たこの情報ビットおよびチェックビットヲ全て反転して
再び同じメモリに書き込み、これを再び読み出した後、
更に情報ビットおよびチェックビット’２もう一度反転
し、この再反転し元情報ビットおよびチェックビットヲ
用いてシンドロームを発生し、ハードエラーを含む２ビ
ツトまでのエラー訂正を可能にしている。しかし、この
ように処理ステップが多くなシ処理に時間がかかるとｂ
う欠点がある。
本発明の目的は、このよう表欠点を除き、符号の制約が
なく、高速に２ビットエラーの訂正ができるようにした
記憶装置を提供することにある。
なく、高速に２ビットエラーの訂正ができるようにした
記憶装置を提供することにある。
本発明の構成は、書込みデータに１とットエラー訂正２
ビットエラー検出符号のチェックビットを付加して記憶
回路に記憶させる記憶装置において、アドレス信号によ
り指定されて前記記憶回路から読み出された複数の情報
ビットおよび前記チェックビットからなる読出しデータ
に対するシンドロームを発生するシンドローム発生回路
と；前記読出しデータに１ビットエラーがあっり場合に
この故障個所のエラー発生アドレス、シンドロー。
ビットエラー検出符号のチェックビットを付加して記憶
回路に記憶させる記憶装置において、アドレス信号によ
り指定されて前記記憶回路から読み出された複数の情報
ビットおよび前記チェックビットからなる読出しデータ
に対するシンドロームを発生するシンドローム発生回路
と；前記読出しデータに１ビットエラーがあっり場合に
この故障個所のエラー発生アドレス、シンドロー。
ムを含むエラー情報を記憶するエラー情報記憶回路と；
このエラー情報記憶回路に記憶されたエラー情報、前記
シンドローム発生回路の出力および前記読出しデータに
よル前記１ビットエラーを訂正する第１のエラー訂正手
段と；この第１のエラー訂正手段からの読出しデータと
前記シンドロームとから１ビットエラーを訂正する第２
のエラー訂正手段とを含むことを特徴とする。
このエラー情報記憶回路に記憶されたエラー情報、前記
シンドローム発生回路の出力および前記読出しデータに
よル前記１ビットエラーを訂正する第１のエラー訂正手
段と；この第１のエラー訂正手段からの読出しデータと
前記シンドロームとから１ビットエラーを訂正する第２
のエラー訂正手段とを含むことを特徴とする。
次に本発明建ついて図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図を示す。図
において、本実施例の記憶装置は、書き込み時に外部装
置（図示せず）から書き込みデータ線１２全通して供給
される書き込みデータを、書き込みレジスタ１で受取り
、その書き込みデータに対し８ＥＣ−ＤＥＤ符号を用い
たチェックビットを付加する５ＥＣ−ＤＥＤ符号発生回
路２ｔ−通してメモリ回路３に供給し、とのメそり回路
３にチェックビットと共に記憶する。この特使われるア
ドレスは、外部装置からアドレス線１３ｔ−通してアド
レスレジスタ９にセットされ几後、メモリ回路３に供給
される。また、読み出し時には、書き込み時と同様に供
給され九アドレスに従ってメモリ回路３から読み出され
たデータが読み出しレジスタ４にセットされる。
において、本実施例の記憶装置は、書き込み時に外部装
置（図示せず）から書き込みデータ線１２全通して供給
される書き込みデータを、書き込みレジスタ１で受取り
、その書き込みデータに対し８ＥＣ−ＤＥＤ符号を用い
たチェックビットを付加する５ＥＣ−ＤＥＤ符号発生回
路２ｔ−通してメモリ回路３に供給し、とのメそり回路
３にチェックビットと共に記憶する。この特使われるア
ドレスは、外部装置からアドレス線１３ｔ−通してアド
レスレジスタ９にセットされ几後、メモリ回路３に供給
される。また、読み出し時には、書き込み時と同様に供
給され九アドレスに従ってメモリ回路３から読み出され
たデータが読み出しレジスタ４にセットされる。
このときアドレスレジスタ９にセットされ念アドレスは
、同時にエラー情報記憶回路１１とエラー情報−数構出
回路１０にも出力され、アドレスレジスタ９にセットさ
れたアドレスですでに１ビットエラーが起きて、エラー
情報記憶回路１１に記憶されているかどうかを、エラー
アドレス−数構出回路１０で検出する。ここでアドレス
レジスタ９にセットされたアドレスで固定的に１ビット
エラーが起きることが記憶されていた場合、エラーアド
レス−数構出回路１０から第１訂正回路５Ｖｃ１ビット
エラーの訂正指示が出され、エラー情報記憶回路１１に
保持されたシンドロームにより、読み出しレジスタ４に
保持された読み出しデ「りと、シンドローム発生回路６
で発生されたシンドロームが訂正される。ただし、この
シンドロームの訂正とは、シンドローム発生回路６で発
生されたシンドロームとエラー情報記憶回路１１に記憶
されているシンドロームのイクスクルーシブオア（ＥＸ
−０几）ｔ−とることを指す。
、同時にエラー情報記憶回路１１とエラー情報−数構出
回路１０にも出力され、アドレスレジスタ９にセットさ
れたアドレスですでに１ビットエラーが起きて、エラー
情報記憶回路１１に記憶されているかどうかを、エラー
アドレス−数構出回路１０で検出する。ここでアドレス
レジスタ９にセットされたアドレスで固定的に１ビット
エラーが起きることが記憶されていた場合、エラーアド
レス−数構出回路１０から第１訂正回路５Ｖｃ１ビット
エラーの訂正指示が出され、エラー情報記憶回路１１に
保持されたシンドロームにより、読み出しレジスタ４に
保持された読み出しデ「りと、シンドローム発生回路６
で発生されたシンドロームが訂正される。ただし、この
シンドロームの訂正とは、シンドローム発生回路６で発
生されたシンドロームとエラー情報記憶回路１１に記憶
されているシンドロームのイクスクルーシブオア（ＥＸ
−０几）ｔ−とることを指す。
第１訂正回路５で以前から起きていた固定的な１ビット
エラーを訂正したシンドａ−ムは、さらにエラー検出回
路８に入力されてエラーの有無が検出される。この時、
読み出しデータにさらにｌビットエラーがあれば、第２
訂正回路７で訂正され、読み出し情報線２０全通して外
部装置（図示せず）に出力される。
エラーを訂正したシンドａ−ムは、さらにエラー検出回
路８に入力されてエラーの有無が検出される。この時、
読み出しデータにさらにｌビットエラーがあれば、第２
訂正回路７で訂正され、読み出し情報線２０全通して外
部装置（図示せず）に出力される。
このようにエラー情報記憶回路１１に記憶されていた固
定的な１ビットエラーと、今回新たに起った別の１ビッ
トエラーがそれぞれ第１訂正回路５と第２訂正回路７で
訂正され、結果として２ビットエラーの訂正が行なわれ
る。
定的な１ビットエラーと、今回新たに起った別の１ビッ
トエラーがそれぞれ第１訂正回路５と第２訂正回路７で
訂正され、結果として２ビットエラーの訂正が行なわれ
る。
また、アドレスレジスタにセットされたアドレスの読み
出しデータに固定的なエビットエラーがない場合、エラ
ー情報記憶回路１１にはエラー情報がないためエラーア
ドレス−数構出回路１０からは訂正の指示は検出されず
、読み出しデータとシンドロームは第１訂正回路を素通
シしてエラー検出回路８．第２訂正回路７に入力する。
出しデータに固定的なエビットエラーがない場合、エラ
ー情報記憶回路１１にはエラー情報がないためエラーア
ドレス−数構出回路１０からは訂正の指示は検出されず
、読み出しデータとシンドロームは第１訂正回路を素通
シしてエラー検出回路８．第２訂正回路７に入力する。
ここで、もしエラー検出回路６で新たに固定的な１ビッ
トエラーが発見されると、読み出しデータを第２訂正回
路７で訂正して外部装置に出力すると共に、エラー情報
記憶回路１１に新たな１ビットエラーを生じたアドレス
、シンドロームを登録する。また、エラー検出回路６で
もエラーが検出されない場合、読み出しデータはそのま
ま外部装置へ出力される。本実施例において、第２訂正
回路７で２ビットエラーを検出し几ときにだけ第１訂正
回路５を有効にする方法も可能である。
トエラーが発見されると、読み出しデータを第２訂正回
路７で訂正して外部装置に出力すると共に、エラー情報
記憶回路１１に新たな１ビットエラーを生じたアドレス
、シンドロームを登録する。また、エラー検出回路６で
もエラーが検出されない場合、読み出しデータはそのま
ま外部装置へ出力される。本実施例において、第２訂正
回路７で２ビットエラーを検出し几ときにだけ第１訂正
回路５を有効にする方法も可能である。
第２図は本発明の第２の実施例のブロック図である。本
図における、記憶装置は、第１の訂正回路と第２の訂正
回路を共用化した例で、書き込み動作は第１図と同様の
動作をする。また、読み出し時には、アドレスレジスタ
９にセットされたアドレスでメモリ回路３から読み出さ
れたデータが読み出しレジスタ４にセットされ念後、シ
ンドローム発生回路６でシンドロームを発生される。こ
のシンドロームによりエラーがなかった場合、そのデー
タは訂正回路７を素通りして、読み出しデータ線２０を
通って出力される。しかし、シンドローム発生回路６に
接続したエラー検出回路８で１ビットエラーが検出され
た場合は訂正回路７で１ビットエラーとなっているビラ
トラ反転した後読み出しデータ線２０に出力される。そ
して、この１ビットエラーが固定故障の場合は、アドレ
ス。
図における、記憶装置は、第１の訂正回路と第２の訂正
回路を共用化した例で、書き込み動作は第１図と同様の
動作をする。また、読み出し時には、アドレスレジスタ
９にセットされたアドレスでメモリ回路３から読み出さ
れたデータが読み出しレジスタ４にセットされ念後、シ
ンドローム発生回路６でシンドロームを発生される。こ
のシンドロームによりエラーがなかった場合、そのデー
タは訂正回路７を素通りして、読み出しデータ線２０を
通って出力される。しかし、シンドローム発生回路６に
接続したエラー検出回路８で１ビットエラーが検出され
た場合は訂正回路７で１ビットエラーとなっているビラ
トラ反転した後読み出しデータ線２０に出力される。そ
して、この１ビットエラーが固定故障の場合は、アドレ
ス。
シンドロームのエラー情報をエラー情報記憶回路１１に
記憶させる。また、エラー検出回路８で２ビットエラー
が検出された場合には、アドレスレジスタ９の情報でエ
ラー情報記憶回路内の情報を探し、アドレスが一致する
かどうかをエラー情報−数構出回路１０で検出する。こ
こで一致するデータがあった場合は、エラー情報記憶回
路１１内のシンドローム情報により読み出しデータの１
ビット’２訂正し、この訂正したデータを保持回路１４
に出力する。保持回路１４に保持された訂正後の読み出
しデータとシンドロームは１ビットエラーとなっている
ため再度訂正回路７で訂正することで正しい読み出しデ
ータが得られる。
記憶させる。また、エラー検出回路８で２ビットエラー
が検出された場合には、アドレスレジスタ９の情報でエ
ラー情報記憶回路内の情報を探し、アドレスが一致する
かどうかをエラー情報−数構出回路１０で検出する。こ
こで一致するデータがあった場合は、エラー情報記憶回
路１１内のシンドローム情報により読み出しデータの１
ビット’２訂正し、この訂正したデータを保持回路１４
に出力する。保持回路１４に保持された訂正後の読み出
しデータとシンドロームは１ビットエラーとなっている
ため再度訂正回路７で訂正することで正しい読み出しデ
ータが得られる。
以上説明したように、本発明はエラー情報記憶回路と２
つの訂正回路をもつことＫよｆｉ、５ＥＣ−ＤＥＤ符号
に制約がなく、高速に２ビットエラーの訂正を行なうこ
とができる効果がある。
つの訂正回路をもつことＫよｆｉ、５ＥＣ−ＤＥＤ符号
に制約がなく、高速に２ビットエラーの訂正を行なうこ
とができる効果がある。
第１図、第２図は本発明の第１および第２の実施例の構
成を示すブロック図である。 １・・・・・・書込みレジスタ、２・・・・・・８ＥＣ
−ＤＥＤ 符号発生回路、３・・・・・・メモリ回路、
４・・・・・・読出しレジスタ、５．７・・・・・・訂
正回路、６・・・・・・シン）” ｏ−ム発生回路、８
・・・・・・エラー検出回路、９・・・・・・アドレス
レジスタ、１０・・・・・・エラーアドレス−数構出回
路、１１・・・・・・エラー情報記憶回路、１４・・・
・・・保持回路、１２・・・・・・書込みデータ線、１
３・・・・・・アドレス線、２０・・・・・・読出しデ
ータ線。
成を示すブロック図である。 １・・・・・・書込みレジスタ、２・・・・・・８ＥＣ
−ＤＥＤ 符号発生回路、３・・・・・・メモリ回路、
４・・・・・・読出しレジスタ、５．７・・・・・・訂
正回路、６・・・・・・シン）” ｏ−ム発生回路、８
・・・・・・エラー検出回路、９・・・・・・アドレス
レジスタ、１０・・・・・・エラーアドレス−数構出回
路、１１・・・・・・エラー情報記憶回路、１４・・・
・・・保持回路、１２・・・・・・書込みデータ線、１
３・・・・・・アドレス線、２０・・・・・・読出しデ
ータ線。
Claims (1)
- 書込みデータに１ビットエラー訂正２ビットエラー検出
符号のチェックビットを付加して記憶回路に記憶させか
つエラー訂正を行う記憶装置において、アドレス信号に
より指定されて前記記憶回路から読出された複数の情報
ビットおよび前記チェックビットからなる読出しデータ
に対するシンドロームを発生するシンドローム発生回路
と；前記読出しデータに１ビットエラーがあった場合に
この故障個所のエラー発生アドレス、シンドロームを含
むエラー情報を記憶するエラー情報記憶回路と；このエ
ラー情報記憶回路に記憶されたエラー情報、前記シンド
ローム発生回路の出力および前記読出しデータにより１
ビットエラーを訂正する第１のエラー訂正手段と；この
第１のエラー訂正手段からの読出しデータと前記シンド
ロームとから１ビットエラーを訂正する第２のエラー訂
正手段とを含むことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22921785A JPS6288177A (ja) | 1985-10-14 | 1985-10-14 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22921785A JPS6288177A (ja) | 1985-10-14 | 1985-10-14 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288177A true JPS6288177A (ja) | 1987-04-22 |
Family
ID=16888658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22921785A Pending JPS6288177A (ja) | 1985-10-14 | 1985-10-14 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288177A (ja) |
-
1985
- 1985-10-14 JP JP22921785A patent/JPS6288177A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6061837A (ja) | エラ−訂正装置 | |
| JPH0260013B2 (ja) | ||
| JPS6288177A (ja) | 記憶装置 | |
| JPH04115340A (ja) | 二重化記憶回路 | |
| JPH01283654A (ja) | エラー検出装置 | |
| JPH03147041A (ja) | エラー訂正システム | |
| JPS58200351A (ja) | 誤り訂正回路 | |
| JPH06301604A (ja) | 記憶再生システム | |
| JP3045532B2 (ja) | メモリ装置 | |
| JPH0756816A (ja) | メモリの制御装置 | |
| JPH0520215A (ja) | 情報処理装置 | |
| SU970480A1 (ru) | Запоминающее устройство с самоконтролем | |
| JP2601038B2 (ja) | マイクロプログラムのエラー検出・訂正装置 | |
| JPH02205955A (ja) | メモリ装置のエラー処理方式 | |
| JPH038040A (ja) | １ビット誤リ情報記憶装置 | |
| JPH06139153A (ja) | メモリ制御システム | |
| JPH0769874B2 (ja) | メモリシステムにおけるエラー検出装置 | |
| JPH02278354A (ja) | 記憶装置 | |
| JPH03152643A (ja) | ダブルビットエラー制御回路 | |
| JPS63216150A (ja) | 記憶装置 | |
| JPH0683718A (ja) | 障害検出回路 | |
| JPH04153757A (ja) | 記憶装置 | |
| JPS5837638B2 (ja) | キオクソウチ | |
| JPH04251354A (ja) | 制御記憶の複数ビットエラー訂正方式 | |
| JPH03168838A (ja) | パリティチェツク方式 |