JPH04251354A - 制御記憶の複数ビットエラー訂正方式 - Google Patents
制御記憶の複数ビットエラー訂正方式Info
- Publication number
- JPH04251354A JPH04251354A JP3000858A JP85891A JPH04251354A JP H04251354 A JPH04251354 A JP H04251354A JP 3000858 A JP3000858 A JP 3000858A JP 85891 A JP85891 A JP 85891A JP H04251354 A JPH04251354 A JP H04251354A
- Authority
- JP
- Japan
- Prior art keywords
- error
- register
- microprogram
- control storage
- storage devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は制御記憶の複数ビットエ
ラー訂正方式に関する。
ラー訂正方式に関する。
【０００２】
【従来の技術】従来、制御記憶の複数ビットのエラー訂
正方式は、ＥＣＣなどのチェックビットにより、例えば
２ビットエラーまでの検出は可能であり、２ビットエラ
ーが検出された場合には、主記憶装置にも格納されてい
る同一のマイクロプログラムを読み出すことによって訂
正していた。
正方式は、ＥＣＣなどのチェックビットにより、例えば
２ビットエラーまでの検出は可能であり、２ビットエラ
ーが検出された場合には、主記憶装置にも格納されてい
る同一のマイクロプログラムを読み出すことによって訂
正していた。
【０００３】
【発明が解決しようとする課題】上述した従来の制御記
憶の複数ビットエラー訂正方式では、３ビット以上のエ
ラーは検出できなかったり、２ビットエラーの訂正は主
記憶装置から読み出してくるので訂正に時間がかかると
いう欠点がある。
憶の複数ビットエラー訂正方式では、３ビット以上のエ
ラーは検出できなかったり、２ビットエラーの訂正は主
記憶装置から読み出してくるので訂正に時間がかかると
いう欠点がある。
【０００４】近年のＲＡＭの高集積化により１チップに
複数ビットもっているため、１チップが故障すると複数
ビットエラーが発生する確率が高くなっており、複数ビ
ットエラーを高速に訂正する必要性が生じている。
複数ビットもっているため、１チップが故障すると複数
ビットエラーが発生する確率が高くなっており、複数ビ
ットエラーを高速に訂正する必要性が生じている。
【０００５】
【課題を解決するための手段】本発明の制御記憶の複数
ビットエラー訂正方式は、複数ビットエラー検出可能な
チェックビットを含んだ同一のマイクロプログラムを格
納する２組の記憶装置と、記憶装置から読み出した１ワ
ードのマイクロプログラムを保持する２組のマイクロプ
ログラム読み出しレジスタと、この２組のマイクロプロ
グラム読み出しレジスタのビット対応の一致チェックを
する比較回路と、チェックビットによるエラーチェック
回路と比較回路で不一致検出時にはエラーのない方のマ
イクロプログラム読み出しレジスタの内容を使用するた
めのセレクタとを有している。
ビットエラー訂正方式は、複数ビットエラー検出可能な
チェックビットを含んだ同一のマイクロプログラムを格
納する２組の記憶装置と、記憶装置から読み出した１ワ
ードのマイクロプログラムを保持する２組のマイクロプ
ログラム読み出しレジスタと、この２組のマイクロプロ
グラム読み出しレジスタのビット対応の一致チェックを
する比較回路と、チェックビットによるエラーチェック
回路と比較回路で不一致検出時にはエラーのない方のマ
イクロプログラム読み出しレジスタの内容を使用するた
めのセレクタとを有している。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図であ
る。
る。
【０００８】１および２は、１ビットエラー訂正，２ビ
ットエラー検出可能なＥＣＣをもつ同一のマイクロプロ
グラムを格納している制御記憶装置、３および４は制御
記憶１および２から読み出したマイクロプログラムの１
ワードを保持するマイクロプログラム読み出しレジスタ
、５はマイクロプログラム読み出しレジスタ３と４をビ
ット対応に一致チェックを行なう比較回路、６および７
はマイクロプログラム読み出しレジスタ３および４のエ
ラー検出を行なうエラーチェック回路、８はセレクタ、
９はセレクト信号生成回路、１０は実行ユニットである
。
ットエラー検出可能なＥＣＣをもつ同一のマイクロプロ
グラムを格納している制御記憶装置、３および４は制御
記憶１および２から読み出したマイクロプログラムの１
ワードを保持するマイクロプログラム読み出しレジスタ
、５はマイクロプログラム読み出しレジスタ３と４をビ
ット対応に一致チェックを行なう比較回路、６および７
はマイクロプログラム読み出しレジスタ３および４のエ
ラー検出を行なうエラーチェック回路、８はセレクタ、
９はセレクト信号生成回路、１０は実行ユニットである
。
【０００９】通常は読み出しアドレス１０１でアドレス
された制御記憶１の１ワードがマイクロプログラム読み
出しレジスタ３に読み出され、制御記憶２の同一ワード
がマイクロプログラム読み出しレジスタ４に読み出され
、比較回路５によって一致チェックが行なわれ、一致し
ているので、マイクロプログラム読み出しレジスタ３の
出力が実行ユニット１０に送られ処理される。
された制御記憶１の１ワードがマイクロプログラム読み
出しレジスタ３に読み出され、制御記憶２の同一ワード
がマイクロプログラム読み出しレジスタ４に読み出され
、比較回路５によって一致チェックが行なわれ、一致し
ているので、マイクロプログラム読み出しレジスタ３の
出力が実行ユニット１０に送られ処理される。
【００１０】マイクロプログラム読み出しレジスタ３に
読み出したデータに複数ビットエラーがある場合には、
比較回路５によって不一致信号１０２が発生し、またエ
ラーチェック回路６でのチェック結果シンドロームが０
でないためエラー信号１０３が出力される。
読み出したデータに複数ビットエラーがある場合には、
比較回路５によって不一致信号１０２が発生し、またエ
ラーチェック回路６でのチェック結果シンドロームが０
でないためエラー信号１０３が出力される。
【００１１】エラーチェック回路７はマイクロプログラ
ム読み出しレジスタ４にはエラーがないためエラー信号
１０４はエラー無を示している。不一致信号１０２，エ
ラー信号１０３およびエラー信号１０４がセレクト信号
生成回路９に入力され、セレクタ８が切り換えられて、
エラーの無いマイクロプログラム読み出しレジスタ４の
データがマイクロプログラム読み出しレジスタ３に入力
されて訂正される。
ム読み出しレジスタ４にはエラーがないためエラー信号
１０４はエラー無を示している。不一致信号１０２，エ
ラー信号１０３およびエラー信号１０４がセレクト信号
生成回路９に入力され、セレクタ８が切り換えられて、
エラーの無いマイクロプログラム読み出しレジスタ４の
データがマイクロプログラム読み出しレジスタ３に入力
されて訂正される。
【００１２】ところでマイクロプログラム読み出しレジ
スタ３は正しくてマイクロプログラム読み出しレジスタ
４にエラーがある場合は、比較回路５で不一致信号は出
るが、エラーチェック回路６ではエラー検出されないた
めマイクロプログラム読み出しレジスタ３の出力がその
まま実行ユニット１０に送られ処理される。
スタ３は正しくてマイクロプログラム読み出しレジスタ
４にエラーがある場合は、比較回路５で不一致信号は出
るが、エラーチェック回路６ではエラー検出されないた
めマイクロプログラム読み出しレジスタ３の出力がその
まま実行ユニット１０に送られ処理される。
【００１３】
【発明の効果】以上説明したように本発明は制御記憶装
置およびマイクロプログラム読み出しレジスタ２組持ち
、一致チェックすることにより制御記憶の複数ビットエ
ラーが検出でき、さらに高速に訂正できる効果がある。
置およびマイクロプログラム読み出しレジスタ２組持ち
、一致チェックすることにより制御記憶の複数ビットエ
ラーが検出でき、さらに高速に訂正できる効果がある。
【図１】本発明の一実施例のブロック図である。
１，２ 制御記憶装置
３，４ マイクロプログラム読み出しレジスタ５
比較回路 ６，７ エラーチェック回路 ８ セレクタ ９ セレクト信号生成回路 １０ 実行ユニット
比較回路 ６，７ エラーチェック回路 ８ セレクタ ９ セレクト信号生成回路 １０ 実行ユニット
Claims (1)
- 【請求項１】 複数ビットエラー検出可能なチェック
ビットをもつ同一のマイクロプログラムを格納する２組
の制御記憶装置と、前記各々の制御記憶装置から読み出
した１ワードのマイクロプログラムを保持する２組のマ
イクロプログラム読み出しレジスタと、前記２組のマイ
クロプラグラム読み出しレジスタのビット対応の一致チ
ェックをする比較回路と、前記２組のマイクロプログラ
ム読み出しレジスタの出力で前記チェックビットにより
エラー検出するエラーチェック回路とを有し、前記比較
回路で不一致が検出された場合には、前記エラーチェッ
ク回路でエラーのない方の前記マイクロプログラム読み
出しレジスタの内容を使用して処理を進めることを特徴
とする制御記憶の複数ビットエラー訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000858A JPH04251354A (ja) | 1991-01-09 | 1991-01-09 | 制御記憶の複数ビットエラー訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000858A JPH04251354A (ja) | 1991-01-09 | 1991-01-09 | 制御記憶の複数ビットエラー訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251354A true JPH04251354A (ja) | 1992-09-07 |
Family
ID=11485358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000858A Pending JPH04251354A (ja) | 1991-01-09 | 1991-01-09 | 制御記憶の複数ビットエラー訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251354A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105951A (en) * | 1977-02-28 | 1978-09-14 | Nec Corp | Data processor |
-
1991
- 1991-01-09 JP JP3000858A patent/JPH04251354A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105951A (en) * | 1977-02-28 | 1978-09-14 | Nec Corp | Data processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |