JPH04311236A - メモリエラー処理回路 - Google Patents
メモリエラー処理回路Info
- Publication number
- JPH04311236A JPH04311236A JP3103472A JP10347291A JPH04311236A JP H04311236 A JPH04311236 A JP H04311236A JP 3103472 A JP3103472 A JP 3103472A JP 10347291 A JP10347291 A JP 10347291A JP H04311236 A JPH04311236 A JP H04311236A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- address
- error
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリの信頼性を向上
させるための回路に関するものである。
させるための回路に関するものである。
【０００２】
【従来の技術】従来、メモリから読み出したデータのエ
ラーを訂正するためにメモリエラー訂正回路が用いられ
ている。この回路はチェックデータ生成回路を備え、メ
モリ（以下、主メモリ）にデータを格納する際、チェッ
クデータを生成してそれをチェックデータ用メモリに格
納する。そして主メモリからデータを読み出すとき、チ
ェックデータ用メモリからチェックデータを読み出し、
そのデータをデータエラー検出回路に与えてエラー検出
を行う。その結果、主メモリから読み出されたデータに
エラーが検出され、かつそのエラーが訂正可能な場合に
は、エラーデータ訂正回路によりエラー訂正を行う。
ラーを訂正するためにメモリエラー訂正回路が用いられ
ている。この回路はチェックデータ生成回路を備え、メ
モリ（以下、主メモリ）にデータを格納する際、チェッ
クデータを生成してそれをチェックデータ用メモリに格
納する。そして主メモリからデータを読み出すとき、チ
ェックデータ用メモリからチェックデータを読み出し、
そのデータをデータエラー検出回路に与えてエラー検出
を行う。その結果、主メモリから読み出されたデータに
エラーが検出され、かつそのエラーが訂正可能な場合に
は、エラーデータ訂正回路によりエラー訂正を行う。
【０００３】
【発明が解決しようとする課題】ところでメモリのある
アドレスから読み出したデータがエラーとなった場合に
は、そのアドレスでデータエラーが再発する可能性が高
い。しかし従来のようにメモリエラー訂正回路を用いる
だけでは、エラーの再発に対して特別の対応はできず、
再発したエラーが訂正不可能な場合には正しいデータが
得られないことになる。
アドレスから読み出したデータがエラーとなった場合に
は、そのアドレスでデータエラーが再発する可能性が高
い。しかし従来のようにメモリエラー訂正回路を用いる
だけでは、エラーの再発に対して特別の対応はできず、
再発したエラーが訂正不可能な場合には正しいデータが
得られないことになる。
【０００４】本発明の目的は、このような問題を解決し
、同じアドレスで見かけ上エラーが再発しないようにし
て、メモリの信頼性を大幅に向上させるメモリエラー処
理回路を提供するとにある。
、同じアドレスで見かけ上エラーが再発しないようにし
て、メモリの信頼性を大幅に向上させるメモリエラー処
理回路を提供するとにある。
【０００５】
【課題を解決するための手段】本発明は、主メモリから
読み出されたデータのエラーを検出したとき、所定の信
号を出力するエラー検出手段と、このエラー検出手段が
前記所定の信号を出力したとき、そのデータが格納され
ていた前記主メモリのアドレスを記憶するアドレス格納
部と、代替メモリと、前記主メモリのアドレスが与えら
れたとき、そのアドレスと前記アドレス格納部が記憶し
ているアドレスとを比較し、それらが一致したとき、与
えられた前記主メモリのアドレスを前記代替メモリのア
ドレスに変換して前記代替メモリに与えるアドレス比較
回路とを備えたことを特徴とする。
読み出されたデータのエラーを検出したとき、所定の信
号を出力するエラー検出手段と、このエラー検出手段が
前記所定の信号を出力したとき、そのデータが格納され
ていた前記主メモリのアドレスを記憶するアドレス格納
部と、代替メモリと、前記主メモリのアドレスが与えら
れたとき、そのアドレスと前記アドレス格納部が記憶し
ているアドレスとを比較し、それらが一致したとき、与
えられた前記主メモリのアドレスを前記代替メモリのア
ドレスに変換して前記代替メモリに与えるアドレス比較
回路とを備えたことを特徴とする。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるメモリエラー処理回路の
一例を示す。図中、塗りつぶされたバスの表記はアドレ
スバスを表し、塗りつぶされていないバスの表記はデー
タバスを表す。ＣＰＵ１が出力するデータはメモリ４の
指定されたアドレスに書き込まれ、また逆にメモリ４の
指定されたアドレスから読み出されたデータはＣＰＵ１
に出力される。チェックデータ生成回路３は、ＣＰＵ１
からメモリ４に書き込むべきデータが与えられると、そ
のデータにもとづいてチェックデータを生成し、チェッ
クデータ用メモリ５に書き込む。メモリデータエラー検
出回路６は、メモリ４からデータが読み出されるとき、
そのデータに対応するチェックデータをメモリ５から読
み出し、そのデータにもとづいてメモリ４から読み出さ
れたデータのエラーを検出する。メモリデータ訂正回路
２は、検出回路６がエラーを検出したとき、そのエラー
の訂正が可能な場合には、メモリ４から読み出されたデ
ータのエラー訂正を行い、また書き込み信号と共に、エ
ラー訂正を行ったデータが書き込まれていたアドレスを
アドレス格納部８に出力する。
説明する。図１に本発明によるメモリエラー処理回路の
一例を示す。図中、塗りつぶされたバスの表記はアドレ
スバスを表し、塗りつぶされていないバスの表記はデー
タバスを表す。ＣＰＵ１が出力するデータはメモリ４の
指定されたアドレスに書き込まれ、また逆にメモリ４の
指定されたアドレスから読み出されたデータはＣＰＵ１
に出力される。チェックデータ生成回路３は、ＣＰＵ１
からメモリ４に書き込むべきデータが与えられると、そ
のデータにもとづいてチェックデータを生成し、チェッ
クデータ用メモリ５に書き込む。メモリデータエラー検
出回路６は、メモリ４からデータが読み出されるとき、
そのデータに対応するチェックデータをメモリ５から読
み出し、そのデータにもとづいてメモリ４から読み出さ
れたデータのエラーを検出する。メモリデータ訂正回路
２は、検出回路６がエラーを検出したとき、そのエラー
の訂正が可能な場合には、メモリ４から読み出されたデ
ータのエラー訂正を行い、また書き込み信号と共に、エ
ラー訂正を行ったデータが書き込まれていたアドレスを
アドレス格納部８に出力する。
【０００７】アドレス格納部８はメモリデータ訂正回路
２から書き込み信号およびアドレスを受け取ると、受け
取ったアドレスを記憶する。アドレス比較回路７は、Ｃ
ＰＵ１がメモリ４をアクセスするため、アドレスを出力
したとき、そのアドレスとアドレス格納部８が記憶して
いるアドレスとを比較し、それらが一致したときは、Ｃ
ＰＵ１からのアドレスを代替メモリ９のアドレスに変換
し、メモリ９に与える。代替メモリ９は、比較回路７か
ら与えられるアドレスに、ＣＰＵ１からのデータを書き
込み、また比較回路７から与えられるアドレスからデー
タを読み出し、ＣＰＵ１に出力する。
２から書き込み信号およびアドレスを受け取ると、受け
取ったアドレスを記憶する。アドレス比較回路７は、Ｃ
ＰＵ１がメモリ４をアクセスするため、アドレスを出力
したとき、そのアドレスとアドレス格納部８が記憶して
いるアドレスとを比較し、それらが一致したときは、Ｃ
ＰＵ１からのアドレスを代替メモリ９のアドレスに変換
し、メモリ９に与える。代替メモリ９は、比較回路７か
ら与えられるアドレスに、ＣＰＵ１からのデータを書き
込み、また比較回路７から与えられるアドレスからデー
タを読み出し、ＣＰＵ１に出力する。
【０００８】次に動作を説明する。ＣＰＵ１がメモリ４
に書き込むべきデータを出力すると、そのデータにもと
づきチェックデータ生成回路３はチェックデータを生成
し、ＣＰＵ１からのデータをメモリ４に書き込むと同時
に、生成したチェックデータをメモリ５に書き込む。
に書き込むべきデータを出力すると、そのデータにもと
づきチェックデータ生成回路３はチェックデータを生成
し、ＣＰＵ１からのデータをメモリ４に書き込むと同時
に、生成したチェックデータをメモリ５に書き込む。
【０００９】ＣＰＵ１がメモリ４からデータを読み出す
とき、エラー検出回路６は、メモリ４から読み出された
データに対応するチェックデータをメモリ５から読み出
し、そのデータにもとづいてメモリ４から読み出された
データのエラーを検出する。そしてエラー検出回路６が
エラーを検出し、そのエラーが訂正可能な場合には、メ
モリデータ訂正回路はメモリ４からのデータのエラーを
訂正し、ＣＰＵ１に出力する。データ訂正回路２はまた
、このとき書き込み信号と共にエラー訂正を行ったデー
タが書き込まれていたアドレスをアドレス格納部８に出
力する。アドレス格納部８はメモリデータ訂正回路２か
ら書き込み信号およびアドレスを受け取ると、受け取っ
たアドレスを記憶する。
とき、エラー検出回路６は、メモリ４から読み出された
データに対応するチェックデータをメモリ５から読み出
し、そのデータにもとづいてメモリ４から読み出された
データのエラーを検出する。そしてエラー検出回路６が
エラーを検出し、そのエラーが訂正可能な場合には、メ
モリデータ訂正回路はメモリ４からのデータのエラーを
訂正し、ＣＰＵ１に出力する。データ訂正回路２はまた
、このとき書き込み信号と共にエラー訂正を行ったデー
タが書き込まれていたアドレスをアドレス格納部８に出
力する。アドレス格納部８はメモリデータ訂正回路２か
ら書き込み信号およびアドレスを受け取ると、受け取っ
たアドレスを記憶する。
【００１０】ＣＰＵ１が次にメモリ４をアクセスするた
めアドレスを出力すると、アドレス比較回路７は、その
アドレスとアドレス格納部８が記憶しているアドレスと
を比較する。そして２つのアドレスが一致したときは、
ＣＰＵ１からのアドレスを代替メモリ９のアドレスに変
換し、メモリ９に与える。従って、ＣＰＵ１がメモリ４
に書き込むためのデータを出力しているときは、代替メ
モリ９は、比較回路７から与えられるアドレスに、ＣＰ
Ｕ１からのデータを書き込み、逆にＣＰＵ１がメモリ４
からデータを読み出そうとしているときは、比較回路７
から与えられるアドレスからデータを読み出し、ＣＰＵ
１に出力する。
めアドレスを出力すると、アドレス比較回路７は、その
アドレスとアドレス格納部８が記憶しているアドレスと
を比較する。そして２つのアドレスが一致したときは、
ＣＰＵ１からのアドレスを代替メモリ９のアドレスに変
換し、メモリ９に与える。従って、ＣＰＵ１がメモリ４
に書き込むためのデータを出力しているときは、代替メ
モリ９は、比較回路７から与えられるアドレスに、ＣＰ
Ｕ１からのデータを書き込み、逆にＣＰＵ１がメモリ４
からデータを読み出そうとしているときは、比較回路７
から与えられるアドレスからデータを読み出し、ＣＰＵ
１に出力する。
【００１１】このように本実施例のメモリ処理回路を用
いた場合には、訂正可能なデータエラーが検出され、そ
の訂正を行ったとき、エラーとなったデータが書き込ま
れていたアドレスへのアクセスは、以降、メモリ４では
なく、代替メモリ９に対して行われる。従って同じアド
レスでエラーが再び発生することがなくなり、メモリの
信頼性を大きく向上させることができる。
いた場合には、訂正可能なデータエラーが検出され、そ
の訂正を行ったとき、エラーとなったデータが書き込ま
れていたアドレスへのアクセスは、以降、メモリ４では
なく、代替メモリ９に対して行われる。従って同じアド
レスでエラーが再び発生することがなくなり、メモリの
信頼性を大きく向上させることができる。
【００１２】
【発明の効果】以上説明したように本発明のメモリ処理
回路を用いた場合には、データエラーが検出されたとき
、そのデータが書き込まれていたアドレスへのアクセス
は、以降、主メモリではなく、代替メモリに対して行わ
れる。従って同じアドレスでエラーが再び発生すること
がなくなり、メモリの信頼性を大きく向上させることが
できる。
回路を用いた場合には、データエラーが検出されたとき
、そのデータが書き込まれていたアドレスへのアクセス
は、以降、主メモリではなく、代替メモリに対して行わ
れる。従って同じアドレスでエラーが再び発生すること
がなくなり、メモリの信頼性を大きく向上させることが
できる。
【図１】本発明によるメモリエラー訂正回路の一例を示
すブロック図である。
すブロック図である。
１ ＣＰＵ
２ メモリデータ訂正回路
３ チェックデータ生成回路
４ メモリ
５ チェックデータ用メモリ
６ メモリデータエラー検出回路
７ アドレス比較回路
８ アドレス格納部
９ 代替メモリ
Claims (3)
- 【請求項１】主メモリから読み出されたデータのエラー
を検出したとき、所定の信号を出力するエラー検出手段
と、このエラー検出手段が前記所定の信号を出力したと
き、そのデータが格納されていた前記主メモリのアドレ
スを記憶するアドレス格納部と、代替メモリと、前記主
メモリのアドレスが与えられたとき、そのアドレスと前
記アドレス格納部が記憶しているアドレスとを比較し、
それらが一致したとき、与えられた前記主メモリのアド
レスを前記代替メモリのアドレスに変換して前記代替メ
モリに与えるアドレス比較回路とを備えたことを特徴と
するメモリエラー処理回路。 - 【請求項２】前記エラー検出手段は、前記主メモリに書
き込むデータをもとにチェックデータを生成するチェッ
クデータ生成回路と、この回路が生成した前記チェック
データを格納するためのチェックデータ用メモリと、前
記主メモリからデータが読み出されるとき、そのデータ
に対応する前記チェックデータを前記チェックデータ用
メモリから受け取り、そのチェックデータにもとづいて
前記主メモリから読み出されたデータのエラーを検出す
るエラー検出回路と、このエラー検出回路がエラーを検
出したとき前記所定の信号を出力する第１の信号生成回
路とを備えたことを特徴とする請求項１記載のメモリエ
ラー処理回路。 - 【請求項３】前記エラー検出手段は、前記チェックデー
タ生成回路と、前記チェックデータ用メモリと、前記エ
ラー検出回路の他に、前記エラー検出回路が前記主メモ
リから読み出されたデータのエラーを検出したとき、そ
のデータのエラー訂正を行うメモリデータ訂正回路と、
このメモリデータ訂正回路によりデータのエラーが訂正
されたとき前記所定の信号を出力する第２の信号生成回
路とを備えたことを特徴とする請求項１記載のメモリエ
ラー処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3103472A JPH04311236A (ja) | 1991-04-09 | 1991-04-09 | メモリエラー処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3103472A JPH04311236A (ja) | 1991-04-09 | 1991-04-09 | メモリエラー処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04311236A true JPH04311236A (ja) | 1992-11-04 |
Family
ID=14354954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3103472A Pending JPH04311236A (ja) | 1991-04-09 | 1991-04-09 | メモリエラー処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04311236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6701471B2 (en) | 1995-07-14 | 2004-03-02 | Hitachi, Ltd. | External storage device and memory access control method thereof |
-
1991
- 1991-04-09 JP JP3103472A patent/JPH04311236A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701471B2 (en) | 1995-07-14 | 2004-03-02 | Hitachi, Ltd. | External storage device and memory access control method thereof |
| USRE45857E1 (en) | 1995-07-14 | 2016-01-19 | Solid State Storage Solutions, Inc | External storage device and memory access control method thereof |
| US7721165B2 (en) | 1995-07-14 | 2010-05-18 | Solid State Storage Solutions, Inc. | External storage device and memory access control method thereof |
| US7234087B2 (en) | 1995-07-14 | 2007-06-19 | Renesas Technology Corp. | External storage device and memory access control method thereof |
| US6728138B2 (en) | 1996-02-29 | 2004-04-27 | Renesas Technology Corp. | Semiconductor memory device having faulty cells |
| US6388920B2 (en) | 1996-02-29 | 2002-05-14 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6542405B2 (en) | 1996-02-29 | 2003-04-01 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6317371B2 (en) | 1996-02-29 | 2001-11-13 | Hitachi, Ltd. | Storage device with an error correction unit and an improved arrangement for accessing and transferring blocks of data stored in a non-volatile semiconductor memory |
| WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| KR100308173B1 (ko) * | 1996-02-29 | 2001-11-02 | 가나이 쓰도무 | 부분불량메모리를탑재한반도체기억장치 |
| US7616485B2 (en) | 1996-02-29 | 2009-11-10 | Solid State Storage Solutions Llc | Semiconductor memory device having faulty cells |
| US6236601B1 (en) | 1996-02-29 | 2001-05-22 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| JP2010192002A (ja) * | 1996-02-29 | 2010-09-02 | Solid State Storage Solutions Llc | 不揮発性半導体記憶装置 |
| US8064257B2 (en) | 1996-02-29 | 2011-11-22 | Solid State Storage Solutions, Inc. | Semiconductor memory device having faulty cells |
| US8503235B2 (en) | 1996-02-29 | 2013-08-06 | Solid State Storage Solutions, Inc. | Nonvolatile memory with faulty cell registration |
| US9007830B2 (en) | 1996-02-29 | 2015-04-14 | Solid State Storage Solutions, Inc. | Semiconductor memory device having faulty cells |
| US6031758A (en) * | 1996-02-29 | 2000-02-29 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
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