JPH06250936A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH06250936A JPH06250936A JP5038042A JP3804293A JPH06250936A JP H06250936 A JPH06250936 A JP H06250936A JP 5038042 A JP5038042 A JP 5038042A JP 3804293 A JP3804293 A JP 3804293A JP H06250936 A JPH06250936 A JP H06250936A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- error
- bit
- parity
- Prior art date
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】本発明は、ＣＰＵの有する本来の性能を十分に
生かしながらメモリエラーを修正でき、信頼性の向上を
図れることを最も主要な目的としている。 【構成】メモリデータのエラーを検知するハードウェア
によるパリティチェック手段、コンピュータシステム本
体の正常動作時に、エラー修正用コードデータをメモリ
のある大きさのブロック毎に生成しメモリに記憶してお
くソフトウェアによるエラー修正用コードデータ生成手
段、この生成されたエラー修正用コードデータが、その
ブロックでは使用可能か否かを示すフラグビットを記憶
しておくハードウェアによるビットメモリ、パリティチ
ェック手段でエラーが検知されるとビットメモリの属す
るブロックのフラグビットをチェックし、エラー修正用
コードデータが有効である場合に、当該エラー修正用コ
ードデータによりエラーデータを修正するソフトウェア
によるメモリエラー修正手段を備えたことを特徴とす
る。
生かしながらメモリエラーを修正でき、信頼性の向上を
図れることを最も主要な目的としている。 【構成】メモリデータのエラーを検知するハードウェア
によるパリティチェック手段、コンピュータシステム本
体の正常動作時に、エラー修正用コードデータをメモリ
のある大きさのブロック毎に生成しメモリに記憶してお
くソフトウェアによるエラー修正用コードデータ生成手
段、この生成されたエラー修正用コードデータが、その
ブロックでは使用可能か否かを示すフラグビットを記憶
しておくハードウェアによるビットメモリ、パリティチ
ェック手段でエラーが検知されるとビットメモリの属す
るブロックのフラグビットをチェックし、エラー修正用
コードデータが有効である場合に、当該エラー修正用コ
ードデータによりエラーデータを修正するソフトウェア
によるメモリエラー修正手段を備えたことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ
（以下、ＣＰＵと称する）とメモリ（特に、ＤＲＡＭ）
とを備えて構成されるコンピュータシステムに係り、特
にＣＰＵの有する本来の性能を十分に生かしながらメモ
リエラーを修正でき、信頼性の向上を図るようにしたコ
ンピュータシステムに関するものである。
（以下、ＣＰＵと称する）とメモリ（特に、ＤＲＡＭ）
とを備えて構成されるコンピュータシステムに係り、特
にＣＰＵの有する本来の性能を十分に生かしながらメモ
リエラーを修正でき、信頼性の向上を図るようにしたコ
ンピュータシステムに関するものである。
【０００２】
【従来の技術】一般に、ＣＰＵととメモリとを備えて構
成されるコンピュータシステムにおいては、メモリ、特
にＤＲＡＭは、ソフトエラーと呼ばれる、ビットデータ
が反転してしまうエラーが不可避であることから、エラ
ー修正用コード（以下、ＥＣＣと称する）データを生成
して別メモリに記憶しておき、メモリデータを読み出す
時に、ＥＣＣデータも同時に読み出し、エラーの有無を
判定するようにしている。この場合、ＥＣＣデータの生
成、およびエラーのチェックは、通常、ハードウェアに
より実施している。
成されるコンピュータシステムにおいては、メモリ、特
にＤＲＡＭは、ソフトエラーと呼ばれる、ビットデータ
が反転してしまうエラーが不可避であることから、エラ
ー修正用コード（以下、ＥＣＣと称する）データを生成
して別メモリに記憶しておき、メモリデータを読み出す
時に、ＥＣＣデータも同時に読み出し、エラーの有無を
判定するようにしている。この場合、ＥＣＣデータの生
成、およびエラーのチェックは、通常、ハードウェアに
より実施している。
【０００３】図４は、従来のハードウェアによるＥＣＣ
生成回路を備えたコンピュータシステムの構成例を示す
ブロック図である。
生成回路を備えたコンピュータシステムの構成例を示す
ブロック図である。
【０００４】図４において、ＣＰＵ１とメモリ２との間
にＥＣＣコントローラ３を設け、メモリ２に書き込むべ
きデータ（ＣＰＵデータ線４にのっている）を受け、Ｅ
ＣＣデータ（ＥＣＣメモリデータ線５にのる）を生成し
た上で、メモリ２とＥＣＣデータメモリ６に対して、そ
れぞれ書き込みを行なう。
にＥＣＣコントローラ３を設け、メモリ２に書き込むべ
きデータ（ＣＰＵデータ線４にのっている）を受け、Ｅ
ＣＣデータ（ＥＣＣメモリデータ線５にのる）を生成し
た上で、メモリ２とＥＣＣデータメモリ６に対して、そ
れぞれ書き込みを行なう。
【０００５】ここで、ＥＣＣデータのビット幅は、ＣＰ
Ｕデータ（ＣＰＵデータ線４およびメモリデータ線７）
が１６ビットの場合には６ビット、３２ビットの場合に
は７ビットとなる。また、ＥＣＣは、メモリ２のどのビ
ットに何を書いたかをコード化している。
Ｕデータ（ＣＰＵデータ線４およびメモリデータ線７）
が１６ビットの場合には６ビット、３２ビットの場合に
は７ビットとなる。また、ＥＣＣは、メモリ２のどのビ
ットに何を書いたかをコード化している。
【０００６】一方、ＣＰＵ１が読み出しをする際には、
メモリ２とＥＣＣデータメモリ６を同時に読み出すこと
により、ビットエラーの発生の有無、およびエラー発生
のビット位置を、ＥＣＣコントローラ３が検知すること
ができる。そして、エラーを検知した場合には、エラー
通知線８によりＣＰＵ１に対してエラーを通知し、１ビ
ットエラーに対しては、修正したデータをＣＰＵ１に送
ると共に、メモリ２に正しいデータを書き込む。
メモリ２とＥＣＣデータメモリ６を同時に読み出すこと
により、ビットエラーの発生の有無、およびエラー発生
のビット位置を、ＥＣＣコントローラ３が検知すること
ができる。そして、エラーを検知した場合には、エラー
通知線８によりＣＰＵ１に対してエラーを通知し、１ビ
ットエラーに対しては、修正したデータをＣＰＵ１に送
ると共に、メモリ２に正しいデータを書き込む。
【０００７】なお、図４において、９はアドレス線、１
０はメモリ制御線、３０はＥＣＣコントローラ制御線を
それぞれ示している。
０はメモリ制御線、３０はＥＣＣコントローラ制御線を
それぞれ示している。
【０００８】このように、ＣＰＵ１がメモリ２にデータ
の読み書きを行なうサイクルを発生すると、必ずＥＣＣ
コントローラ３が介在し、ハード的なデータの伝達時間
と、ＥＣＣデータの生成時間が加わり、メモリアクセス
サイクルが常に長くなっている。
の読み書きを行なうサイクルを発生すると、必ずＥＣＣ
コントローラ３が介在し、ハード的なデータの伝達時間
と、ＥＣＣデータの生成時間が加わり、メモリアクセス
サイクルが常に長くなっている。
【０００９】従って、上記のように構成されたＣＰＵ１
とメモリ２を備えたコンピュータシステムでは、ＣＰＵ
１のメモリ２に対するアクセス時間がハード的に長くな
っており、非常に確率の低いメモリエラーに対しての対
策のために、ＣＰＵ１が本来有している性能を十分に出
すことができない。
とメモリ２を備えたコンピュータシステムでは、ＣＰＵ
１のメモリ２に対するアクセス時間がハード的に長くな
っており、非常に確率の低いメモリエラーに対しての対
策のために、ＣＰＵ１が本来有している性能を十分に出
すことができない。
【００１０】
【発明が解決しようとする課題】以上のように、従来の
コンピュータにおいては、という問題があった。
コンピュータにおいては、という問題があった。
【００１１】本発明の目的は、ＣＰＵの有する本来の性
能を十分に生かしながらメモリエラーを修正でき、信頼
性の向上を図ることが可能なコンピュータシステムを提
供することにある。
能を十分に生かしながらメモリエラーを修正でき、信頼
性の向上を図ることが可能なコンピュータシステムを提
供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに本発明では、マイクロプロセッサとメモリとを備え
て構成されるコンピュータシステムにおいて、メモリデ
ータのエラーを検知するハードウェアによるパリティチ
ェック手段と、コンピュータシステム本体の正常動作時
に、エラー修正用コードデータをメモリのある大きさの
ブロック毎に生成し、当該エラー修正用コードデータを
メモリに記憶しておくソフトウェアによるエラー修正用
コードデータ生成手段と、エラー修正用コードデータ生
成手段により生成されたエラー修正用コードデータが、
そのブロックでは使用可能か否かを示すフラグビットを
記憶しておくハードウェアによるビットメモリと、パリ
ティチェック手段によりエラーが検知されるとビットメ
モリの属するブロックのフラグビットをチェックし、そ
の結果エラー修正用コードデータが有効である場合に、
当該エラー修正用コードデータによりエラーデータを修
正するソフトウェアによるメモリエラー修正手段とを備
えて構成している。
めに本発明では、マイクロプロセッサとメモリとを備え
て構成されるコンピュータシステムにおいて、メモリデ
ータのエラーを検知するハードウェアによるパリティチ
ェック手段と、コンピュータシステム本体の正常動作時
に、エラー修正用コードデータをメモリのある大きさの
ブロック毎に生成し、当該エラー修正用コードデータを
メモリに記憶しておくソフトウェアによるエラー修正用
コードデータ生成手段と、エラー修正用コードデータ生
成手段により生成されたエラー修正用コードデータが、
そのブロックでは使用可能か否かを示すフラグビットを
記憶しておくハードウェアによるビットメモリと、パリ
ティチェック手段によりエラーが検知されるとビットメ
モリの属するブロックのフラグビットをチェックし、そ
の結果エラー修正用コードデータが有効である場合に、
当該エラー修正用コードデータによりエラーデータを修
正するソフトウェアによるメモリエラー修正手段とを備
えて構成している。
【００１３】
【作用】従って、本発明のコンピュータシステムにおい
ては、従来ハードウェアのみで行なっていたメモリエラ
ーの修正を、ハードウェアとソフトウェアの両方で分担
して行なうようにすることにより、メモリサイクルを長
くすることを回避しながら、メモリエラーの修正を行な
うことが可能となるため、マイクロプロセッサの性能を
十分に生かしながら、信頼性の向上を図ることができ
る。
ては、従来ハードウェアのみで行なっていたメモリエラ
ーの修正を、ハードウェアとソフトウェアの両方で分担
して行なうようにすることにより、メモリサイクルを長
くすることを回避しながら、メモリエラーの修正を行な
うことが可能となるため、マイクロプロセッサの性能を
十分に生かしながら、信頼性の向上を図ることができ
る。
【００１４】
【実施例】以下、本発明の一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１５】図１は、本発明によるメモリエラー修正機
能を備えたコンピュータシステムの構成例を示すブロッ
ク図である。
能を備えたコンピュータシステムの構成例を示すブロッ
ク図である。
【００１６】すなわち、本実施例のコンピュータシステ
ムは、図１に示すように、ＣＰＵ１１と、メモリ１２Ａ
と、メモリ１２Ｂと、パリティチェック手段であるパリ
ティ生成機構１３と、パリティ用メモリ１４と、ＥＣＤ
Ｖビットメモリ１５とから構成している。
ムは、図１に示すように、ＣＰＵ１１と、メモリ１２Ａ
と、メモリ１２Ｂと、パリティチェック手段であるパリ
ティ生成機構１３と、パリティ用メモリ１４と、ＥＣＤ
Ｖビットメモリ１５とから構成している。
【００１７】ここで、ＣＰＵ１１は、メモリ１２Ａ、メ
モリ１２Ｂ、パリティ用メモリ１４と、ＥＣＤＶビット
メモリ１５に対するデータのアクセスを行なうデータア
クセス機能と、本コンピュータシステムの正常動作時
に、ＥＣＣデータをメモリ１２Ｂのある大きさのブロッ
ク毎に生成し、そのＥＣＣデータをメモリ１２Ｂに記憶
しておくソフトウェアによるＥＣＣデータ生成機能と、
パリティ生成機構１３によりエラーが検知されるとビッ
トメモリ１５の属するブロックのフラグビットをチェッ
クし、その結果ＥＣＣデータが有効である場合に、その
ＥＣＣデータによりエラーデータを修正するソフトウェ
アによるメモリエラー修正機能とを有するものである。
モリ１２Ｂ、パリティ用メモリ１４と、ＥＣＤＶビット
メモリ１５に対するデータのアクセスを行なうデータア
クセス機能と、本コンピュータシステムの正常動作時
に、ＥＣＣデータをメモリ１２Ｂのある大きさのブロッ
ク毎に生成し、そのＥＣＣデータをメモリ１２Ｂに記憶
しておくソフトウェアによるＥＣＣデータ生成機能と、
パリティ生成機構１３によりエラーが検知されるとビッ
トメモリ１５の属するブロックのフラグビットをチェッ
クし、その結果ＥＣＣデータが有効である場合に、その
ＥＣＣデータによりエラーデータを修正するソフトウェ
アによるメモリエラー修正機能とを有するものである。
【００１８】また、メモリ１２Ａは、通常のデータを記
憶しておく通常データ用領域を有するものである。
憶しておく通常データ用領域を有するものである。
【００１９】さらに、メモリ１２Ｂは、ＣＰＵ１１によ
り生成されたＥＣＣデータを記憶しておくＥＣＣ用領域
を有するものである。
り生成されたＥＣＣデータを記憶しておくＥＣＣ用領域
を有するものである。
【００２０】一方、パリティ生成機構１３は、メモリデ
ータのパリティビットを生成し、またメモリデータのエ
ラーを検知するものである。
ータのパリティビットを生成し、またメモリデータのエ
ラーを検知するものである。
【００２１】また、パリティ用メモリ１４は、パリティ
生成機構１３により生成されたパリティビットを記憶し
ておくものである。
生成機構１３により生成されたパリティビットを記憶し
ておくものである。
【００２２】さらに、ＥＣＤＶビットメモリ１５は、Ｃ
ＰＵ１１により生成されたＥＣＣデータが、そのブロッ
クでは使用可能か否かを示すフラグビットを記憶してお
くものである。
ＰＵ１１により生成されたＥＣＣデータが、そのブロッ
クでは使用可能か否かを示すフラグビットを記憶してお
くものである。
【００２３】なお、メモリ１２Ａおよび１２Ｂはハード
的には同じ一つのものであるが、ソフトウェアでは通常
データ用領域とＥＣＣ用領域とに区別して使用している
ものである。
的には同じ一つのものであるが、ソフトウェアでは通常
データ用領域とＥＣＣ用領域とに区別して使用している
ものである。
【００２４】次に、以上のように構成した本実施例のコ
ンピュータシステムの作用について、図２および図３を
用いて説明する。
ンピュータシステムの作用について、図２および図３を
用いて説明する。
【００２５】図１において、まず、ＣＰＵ１１がメモリ
書き込みサイクルを起こすと、データ線１６により、メ
モリ１２Ａにデータが書き込まれると共に、そのデータ
のパリティビットがパリティ生成機構１３にて生成さ
れ、パリティ用メモリ１４に書き込まれる。また、この
時、該当するアドレスに対して、既に生成したＥＣＣデ
ータが無効になることを示すため、そのアドレスに対応
したＥＣＤＶビットメモリ１５のＥＣＤＶビットが、メ
モリライト信号１７によりオフにされる。
書き込みサイクルを起こすと、データ線１６により、メ
モリ１２Ａにデータが書き込まれると共に、そのデータ
のパリティビットがパリティ生成機構１３にて生成さ
れ、パリティ用メモリ１４に書き込まれる。また、この
時、該当するアドレスに対して、既に生成したＥＣＣデ
ータが無効になることを示すため、そのアドレスに対応
したＥＣＤＶビットメモリ１５のＥＣＤＶビットが、メ
モリライト信号１７によりオフにされる。
【００２６】このような書き込み時の一連の動作は、Ｃ
ＰＵ１１によるものだけではなく、ＤＭＡサイクルにお
いても同様のことが行なわれる。
ＰＵ１１によるものだけではなく、ＤＭＡサイクルにお
いても同様のことが行なわれる。
【００２７】一方、メモリ１２Ａからのデータの読み出
しサイクルにおいては、データ線１６により、メモリ１
２Ａのデータと共に、パリティ用メモリ１４のパリティ
ビットも同時に読み出され、データの妥当性がパリティ
生成機構１３にてハード的にチェックされる。
しサイクルにおいては、データ線１６により、メモリ１
２Ａのデータと共に、パリティ用メモリ１４のパリティ
ビットも同時に読み出され、データの妥当性がパリティ
生成機構１３にてハード的にチェックされる。
【００２８】その結果、もしパリティエラーが発生して
いたならば、ＣＰＵ１１に対して、エラーがエラー通知
信号１８として通知される。そして、エラーを通知され
たＣＰＵ１１では、エラーを起こしたメモリアドレスに
該当するＥＣＤＶビットメモリ１５のＥＣＤＶビット
が、ＥＣＤＶビットメモリライト信号１９により調べら
れる。
いたならば、ＣＰＵ１１に対して、エラーがエラー通知
信号１８として通知される。そして、エラーを通知され
たＣＰＵ１１では、エラーを起こしたメモリアドレスに
該当するＥＣＤＶビットメモリ１５のＥＣＤＶビット
が、ＥＣＤＶビットメモリライト信号１９により調べら
れる。
【００２９】その結果、このＥＣＤＶビットがオンにな
っていたならば、ＥＣＣデータが有効であるので、メモ
リ１２ＢのＥＣＣデータを用いてエラーデータが修正さ
れ、メモリ１２Ａおよびパリティ用メモリ１４に正しい
データが書き込まれる。以降、ＣＰＵ１１では、通常の
処理を継続することが可能になる。
っていたならば、ＥＣＣデータが有効であるので、メモ
リ１２ＢのＥＣＣデータを用いてエラーデータが修正さ
れ、メモリ１２Ａおよびパリティ用メモリ１４に正しい
データが書き込まれる。以降、ＣＰＵ１１では、通常の
処理を継続することが可能になる。
【００３０】なお、上記において、ＥＣＣデータの生成
は、ＣＰＵ１１によるソフトウェアにおいて、図３に示
すように、優先度の低いタスクにより常に行なわれてお
り、生成を行なったメモリブロックに対するＥＣＤＶビ
ットをオンにすることによって、ＥＣＣデータの有効を
示すようにしている。また、図１において、２０はアド
レス線を示している。
は、ＣＰＵ１１によるソフトウェアにおいて、図３に示
すように、優先度の低いタスクにより常に行なわれてお
り、生成を行なったメモリブロックに対するＥＣＤＶビ
ットをオンにすることによって、ＥＣＣデータの有効を
示すようにしている。また、図１において、２０はアド
レス線を示している。
【００３１】上述したように、本実施例のコンピュータ
システムは、メモリ１２Ａ、メモリ１２Ｂ、パリティ用
メモリ１４と、ＥＣＤＶビットメモリ１５に対するデー
タのアクセスを行なうデータアクセス機能、本コンピュ
ータシステムの正常動作時に、ＥＣＣデータをメモリ１
２Ｂのある大きさのブロック毎に生成し、そのＥＣＣデ
ータをメモリ１２Ｂに記憶しておくソフトウェアによる
ＥＣＣデータ生成機能、パリティ生成機構１３によりエ
ラーが検知されるとビットメモリ１５の属するブロック
のフラグビットをチェックし、その結果ＥＣＣデータが
有効である場合に、そのＥＣＣデータによりエラーデー
タを修正するソフトウェアによるメモリエラー修正機能
とを有するＣＰＵ１１と、通常のデータを記憶しておく
通常データ用領域を有するメモリ１２Ａと、ＣＰＵ１１
により生成されたＥＣＣデータを記憶しておくＥＣＣ用
領域を有するメモリ１２Ｂと、メモリデータのパリティ
ビットを生成し、またメモリデータのエラーを検知する
パリティ生成機構１３と、パリティ生成機構１３により
生成されたパリティビットを記憶しておくパリティ用メ
モリ１４と、ＣＰＵ１１により生成されたＥＣＣデータ
が、そのブロックでは使用可能か否かを示すフラグビッ
トを記憶しておくＥＣＤＶビットメモリ１５とから構成
したものである。
システムは、メモリ１２Ａ、メモリ１２Ｂ、パリティ用
メモリ１４と、ＥＣＤＶビットメモリ１５に対するデー
タのアクセスを行なうデータアクセス機能、本コンピュ
ータシステムの正常動作時に、ＥＣＣデータをメモリ１
２Ｂのある大きさのブロック毎に生成し、そのＥＣＣデ
ータをメモリ１２Ｂに記憶しておくソフトウェアによる
ＥＣＣデータ生成機能、パリティ生成機構１３によりエ
ラーが検知されるとビットメモリ１５の属するブロック
のフラグビットをチェックし、その結果ＥＣＣデータが
有効である場合に、そのＥＣＣデータによりエラーデー
タを修正するソフトウェアによるメモリエラー修正機能
とを有するＣＰＵ１１と、通常のデータを記憶しておく
通常データ用領域を有するメモリ１２Ａと、ＣＰＵ１１
により生成されたＥＣＣデータを記憶しておくＥＣＣ用
領域を有するメモリ１２Ｂと、メモリデータのパリティ
ビットを生成し、またメモリデータのエラーを検知する
パリティ生成機構１３と、パリティ生成機構１３により
生成されたパリティビットを記憶しておくパリティ用メ
モリ１４と、ＣＰＵ１１により生成されたＥＣＣデータ
が、そのブロックでは使用可能か否かを示すフラグビッ
トを記憶しておくＥＣＤＶビットメモリ１５とから構成
したものである。
【００３２】従って、ハード的にはＣＰＵ１１の性能を
落とすことなくして、メモリチェックを行なうパリティ
チェック方式とし、これとは別に、ソフトウェアによる
ＥＣＣデータ生成を行ない、ＣＰＵ１１の性能を生かす
ことが可能となる。
落とすことなくして、メモリチェックを行なうパリティ
チェック方式とし、これとは別に、ソフトウェアによる
ＥＣＣデータ生成を行ない、ＣＰＵ１１の性能を生かす
ことが可能となる。
【００３３】すなわち、従来ハードウェアのみで行なっ
ていたメモリエラーの修正が、ハードウェアとソフトウ
ェアの両方で分担して行なわれるため、メモリサイクル
を長くすることを回避しながら（従来のようなハード的
なデータの伝達時間と、ＥＣＣデータの生成時間によっ
て、メモリアクセスサイクルが長くなることがなくな
る）、メモリエラーの修正を行なうことが可能となるた
め、ＣＰＵ１１の性能を十分に生かしながら、メモリエ
ラーを修正することができ、信頼性の高いコンピュータ
システムを得ることができる。
ていたメモリエラーの修正が、ハードウェアとソフトウ
ェアの両方で分担して行なわれるため、メモリサイクル
を長くすることを回避しながら（従来のようなハード的
なデータの伝達時間と、ＥＣＣデータの生成時間によっ
て、メモリアクセスサイクルが長くなることがなくな
る）、メモリエラーの修正を行なうことが可能となるた
め、ＣＰＵ１１の性能を十分に生かしながら、メモリエ
ラーを修正することができ、信頼性の高いコンピュータ
システムを得ることができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、マ
イクロプロセッサとメモリとを備えて構成されるコンピ
ュータシステムにおいて、メモリデータのエラーを検知
するハードウェアによるパリティチェック手段と、コン
ピュータシステム本体の正常動作時に、エラー修正用コ
ードデータをメモリのある大きさのブロック毎に生成
し、当該エラー修正用コードデータをメモリに記憶して
おくソフトウェアによるエラー修正用コードデータ生成
手段と、エラー修正用コードデータ生成手段により生成
されたエラー修正用コードデータが、そのブロックでは
使用可能か否かを示すフラグビットを記憶しておくハー
ドウェアによるビットメモリと、パリティチェック手段
によりエラーが検知されるとビットメモリの属するブロ
ックのフラグビットをチェックし、その結果エラー修正
用コードデータが有効である場合に、当該エラー修正用
コードデータによりエラーデータを修正するソフトウェ
アによるメモリエラー修正手段とを備えて構成したの
で、ＣＰＵの有する本来の性能を十分に生かしながらメ
モリエラーを修正でき、信頼性の向上を図ることが可能
なコンピュータシステムが提供できる。
イクロプロセッサとメモリとを備えて構成されるコンピ
ュータシステムにおいて、メモリデータのエラーを検知
するハードウェアによるパリティチェック手段と、コン
ピュータシステム本体の正常動作時に、エラー修正用コ
ードデータをメモリのある大きさのブロック毎に生成
し、当該エラー修正用コードデータをメモリに記憶して
おくソフトウェアによるエラー修正用コードデータ生成
手段と、エラー修正用コードデータ生成手段により生成
されたエラー修正用コードデータが、そのブロックでは
使用可能か否かを示すフラグビットを記憶しておくハー
ドウェアによるビットメモリと、パリティチェック手段
によりエラーが検知されるとビットメモリの属するブロ
ックのフラグビットをチェックし、その結果エラー修正
用コードデータが有効である場合に、当該エラー修正用
コードデータによりエラーデータを修正するソフトウェ
アによるメモリエラー修正手段とを備えて構成したの
で、ＣＰＵの有する本来の性能を十分に生かしながらメ
モリエラーを修正でき、信頼性の向上を図ることが可能
なコンピュータシステムが提供できる。
【図１】本発明によるコンピュータシステムの一実施例
を示すブロック図。
を示すブロック図。
【図２】同実施例における作用を説明するためのフロー
図。
図。
【図３】同実施例におけるＥＣＣデータの生成を説明す
るためのフロー図。
るためのフロー図。
【図４】従来のハードウェアによるＥＣＣ生成回路を備
えたコンピュータシステムの構成例を示すブロック図。
えたコンピュータシステムの構成例を示すブロック図。
１１…ＣＰＵ、１２Ａ…メモリ、１２Ｂ…メモリ、１３
…パリティ生成機構、１４…パリティ用メモリ、１５…
ＥＣＤＶビットメモリ、１６…データ線、１７…メモリ
ライト信号、１８…エラー通知信号、１９…ＥＣＤＶビ
ットメモリライト信号、２０…アドレス線。
…パリティ生成機構、１４…パリティ用メモリ、１５…
ＥＣＤＶビットメモリ、１６…データ線、１７…メモリ
ライト信号、１８…エラー通知信号、１９…ＥＣＤＶビ
ットメモリライト信号、２０…アドレス線。
Claims (1)
- 【請求項１】 マイクロプロセッサとメモリとを備えて
構成されるコンピュータシステムにおいて、 前記メモリデータのエラーを検知するハードウェアによ
るパリティチェック手段と、 前記コンピュータシステム本体の正常動作時に、エラー
修正用コードデータを前記メモリのある大きさのブロッ
ク毎に生成し、当該エラー修正用コードデータを前記メ
モリに記憶しておくソフトウェアによるエラー修正用コ
ードデータ生成手段と、 前記エラー修正用コードデータ生成手段により生成され
たエラー修正用コードデータが、そのブロックでは使用
可能か否かを示すフラグビットを記憶しておくハードウ
ェアによるビットメモリと、 前記パリティチェック手段によりエラーが検知されると
前記ビットメモリの属するブロックのフラグビットをチ
ェックし、その結果前記エラー修正用コードデータが有
効である場合に、当該エラー修正用コードデータにより
前記エラーデータを修正するソフトウェアによるメモリ
エラー修正手段と、 を備えて成ることを特徴とするコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5038042A JPH06250936A (ja) | 1993-02-26 | 1993-02-26 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5038042A JPH06250936A (ja) | 1993-02-26 | 1993-02-26 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250936A true JPH06250936A (ja) | 1994-09-09 |
Family
ID=12514483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5038042A Pending JPH06250936A (ja) | 1993-02-26 | 1993-02-26 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06250936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115013A (ja) * | 2005-10-20 | 2007-05-10 | Fujitsu Ltd | メモリシステムおよびメモリシステムの動作方法 |
| JP2013535738A (ja) * | 2010-07-26 | 2013-09-12 | インテル コーポレイション | メモリのセグメントをプロテクトするための方法及び装置 |
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1993
- 1993-02-26 JP JP5038042A patent/JPH06250936A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115013A (ja) * | 2005-10-20 | 2007-05-10 | Fujitsu Ltd | メモリシステムおよびメモリシステムの動作方法 |
| JP2013535738A (ja) * | 2010-07-26 | 2013-09-12 | インテル コーポレイション | メモリのセグメントをプロテクトするための方法及び装置 |
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