JPH06149685A - メモリエラー回復装置 - Google Patents
メモリエラー回復装置Info
- Publication number
- JPH06149685A JPH06149685A JP4301048A JP30104892A JPH06149685A JP H06149685 A JPH06149685 A JP H06149685A JP 4301048 A JP4301048 A JP 4301048A JP 30104892 A JP30104892 A JP 30104892A JP H06149685 A JPH06149685 A JP H06149685A
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Abstract
(57)【要約】
【構成】 ＥＣＣ回路において１ビットエラーが検出し
たときにエラーアドレスと訂正済データとを記憶部に記
憶し、パトロールモードのときそのエラーアドレスと訂
正済データとをメモリ装置に送って書込み、１ビットエ
ラーが検出されてから訂正済データの書込みが行われる
までの間に通常の書込み動作が行われたときは、エラー
記憶制御部によって１ビットエラーアドレス訂正済デー
タ記憶部に格納してあるエラーアドレスおよび訂正済デ
ータを無効にする。 【効果】 メモリパトロールモードになったとき、直に
１ビットエラーが発生したデータを訂正することが可能
となり、しかもその１ビットエラーが発生したアドレス
に通常のデータの書込みが行われたときにデータの化け
を防止することができるため、エラーが訂正不可能にな
るのを防止でき、また、メモリ装置に対して上位装置か
らアクセス要求があったとき、上位装置のアクセス要求
を待たせる必要がないため、上位装置のシステム性能を
向上させることができる。
たときにエラーアドレスと訂正済データとを記憶部に記
憶し、パトロールモードのときそのエラーアドレスと訂
正済データとをメモリ装置に送って書込み、１ビットエ
ラーが検出されてから訂正済データの書込みが行われる
までの間に通常の書込み動作が行われたときは、エラー
記憶制御部によって１ビットエラーアドレス訂正済デー
タ記憶部に格納してあるエラーアドレスおよび訂正済デ
ータを無効にする。 【効果】 メモリパトロールモードになったとき、直に
１ビットエラーが発生したデータを訂正することが可能
となり、しかもその１ビットエラーが発生したアドレス
に通常のデータの書込みが行われたときにデータの化け
を防止することができるため、エラーが訂正不可能にな
るのを防止でき、また、メモリ装置に対して上位装置か
らアクセス要求があったとき、上位装置のアクセス要求
を待たせる必要がないため、上位装置のシステム性能を
向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に発
生する１ビットエラーを訂正するためのメモリエラー回
復装置に関する。
生する１ビットエラーを訂正するためのメモリエラー回
復装置に関する。
【０００２】
【従来の技術】従来の半導体メモリ装置（メモリ装置）
は、信頼性を向上させるためにＥＣＣ回路を設け、一般
にソフトエラーと呼ばれている１ビットエラーの訂正と
数ビットエラーの検出とを行っている。また、メモリ装
置に格納されている正常なデータが、天然の放射線の影
響や外部からのノイズ信号の混入によって符号が反転し
て誤まったデータとなることがあるため、メモリ装置の
アクセス動作と並行して、メモリ装置に格納している全
データを順番に読出し、上記のＥＣＣ回路によって誤ま
りを検出して訂正するいわゆるメモリパトロール動作を
行っている。
は、信頼性を向上させるためにＥＣＣ回路を設け、一般
にソフトエラーと呼ばれている１ビットエラーの訂正と
数ビットエラーの検出とを行っている。また、メモリ装
置に格納されている正常なデータが、天然の放射線の影
響や外部からのノイズ信号の混入によって符号が反転し
て誤まったデータとなることがあるため、メモリ装置の
アクセス動作と並行して、メモリ装置に格納している全
データを順番に読出し、上記のＥＣＣ回路によって誤ま
りを検出して訂正するいわゆるメモリパトロール動作を
行っている。
【０００３】
【発明が解決しようとする課題】上述したような従来の
メモリ装置におけるメモリパトロール動作は、通常のデ
ータの読出し動作のときに検出さされた１ビットエラー
のアドレスとは無関係に、周期的にメモリ装置の全アド
レスのうちの一部のアドレスに対してデータの読出しと
再書込みとを行っているため、１ビットエラーを発生し
たアドレスに対してデータの誤りの訂正と再書込みとを
行うまでに時間がかかり、メモリパトロール動作の１周
期の間に複数のビットエラーが発生して訂正不可能にな
ることがあるという欠点を有している。また、メモリパ
トロール動作は、周期的に行っているため、パトロール
診断を行うメモリ装置のアドレスに対して上位装置から
アクセス要求があったとき、そのパトロール診断が終了
するまで上位装置のアクセス要求を待たせており、この
ため、上位装置のシステム性能を低下させているという
問題点も有している。
メモリ装置におけるメモリパトロール動作は、通常のデ
ータの読出し動作のときに検出さされた１ビットエラー
のアドレスとは無関係に、周期的にメモリ装置の全アド
レスのうちの一部のアドレスに対してデータの読出しと
再書込みとを行っているため、１ビットエラーを発生し
たアドレスに対してデータの誤りの訂正と再書込みとを
行うまでに時間がかかり、メモリパトロール動作の１周
期の間に複数のビットエラーが発生して訂正不可能にな
ることがあるという欠点を有している。また、メモリパ
トロール動作は、周期的に行っているため、パトロール
診断を行うメモリ装置のアドレスに対して上位装置から
アクセス要求があったとき、そのパトロール診断が終了
するまで上位装置のアクセス要求を待たせており、この
ため、上位装置のシステム性能を低下させているという
問題点も有している。
【０００４】
【課題を解決するための手段】本発明のメモリエラー回
復装置は、１ビットエラーの検出および訂正不可能エラ
ーの検出を行うためのチェックビットをライトデータか
ら生成するチェックビット発生回路と、上位装置に転送
するためのデータをメモリ装置から読出し中にＥＣＣ回
路で検出した１ビットエラーの発生アドレスと前記１ビ
ットエラーを訂正した訂正済リードデータとを記憶する
１ビットエラーアドレス訂正済データ記憶部と、前記上
位装置からノーマル／パトロール信号とアドレス信号と
を受信し前記ノーマル／パトロール信号がパトロールモ
ードのとき前記１ビットエラーアドレス訂正済データ記
憶部に格納している前記１ビットエラーの発生アドレス
を前記メモリ装置に対して送出するアドレスセレクタ
と、前記上位装置から前記ノーマル／パトロール信号と
ライトデータとを受信し前記ノーマル／パトロール信号
がパトロールモードのとき前記１ビットエラーアドレス
訂正済データ記憶部に格納している前記訂正済リードデ
ータを前記チェックビット発生回路に対して送出するデ
ータセレクタと、前記上位装置からライト命令を受信し
たとき前記１ビットエラーアドレス訂正済データ記憶部
に格納している前記１ビットエラーの発生アドレスおよ
び前記訂正済リードデータを無効とする記憶制御部とを
備えている。
復装置は、１ビットエラーの検出および訂正不可能エラ
ーの検出を行うためのチェックビットをライトデータか
ら生成するチェックビット発生回路と、上位装置に転送
するためのデータをメモリ装置から読出し中にＥＣＣ回
路で検出した１ビットエラーの発生アドレスと前記１ビ
ットエラーを訂正した訂正済リードデータとを記憶する
１ビットエラーアドレス訂正済データ記憶部と、前記上
位装置からノーマル／パトロール信号とアドレス信号と
を受信し前記ノーマル／パトロール信号がパトロールモ
ードのとき前記１ビットエラーアドレス訂正済データ記
憶部に格納している前記１ビットエラーの発生アドレス
を前記メモリ装置に対して送出するアドレスセレクタ
と、前記上位装置から前記ノーマル／パトロール信号と
ライトデータとを受信し前記ノーマル／パトロール信号
がパトロールモードのとき前記１ビットエラーアドレス
訂正済データ記憶部に格納している前記訂正済リードデ
ータを前記チェックビット発生回路に対して送出するデ
ータセレクタと、前記上位装置からライト命令を受信し
たとき前記１ビットエラーアドレス訂正済データ記憶部
に格納している前記１ビットエラーの発生アドレスおよ
び前記訂正済リードデータを無効とする記憶制御部とを
備えている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】図１において、１ビットエラーアドレス訂
正済データ記憶部１は、ＥＣＣ回路６がメモリ装置５か
ら読出したデータ中に１ビットエラーを検出したとき、
ＥＣＣ回路６からの１ビットエラー検出信号１５によっ
て１ビットエラーの発生アドレス（エラーアドレス）と
１ビットエラーを訂正した訂正済リードデータ（訂正済
データ）とを記憶する。エラー記憶制御部７は、上位装
置からライト命令１４を受信したとき、１ビットエラー
アドレス訂正済データ記憶部１に格納しているエラーア
ドレスと同じアドレスのメモリ装置５に格納している記
憶内容を無効とするように制御する。アドレスセレクタ
２は、上位装置からノーマル／パトロール信号１１を受
信し、ノーマル／パトロール信号１１がパトロールモー
ドのときのみ１ビットエラーアドレス訂正済データ記憶
部１に格納しているエラーアドレスをメモリ装置５に対
して送出する。データセレクタ３は、上位装置からノー
マル／パトロール信号１１とライトデータ１２とを受信
し、ノーマル／パトロール信号１１がパトロールモード
のときのみ１ビットエラーアドレス訂正済データ記憶部
１に格納している訂正済データをチェックビット発生回
路４に対して送出する。チェックビット発生回路４は、
データセレクタ３からのライトデータから、１ビットエ
ラーの検出および訂正不可能エラーの検出を行うための
チェックビットコードを生成する。
正済データ記憶部１は、ＥＣＣ回路６がメモリ装置５か
ら読出したデータ中に１ビットエラーを検出したとき、
ＥＣＣ回路６からの１ビットエラー検出信号１５によっ
て１ビットエラーの発生アドレス（エラーアドレス）と
１ビットエラーを訂正した訂正済リードデータ（訂正済
データ）とを記憶する。エラー記憶制御部７は、上位装
置からライト命令１４を受信したとき、１ビットエラー
アドレス訂正済データ記憶部１に格納しているエラーア
ドレスと同じアドレスのメモリ装置５に格納している記
憶内容を無効とするように制御する。アドレスセレクタ
２は、上位装置からノーマル／パトロール信号１１を受
信し、ノーマル／パトロール信号１１がパトロールモー
ドのときのみ１ビットエラーアドレス訂正済データ記憶
部１に格納しているエラーアドレスをメモリ装置５に対
して送出する。データセレクタ３は、上位装置からノー
マル／パトロール信号１１とライトデータ１２とを受信
し、ノーマル／パトロール信号１１がパトロールモード
のときのみ１ビットエラーアドレス訂正済データ記憶部
１に格納している訂正済データをチェックビット発生回
路４に対して送出する。チェックビット発生回路４は、
データセレクタ３からのライトデータから、１ビットエ
ラーの検出および訂正不可能エラーの検出を行うための
チェックビットコードを生成する。
【０００８】次に、上述のように構成したメモリエラー
回復装置の動作について説明する。
回復装置の動作について説明する。
【０００９】アドレスセレクタ２およびデータセレクタ
３は、上位装置からノーマル／パトロール信号１１を受
信しており、ノーマル／パトロール信号１１がノルマル
モードのときは、上位装置からメモリ装置５に対してア
クセス要求があったとき、データセレクタ３に入力する
ライトデータ１２をチェックビット発生回路４を介して
メモリ装置５のアドレス信号１３によって指定されるア
ドレスに書込み、またメモリ装置５のアドレス信号１３
によって指定されるアドレスに書込んであるデータを読
出してリードデータ１７として上位装置に対して送出す
る。メモリ装置５からデータを読出すとき、ＥＣＣ回路
６において１ビットエラーを検出すると、ＥＣＣ回路６
は、１ビットエラーアドレス訂正済データ記憶部１に対
して１ビットエラー検出信号１５を送出し、１ビットエ
ラーアドレス訂正済データ記憶部１は、エラーアドレス
とＥＣＣ回路６において１ビットエラーを訂正した訂正
済データとを記憶する。次に、上位装置から受信してい
るノーマル／パトロール信号１１がパトロールモードに
なると、アドレスセレクタ２は、１ビットエラーアドレ
ス訂正済データ記憶部１に格納してあるエラーアドレス
をメモリ装置５に送る。一方、データセレクタ３は、１
ビットエラーアドレス訂正済データ記憶部１に格納して
ある訂正済データをチェックビット発生回路４に送り、
チェックビット発生回路４は、１ビットエラーの検出お
よび訂正不可能エラーの検出を行うためのチェックビッ
トを生成して訂正済データに付加し、それをメモリ装置
５に送る。メモリ装置５は、訂正済データをチェックビ
ットと共にエラーアドレスによって指定されたアドレス
に書込む。エラー記憶制御部７は、ＥＣＣ回路６におい
て１ビットエラーが検出されてからメモリ装置５におい
て訂正済データの書込みが行われるまでの間、エラーア
ドレスに対して通常の書込み動作が行われるのを監視
し、通常の書込み動作が行われたときは、データ制御信
号１６によって１ビットエラーアドレス訂正済データ記
憶部１に格納してあるエラーアドレスおよび訂正済デー
タを無効とする。これによってエラーアドレスによる訂
正済データの書込みを禁止してデータの化けを防止す
る。ＥＣＣ回路６において１ビットエラーが検出されて
からメモリ装置５において訂正済データの書込みが行わ
れるまでの間に、複数回のエラーアドレスおよび訂正済
データの入力があったときは、上記の動作をその回数だ
け繰返えす。
３は、上位装置からノーマル／パトロール信号１１を受
信しており、ノーマル／パトロール信号１１がノルマル
モードのときは、上位装置からメモリ装置５に対してア
クセス要求があったとき、データセレクタ３に入力する
ライトデータ１２をチェックビット発生回路４を介して
メモリ装置５のアドレス信号１３によって指定されるア
ドレスに書込み、またメモリ装置５のアドレス信号１３
によって指定されるアドレスに書込んであるデータを読
出してリードデータ１７として上位装置に対して送出す
る。メモリ装置５からデータを読出すとき、ＥＣＣ回路
６において１ビットエラーを検出すると、ＥＣＣ回路６
は、１ビットエラーアドレス訂正済データ記憶部１に対
して１ビットエラー検出信号１５を送出し、１ビットエ
ラーアドレス訂正済データ記憶部１は、エラーアドレス
とＥＣＣ回路６において１ビットエラーを訂正した訂正
済データとを記憶する。次に、上位装置から受信してい
るノーマル／パトロール信号１１がパトロールモードに
なると、アドレスセレクタ２は、１ビットエラーアドレ
ス訂正済データ記憶部１に格納してあるエラーアドレス
をメモリ装置５に送る。一方、データセレクタ３は、１
ビットエラーアドレス訂正済データ記憶部１に格納して
ある訂正済データをチェックビット発生回路４に送り、
チェックビット発生回路４は、１ビットエラーの検出お
よび訂正不可能エラーの検出を行うためのチェックビッ
トを生成して訂正済データに付加し、それをメモリ装置
５に送る。メモリ装置５は、訂正済データをチェックビ
ットと共にエラーアドレスによって指定されたアドレス
に書込む。エラー記憶制御部７は、ＥＣＣ回路６におい
て１ビットエラーが検出されてからメモリ装置５におい
て訂正済データの書込みが行われるまでの間、エラーア
ドレスに対して通常の書込み動作が行われるのを監視
し、通常の書込み動作が行われたときは、データ制御信
号１６によって１ビットエラーアドレス訂正済データ記
憶部１に格納してあるエラーアドレスおよび訂正済デー
タを無効とする。これによってエラーアドレスによる訂
正済データの書込みを禁止してデータの化けを防止す
る。ＥＣＣ回路６において１ビットエラーが検出されて
からメモリ装置５において訂正済データの書込みが行わ
れるまでの間に、複数回のエラーアドレスおよび訂正済
データの入力があったときは、上記の動作をその回数だ
け繰返えす。
【００１０】
【発明の効果】以上説明したように、本発明のメモリエ
ラー回復装置は、ＥＣＣ回路において１ビットエラーが
検出したとき、その１ビットエラーの発生アドレス（エ
ラーアドレス）と１ビットエラーを訂正した訂正済リー
ドデータ（訂正済データ）とを記憶する１ビットエラー
アドレス訂正済データ記憶部を設け、パトロールモード
が指示されたとき、そのエラーアドレスと訂正済データ
とをメモリ装置に送って訂正済データをチェックビット
と共にエラーアドレスによって指定されたアドレスに書
込むようにし、ＥＣＣ回路において１ビットエラーが検
出されてからメモリ装置において訂正済データの書込み
が行われるまでの間に通常の書込み動作が行われたとき
は、エラー記憶制御部によって１ビットエラーアドレス
訂正済データ記憶部１に格納してあるエラーアドレスお
よび訂正済データを無効にすることにより、メモリパト
ロールモードになったとき、直に１ビットエラーが発生
したデータを訂正することが可能となり、しかもその１
ビットエラーが発生したアドレスに通常のデータの書込
みが行われたとき、データの化けを防止することができ
るため、メモリパトロール動作の１周期の間に複数のビ
ットエラーが発生して訂正不可能になるのを防止できる
という効果があり、また、パトロール診断を行うメモリ
装置のアドレスに対して上位装置からアクセス要求があ
ったとき、そのパトロール診断が終了するまで上位装置
のアクセス要求を待たせる必要がないため、上位装置の
システム性能を向上させることができるという効果もあ
る。
ラー回復装置は、ＥＣＣ回路において１ビットエラーが
検出したとき、その１ビットエラーの発生アドレス（エ
ラーアドレス）と１ビットエラーを訂正した訂正済リー
ドデータ（訂正済データ）とを記憶する１ビットエラー
アドレス訂正済データ記憶部を設け、パトロールモード
が指示されたとき、そのエラーアドレスと訂正済データ
とをメモリ装置に送って訂正済データをチェックビット
と共にエラーアドレスによって指定されたアドレスに書
込むようにし、ＥＣＣ回路において１ビットエラーが検
出されてからメモリ装置において訂正済データの書込み
が行われるまでの間に通常の書込み動作が行われたとき
は、エラー記憶制御部によって１ビットエラーアドレス
訂正済データ記憶部１に格納してあるエラーアドレスお
よび訂正済データを無効にすることにより、メモリパト
ロールモードになったとき、直に１ビットエラーが発生
したデータを訂正することが可能となり、しかもその１
ビットエラーが発生したアドレスに通常のデータの書込
みが行われたとき、データの化けを防止することができ
るため、メモリパトロール動作の１周期の間に複数のビ
ットエラーが発生して訂正不可能になるのを防止できる
という効果があり、また、パトロール診断を行うメモリ
装置のアドレスに対して上位装置からアクセス要求があ
ったとき、そのパトロール診断が終了するまで上位装置
のアクセス要求を待たせる必要がないため、上位装置の
システム性能を向上させることができるという効果もあ
る。
【図１】本発明の一実施例を示すブロック図である。
１ １ビットエラーアドレス訂正済データ記憶部 ２ アドレスセレクタ ３ データセレクタ ４ チェックビット発生回路 ５ メモリ装置 ６ ＥＣＣ回路 ７ エラー記憶制御部 １１ ノーマル／パトロール信号 １２ ライトデータ １３ アドレス信号 １４ ライト命令 １５ １ビットエラー検出信号 １６ データ制御信号 １７ リードデータ
Claims (1)
- 【請求項１】 １ビットエラーの検出および訂正不可能
エラーの検出を行うためのチェックビットをライトデー
タから生成するチェックビット発生回路と、上位装置に
転送するためのデータをメモリ装置から読出し中にＥＣ
Ｃ回路で検出した１ビットエラーの発生アドレスと前記
１ビットエラーを訂正した訂正済リードデータとを記憶
する１ビットエラーアドレス訂正済データ記憶部と、前
記上位装置からノーマル／パトロール信号とアドレス信
号とを受信し前記ノーマル／パトロール信号がパトロー
ルモードのとき前記１ビットエラーアドレス訂正済デー
タ記憶部に格納している前記１ビットエラーの発生アド
レスを前記メモリ装置に対して送出するアドレスセレク
タと、前記上位装置から前記ノーマル／パトロール信号
とライトデータとを受信し前記ノーマル／パトロール信
号がパトロールモードのとき前記１ビットエラーアドレ
ス訂正済データ記憶部に格納している前記訂正済リード
データを前記チェックビット発生回路に対して送出する
データセレクタと、前記上位装置からライト命令を受信
したとき前記１ビットエラーアドレス訂正済データ記憶
部に格納している前記１ビットエラーの発生アドレスお
よび前記訂正済リードデータを無効とする記憶制御部と
を備えることを特徴とするメモリエラー回復装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301048A JPH06149685A (ja) | 1992-11-11 | 1992-11-11 | メモリエラー回復装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301048A JPH06149685A (ja) | 1992-11-11 | 1992-11-11 | メモリエラー回復装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149685A true JPH06149685A (ja) | 1994-05-31 |
Family
ID=17892239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4301048A Withdrawn JPH06149685A (ja) | 1992-11-11 | 1992-11-11 | メモリエラー回復装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149685A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990032660A (ko) * | 1997-10-20 | 1999-05-15 | 김영환 | 시스템 메모리 제어장치 |
| JP2010512601A (ja) * | 2006-12-14 | 2010-04-22 | インテル コーポレイション | メモリにおけるキャッシュを利用した誤り検出及び訂正方法及び装置 |
| WO2012172645A1 (ja) * | 2011-06-14 | 2012-12-20 | 富士通株式会社 | メモリ制御装置および制御方法 |
| JP2013250594A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 自己修復メモリ回路およびその修復方法 |
-
1992
- 1992-11-11 JP JP4301048A patent/JPH06149685A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990032660A (ko) * | 1997-10-20 | 1999-05-15 | 김영환 | 시스템 메모리 제어장치 |
| JP2010512601A (ja) * | 2006-12-14 | 2010-04-22 | インテル コーポレイション | メモリにおけるキャッシュを利用した誤り検出及び訂正方法及び装置 |
| WO2012172645A1 (ja) * | 2011-06-14 | 2012-12-20 | 富士通株式会社 | メモリ制御装置および制御方法 |
| JP5605507B2 (ja) * | 2011-06-14 | 2014-10-15 | 富士通株式会社 | メモリ制御装置および制御方法 |
| JP2013250594A (ja) * | 2012-05-30 | 2013-12-12 | Renesas Electronics Corp | 自己修復メモリ回路およびその修復方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |