KR19990032660A - 시스템 메모리 제어장치 - Google Patents
시스템 메모리 제어장치 Download PDFInfo
- Publication number
- KR19990032660A KR19990032660A KR1019970053755A KR19970053755A KR19990032660A KR 19990032660 A KR19990032660 A KR 19990032660A KR 1019970053755 A KR1019970053755 A KR 1019970053755A KR 19970053755 A KR19970053755 A KR 19970053755A KR 19990032660 A KR19990032660 A KR 19990032660A
- Authority
- KR
- South Korea
- Prior art keywords
- address
- memory
- bit
- register stack
- memory address
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
본 발명은 시스템 메모리 제어장치에 관한 것으로, 특히 시스템의 롬에 저장되어 시스템 동작 초기에 실행하도록 되어있는 하드웨어상태 검사프로그램을 통해 알아낸 불량 발생 메모리 셀에 대해, 이 메모리 셀이 해당하는 주소를 메모리 주소로 변환하고, 이중 행(ROW)주소를 취하여 메모리주소 비교회로부(5)와 주소 재배치회로부(6)로 전달하는 오류발생 메모리주소 레지스터 스택부(4)와; 시스템의 읽기/쓰기 동작시, 시스템이 발생시킨 주소의 비트 B+1부터 임의의 상수 비트 L의 값을 상기 오류발생 메모리주소 레지스터 스택부(4)에서 전달한 값과 비교하여, 일치 여부를 주소 재배치회로부(6)에 전달하는 메모리주소 비교회로부(5)와; 상기 메모리주소 비교회로부(5)로 부터, 오류발생 메모리주소 레지스터 스택부(4)에서 전달받은 정보와 주소가 일치한다는 정보를 전달받아, 시스템 자원에서 제외 가능한 영역으로 불량셀 발생 주소를 미리 정하여 둔 주소로 변경하는 주소 재배치회로부(6)를 포함하여 구성된 것을 특징으로 하며, 이러한 본 발명은 기존의 D램 컨트롤러와 D램 사이에 회로를 추가하여, 중앙처리장치에서 메모리 컨트롤러에 전달된 주소를 부가회로를 통해 변경함으로써, 중앙처리장치의 메모리 주소영역중 상위 주소가 불량 발생한 셀과 대응되게 재배치하면, 시스템 자원에서 이 영역을 제외하도록할 수 있으므로, 메모리 불량이 발생해도 시스템을 정상 동작하도록 할 수 있다.
Description
본 발명은 시스템 메모리 제어장치에 관한 것으로, 특히 고용량의 메모리를 사용하는 시스템의 메모리를 여러개의 일정 크기를 갖는 블럭단위로 재배치하여, 메모리 불량이 발생하여도 정상적으로 동작할 수 있도록 한 시스템 메모리 제어장치에 관한 것이다.
종래의 시스템 메모리 제어장치는 도 1에 도시한 바와 같이, 장치 전반을 제어하며, D(Dynamic)램(3)에 저장되어 있는 소정의 메모리를 저장 또는 독출하기 위한 제어신호와 해당 어드레스신호를 출력하는 중앙처리장치(1)와; 상기 중앙처리장치(1)에서 출력된 소정의 신호로 부터 해당 주소가 발생하면, 이 주소를 가지고 메모리 제어신호를 만들어 중앙처리장치(1) 메모리 영역내의 주소와 메모리 셀이 1 : 1로 매칭되도록 하는 D램 컨트롤러(2)와; 상기 중앙처리장치(1)에서 출력된 어드레스신호를 근거로, 상기 D램 컨트롤러(2)가 해당 어드레스에 대응하는 1 : 1의 매칭(Matching)신호를 출력하면, 이에 따라 소정의 메모리 블럭에 해당 데이터를 저장하게 되는 D램(3)으로 구성된다.
즉, 종래 시스템 메모리 제어장치의 동작 과정은, 장치의 동작간 입/출력되는 소정의 데이터 저장을 위해, 중앙처리장치(1)가 해당 데이터를 저장하기 위한 어드레스신호를 출력하면, 이 중앙처리장치(1)에서 출력된 제어신호를 입력한 D램 컨트롤러(2)는 해당 어드레스에 1 : 1로 매칭시키기 위한 제어신호를 출력하게 되고, 이어 D램(3)은 상기 D램 컨트롤러(2)로 부터 출력된 제어신호에 따라 소정의 블럭에 해당 데이터를 저장하게 된다. 또한, 메모리에 소정의 데이터를 저장 또는 독출하는 중에 에러가 발생하게 되면, 메모리 에러 메시지를 출력한후, 동작을 멈추도록 되어있다.
그러나, 상기와 같은 종래의 시스템 메모리 제어장치는 상기 중앙처리장치로 부터 출력된 어드레스신호와 함께, D램 컨트롤러가 이 주소를 가지고 메모리 제어신호를 만들어 중앙처리장치의 메모리 영역내의 주소와 메모리 셀을 1 : 1 매칭시, 시스템에 구성되어있는 많은 메모리 셀중 한 개의 셀이라도 불량이 발생하면, 시스템 전체에 영향을 주게 되어있고, 이에 따라 시스템을 사용할 수 없게 되는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해소하기위한 것으로, 시스템의 메모리 버스에 부가하여 메모리 영역중 일부를 미리 대체용 메모리 주소로 정하여 시스템 운영시 사용하지 않도록 한 영역을 정하여 두고, 불량 발생 메모리 주소가 가르키고 있는 메모리 셀이 미리 정한 영역의 메모리 주소가 가르키고 있는 메모리 셀을 가르키도록 메모리 주소를 재배치함으로써, 일정 수준의 메모리 불량 발생에도 견딜수 있는 안정성이 우수한 시스템을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 시스템 메모리 제어장치는, 시스템의 롬에 저장되어 시스템 동작 초기에 실행하도록 되어있는 하드웨어상태 검사프로그램을 통해 알아낸 불량 발생 메모리 셀에 대해, 이 메모리 셀이 해당하는 주소를 메모리 주소로 변환하고, 이중 행(ROW)주소를 취하여 메모리주소 비교회로부와 주소 재배치회로부로 전달하는 오류발생 메모리주소 레지스터 스택부와; 시스템의 읽기/쓰기 동작시, 시스템이 발생시킨 주소의 비트 B+1부터 임의의 상수 비트 L의 값을 상기 오류발생 메모리주소 레지스터 스택부에서 전달한 값과 비교하여, 일치 여부를 주소 재배치회로부에 전달하는 메모리주소 비교회로부와; 상기 메모리주소 비교회로부로 부터, 오류발생 메모리주소 레지스터 스택부에서 전달받은 주소가 일치한다는 정보를 전달받아, 시스템 자원에서 제외 가능한 영역으로 불량셀 발생 주소를 미리 정하여 둔 주소로 변경하는 주소 재배치회로부를 포함하여 구성된 것을 특징으로 한다.
또한, 시스템 메모리 제어방법에 있어서는, 시스템의 전원이 온인 상태에서 중앙처리장치내의 롬에 이미 저장되어있는 하드웨어상태 검사프로그램을 통해 메모리의 상태를 검사하는 메모리상태 검사단계와; 불량 메모리 셀이 있는지를 판단하여, 불량 메모리 셀이 없는 경우에는 정상적인 시스템부팅 및 운영체제를 진행하고, 불량 메모리 셀이 있는 경우에는 불량 발생 주소를 메모리 버스 주소로 변환하고 이중 행(ROW)주소를 오류발생 메모리주소 레지스터 스택부에 저장하는 불량 메모리 셀 유무 판단단계와; 메모리주소 비교회로부가 시스템의 읽기/쓰기 동작간에 시스템이 발생시킨 주소의 비트 B+1부터 임의의 상수비트 L의 값을 상기 오류발생 메모리주소 레지스터 스택부에서 입력받은 값과 비교하여 그 일치 여부를 확인하는 데이터비트 일치여부 확인단계와; 상기 데이터비트 일치여부 확인단계를 통해, 일치하지 않을 경우에는 시스템 부팅 및 운영체제로의 진행을 하고, 일치할 경우에는 주소 재배치회로부가 시스템 자원에서 제외 가능한 영역으로 불량 셀 발생 주소를 미리 정해둔 주소로 변경하고, 상기 오류발생 메모리주소 레지스터 스택부로 부터 입력받은 값을 참조하여 주소를 재배치하게 되는 데이터비트 일치여부 확인에 따른 주소 재배치단계로 이루어진 것을 특징으로 한다.
도 1 은 일반적인 시스템 메모리 제어장치의 구성을 나타낸 기능블럭도,
도 2 는 본 발명의 일 실시예에 따른 시스템 메모리 제어장치의 구성을 나타낸 기능블럭도,
도 3 은 도 2에 따른 시스템 메모리 제어장치의 동작을 설명하기 위한 동작플로우챠트이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 중앙처리장치 2 : D램 컨트롤러
3, 7 : D램
4 : 오류발생 메모리주소 레지스터 스택부
5 : 메모리주소 비교회로부 6 : 주소 재배치회로부
이하, 상술한 내용을 본 발명에 따른 실시예를 통해 상세히 설명하면 다음과 같다.
본 발명은 도 2에 도시한 바와 같이, D램 컨트롤러(도시하지 않음.)로 부터 메모리 어드레스(MA)신호와, 행 어드레스 스트로브(RAS)신호, 소정의 데이터(DATA)신호, 제어신호(CONTROL)신호를 입력하여, 하드웨어상태 검사프로그램을 통해 불량발생 메모리를 알아내고, 불량이 발생한 메모리 셀이 해당하는 주소를 메모리 주소로 변환한후, 이중 행주소를 취하게 되는 오류발생 메모리주소 레지스터 스택부(4)와; 시스템의 읽기/쓰기 동작시, 시스템이 발생시킨 주소의 비트 B+1부터 임의의 상수 비트 L의 값을 상기 오류발생 메모리주소 레지스터 스택부(4)에서 출력한 값과 비교한후, 그 일치 여부를 판단하는 메모리주소 비교회로부(5)와; 상기 오류발생 메모리주소 레지스터 스택부(4)와 메모리주소 비교회로부(5)로 부터 입력받은 어드레스가 일치할 경우에는, 미리 정해둔 시스템 자원에서 제외 가능한 영역으로 불량셀 발생 주소를 변경하는 주소 재배치회로부(6)와; 중앙처리장치가 발생한 주소와 제어신호 출력에 의해, 소정의 데이터를 저장하는 D램(7)을 포함하여 본 실시예를 구성한다.
이하, 상기와 같이 구성된 시스템 메모리 제어장치의 동작과정을 도 2, 3을 참조하여 설명하면 다음과 같다.
먼저, 시스템의 전원이 온인 상태에서 중앙처리장치(도시하지 않음.)는 롬에 저장되어있는 하드웨어상태 검사프로그램을 통해 메모리상태를 검사하게 된다(ST 10).
이어, 불량 메모리 셀이 있는지 즉, 메모리에 불량이 있는지를 판단하여(ST 20), 불량 메모리가 없는 경우에는 정상적인 시스템 부팅과 운영체제로의 가동을 실행하나, 불량 메모리 셀이 발생한 경우에는 불량 발생 주소를 메모리 버스 주소로 변환하고, 이중 행(ROW)주소를 상기 오류발생 메모리주소 레지스터 스택부(4)에 저장하게 된다(ST 30). 이때, 행주소를 2진 표기한 경우에는 하위비트 0부터 임의의 상수 비트 B까지의 값을 레지스터 스택의 주소로하여 저장해두었다가 시스템의 읽기/쓰기 동작시, 시스템이 발생시킨 행주소의 비트 0부터 비트 B를 스택의 주소로해서 저장해놓은 해당 값을 메모리주소 비교회로부(5)와 주소 재배치회로부(6)로 출력하게 되는 것이다.
또한, 상술한 불량 발생 메모리 주소를 메모리 버스로 변환하여 저장한 후, 정상적인 시스템 부팅이나 운영체제의 진행, 그리고 읽기/쓰기 등의 기타 응용 프로그램을 실행하며(ST 40), 메모리주소 비교회로부(5)는 시스템의 읽기/쓰기 동작간에 시스템이 발생시킨 주소의 비트 B+1부터 임의의 상수 비트 L의 값을 상기 오류발생 메모리주소 레지스터 스택부(4)에서 입력받은 값과 비교하여 그 일치 여부를 확인하게 되며(ST 50), 확인 결과에 따라, 일치하지 않을 경우에는 시스템 부팅 및 운영체제의 재가동을 하게 되며, 비교한 값이 일치하게 되면, 주소 재배치회로부(6)는 시스템 자원에서 제외 가능한 영역으로 불량 셀 발생 주소를 미리 정해둔 주소로 변경하고, 상기 오류발생 메모리주소 레지스터 스택부(4)로 부터 입력받은 값을 참조하여 주소를 재배치하게 된다.(ST 60)
이상에서 살펴본 바와 같이 본 발명 시스템 메모리 제어장치는, 기존의 회로에서 D램 컨트롤러와 D램 사이에 회로를 추가하여, 중앙처리장치에서 메모리 컨트롤러에 전달된 주소를 부가회로를 통하여 변경함으로써, 중앙처리장치의 메모리 주소영역중 상위 주소가 불량 발생한 셀과 대응되도록 재배치하면, 시스템의 자원에서 이 영역을 제외하도록 할 수 있으므로, 메모리 불량이 발생해도 시스템을 정상 동작하도록 할 수 있게 된다.
Claims (3)
- 시스템의 롬에 저장되어 시스템 동작 초기에 실행하도록 되어있는 하드웨어상태 검사프로그램을 통해 알아낸 불량 발생 메모리 셀에 대해, 이 메모리 셀이 해당하는 주소를 메모리 주소로 변환하고, 이중 행(ROW)주소를 취하여 메모리주소 비교회로부와 주소 재배치회로부로 전달하는 오류발생 메모리주소 레지스터 스택부와; 시스템의 읽기/쓰기 동작시, 시스템이 발생시킨 주소의 비트 B+1부터 임의의 상수 비트 L의 값을 상기 오류발생 메모리주소 레지스터 스택부에서 전달한 값과 비교하여, 일치 여부를 주소 재배치회로부에 전달하는 메모리주소 비교회로부와; 상기 메모리주소 비교회로부로 부터, 오류발생 메모리주소 레지스터 스택부에서 전달받은 주소가 일치한다는 정보를 전달받아, 시스템 자원에서 제외 가능한 영역으로 불량셀 발생 주소를 미리 정하여 둔 주소로 변경하는 주소 재배치회로부를 포함하여 구성된 것을 특징으로 하는 시스템 메모리 제어장치.
- 제 1 항에 있어서, 상기 오류발생 메모리주소 레지스터 스택부는 행주소를 2진 표기한 경우, 하위비트 0부터 임의의 상수비트 B까지의 값을 레지스터 스택의 주소로 저장해두었다가 시스템의 읽기/쓰기 동작시, 시스템이 발생시킨 행주소의 비트 0부터 비트 B를 스택의 주소로 저장해놓은 해당 값을 메모리주소 비교회로부와 주소 재배치회로부로 출력하는 것을 특징으로 하는 시스템 메모리 제어장치.
- 시스템의 전원이 온인 상태에서 중앙처리장치내의 롬에 이미 저장되어있는 하드웨어상태 검사프로그램을 통해 메모리의 상태를 검사하는 메모리상태 검사단계와; 불량 메모리 셀이 있는지를 판단하여, 불량 메모리 셀이 없는 경우에는 정상적인 시스템부팅 및 운영체제를 진행하고, 불량 메모리 셀이 있는 경우에는 불량 발생 주소를 메모리 버스 주소로 변환하고 이중 행(ROW)주소를 오류발생 메모리주소 레지스터 스택부에 저장하는 불량 메모리 셀 유무 판단단계와; 메모리주소 비교회로부가 시스템의 읽기/쓰기 동작간에 시스템이 발생시킨 주소의 비트 B+1부터 임의의 상수비트 L의 값을 상기 오류발생 메모리주소 레지스터 스택부에서 입력받은 값과 비교하여 그 일치 여부를 확인하는 데이터비트 일치여부 확인단계와; 상기 데이터비트 일치여부 확인단계를 통해, 일치하지 않을 경우에는 시스템 부팅 및 운영체제로의 진행을 하고, 일치할 경우에는 주소 재배치회로부가 시스템 자원에서 제외 가능한 영역으로 불량 셀 발생 주소를 미리 정해둔 주소로 변경하고, 상기 오류발생 메모리주소 레지스터 스택부로 부터 입력받은 값을 참조하여 주소를 재배치하게 되는 데이터비트 일치여부 확인에 따른 주소 재배치단계로 이루어진 것을 특징으로 하는 시스템 메모리 제어방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970053755A KR19990032660A (ko) | 1997-10-20 | 1997-10-20 | 시스템 메모리 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970053755A KR19990032660A (ko) | 1997-10-20 | 1997-10-20 | 시스템 메모리 제어장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990032660A true KR19990032660A (ko) | 1999-05-15 |
Family
ID=66041973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970053755A KR19990032660A (ko) | 1997-10-20 | 1997-10-20 | 시스템 메모리 제어장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990032660A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7941705B2 (en) | 2006-10-25 | 2011-05-10 | Samsung Electronics Co., Ltd. | Computer system to use memory having defective memory cell and control method thereof |
| KR101117403B1 (ko) * | 2008-12-27 | 2012-04-16 | 가부시끼가이샤 도시바 | 메모리 시스템, 컨트롤러 및 메모리 시스템의 제어 방법 |
| US9601218B2 (en) | 2013-12-12 | 2017-03-21 | Samsung Electronics Co., Ltd. | Memory device and computing system including the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652065A (ja) * | 1992-08-03 | 1994-02-25 | Fujitsu Ltd | メモリ制御回路 |
| JPH0689237A (ja) * | 1992-09-08 | 1994-03-29 | Shikoku Nippon Denki Software Kk | メモリ制御システム |
| JPH06149685A (ja) * | 1992-11-11 | 1994-05-31 | Kofu Nippon Denki Kk | メモリエラー回復装置 |
| JPH0863406A (ja) * | 1994-08-19 | 1996-03-08 | Fuji Xerox Co Ltd | メモリアクセス制御装置 |
-
1997
- 1997-10-20 KR KR1019970053755A patent/KR19990032660A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652065A (ja) * | 1992-08-03 | 1994-02-25 | Fujitsu Ltd | メモリ制御回路 |
| JPH0689237A (ja) * | 1992-09-08 | 1994-03-29 | Shikoku Nippon Denki Software Kk | メモリ制御システム |
| JPH06149685A (ja) * | 1992-11-11 | 1994-05-31 | Kofu Nippon Denki Kk | メモリエラー回復装置 |
| JPH0863406A (ja) * | 1994-08-19 | 1996-03-08 | Fuji Xerox Co Ltd | メモリアクセス制御装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7941705B2 (en) | 2006-10-25 | 2011-05-10 | Samsung Electronics Co., Ltd. | Computer system to use memory having defective memory cell and control method thereof |
| US8510605B2 (en) | 2006-10-25 | 2013-08-13 | Samsung Electronics Co., Ltd. | Computer system inspecting defective cell and control method thereof |
| KR101117403B1 (ko) * | 2008-12-27 | 2012-04-16 | 가부시끼가이샤 도시바 | 메모리 시스템, 컨트롤러 및 메모리 시스템의 제어 방법 |
| US9601218B2 (en) | 2013-12-12 | 2017-03-21 | Samsung Electronics Co., Ltd. | Memory device and computing system including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100327136B1 (ko) | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 | |
| US7526709B2 (en) | Error detection and correction in a CAM | |
| US5841711A (en) | Semiconductor memory device with redundancy switching method | |
| US7454671B2 (en) | Memory device testing system and method having real time redundancy repair analysis | |
| KR100746389B1 (ko) | 결함 메모리 셀의 어드레스를 저장하기 위한 메모리유닛을 갖춘 집적 반도체 메모리 | |
| US5195099A (en) | Semiconductor memory device having improved error correcting circuit | |
| KR100511047B1 (ko) | 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리 | |
| US20020188900A1 (en) | Test method and test system for semiconductor device | |
| JP2000011693A (ja) | データ転送装置、メモリデバイス試験装置、データ転送方法及びメモリデバイス試験方法 | |
| KR19990032660A (ko) | 시스템 메모리 제어장치 | |
| JP2000195295A (ja) | メモリデバイス試験装置 | |
| JP3866345B2 (ja) | 半導体記憶装置及び半導体記憶装置の試験方法 | |
| KR100579049B1 (ko) | 메모리 테스트 장치 및 이를 수행하는 방법 | |
| JP2007280546A (ja) | 半導体試験装置および半導体装置の試験方法 | |
| JPH07307100A (ja) | メモリ集積回路 | |
| KR100311757B1 (ko) | 반도체메모리용메모리블록치환시스템및치환방법 | |
| JPH02270200A (ja) | 半導体メモリ装置 | |
| JP2910692B2 (ja) | ランダムアクセスメモリの試験の方法 | |
| JPS62299000A (ja) | 半導体メモリ | |
| JP2006163811A (ja) | 不揮発性メモリのデータ制御方法 | |
| JPH1186595A (ja) | 半導体メモリ試験装置 | |
| JPH0287397A (ja) | 半導体集積回路 | |
| JPS585681A (ja) | 半導体メモリ試験装置 | |
| JPH1196793A (ja) | 半導体メモリ試験装置 | |
| JP2741878B2 (ja) | メモリデバイス試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |