JPH0863406A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵから何らの影響を受けずに、メモリア
クセス制御装置の制御下でメモリの初期化を高速に行
い、また基本的なハードウェアの故障を検出することが
できるメモリアクセス制御装置を提供すること。 【構成】 ＤＲＡＭ制御部１はメモリに対するアドレス
信号と、各制御信号をメモリの要求するタイミングで生
成し、初期化制御部３からメモリの初期化の開始を指示
された時、ＣＰＵによるバスサイクルと関係のないサイ
ズの初期化サイクルを発生させてメモリを初期化する。
誤り訂正制御部８はＤＲＡＭ制御部１により、メモリへ
の書込み時は誤り訂正符号を生成し、読出し時は誤りを
検出し、訂正可能な誤りを訂正し、誤りに関する諸情報
を誤り記憶部９に格納する。また、訂正不可能ならばメ
モリ等に異常があると判断し、メモリの故障としてＣＰ
Ｕとへ通知する。このようにして、ＣＰＵに影響されず
に各処理を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリアクセス制御装置
に関し、特に大容量のメモリの初期化とメモリの故障の
検出を行うメモリアクセス制御装置に関する。

【０００２】

【従来の技術】従来のメモリアクセス制御装置の一例と
して、例えば特開平２−１１６９４３号公報（以下、先
行技術１とする）や特開平４−１５３７５４号公報（以
下、先行技術２とする）に開示されているものがある。

【０００３】前記先行技術１は、中央処理装置（以下、
ＣＰＵとする）が共通バスを介して複数のメモリに接続
されたシステムのメモリの初期化処理において、メモリ
のアドレス線の内１ビットを初期化処理するか否かを判
断するためのフラグとして用いるようにし、複数のメモ
リの初期化処理を平行して実行させることにより、メモ
リ１つ分の処理時間だけで複数のメモリを初期化処理す
ることができるようにしている。

【０００４】また、前記先行技術２は、ＣＰＵからバス
を介して、データの読出し命令が入力されると、メモリ
からデータが読出され、エラー検出訂正回路で該データ
からエラーを検出すると、周知の方法で該データのエラ
ーを訂正する。訂正されたエラーはエラーレジスタ制御
手段の制御によって一旦エラーレジスタに格納されると
共に、バス等を介してＣＰＵへ出力される。エラーレジ
スタ制御手段はバスを監視し、メモリへのアクセスがな
いのを見計ってエラーレジスタに格納された訂正済のデ
ータをメモリへ出力し、該メモリのエラーデータを書き
直すようにしている。

【０００５】

【発明が解決しようとする課題】近年、半導体技術の大
幅の進歩により、メモリが大容量化しており、中には１
Ｇ（ギガ）バイトを越える容量を有するものまで出てき
ている。このため、前記先行技術１のようにＣＰＵによ
るプログラム処理では、この様なメモリを初期化するに
は長時間が掛かるという問題がある。例えば、ＣＰＵが
プログラムによって１Ｇバイトのメモリの全領域を初期
化したとすると、６４ビットのサイクルに２００ｎ秒掛
かるとすると、処理終了までにおよそ３０秒近くかかっ
てしまう計算になる。また、メモリが大容量ゆえに格納
されているデータにエラーが潜在する可能性が高くな
る。このため、誤り符号等を該データに付加してエラー
の検出訂正を行い信頼性を高めなければならないという
問題がある。

【０００６】また、前記先行技術２のような、誤り訂正
符号を用いるシステムでは、通常データを任意のビット
幅（例えば８バイト）で管理しており、任意のビット幅
に満たないデータの書込み、すなわちデータが例えば８
バイト未満のデータ（パーシャルライト（部分的書
込））を受け付けると、一旦メモリからデータと誤り符
号の両方を読出して、該データと書込むデータとを合わ
せてから新しい誤り符号を生成して再度メモリに書き込
むようにしている。このため、メモリが使用前に初期化
されていない場合には、該メモリから読み出されたデー
タおよび誤り符号が無効となるので、エラー検出訂正回
路で正常なエラー検出を行うことができないという問題
がある。また、誤り訂正符号を付加してデータのエラー
を検出、訂正しているに過ぎず、メモリの初期化、テス
トという処理について全く考慮されていないという問題
がある。

【０００７】本発明の目的は、前記した従来技術の問題
点を除去し、ＣＰＵから何らの影響を受けずに、メモリ
アクセス制御装置の制御下でメモリの初期化を高速に行
い、また基本的なハードウェアの故障を検出することが
できるメモリアクセス制御装置を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するため
に、請求項１の発明は、ＣＰＵによって起動され、メモ
リの任意の指定された領域に対して能動的に初期化の動
作を行う初期化制御手段と、バスに対する応答を行い、
前記メモリに対するデータのやり取りとそのタイミング
とを制御するメモリ制御手段と、データに対する誤り訂
正符号を用いて、誤りの検出と、訂正可能な誤りを訂正
する誤り訂正制御手段と、前記誤り訂正制御手段によっ
て検出された誤りに関する諸情報を格納する誤り記憶手
段とを具備した点に特徴がある。請求項２の発明によれ
ば、前記メモリを物理的に連続しない複数の領域に区分
し、各領域毎に初期化するようにした点に特徴がある。
請求項３の発明によれば、前記メモリ内に任意に設定さ
れた領域をクリアする手段を具備した点に特徴がある。

【０００９】

【作用】以上の説明から明らかなように、請求項１の発
明によれば、メモリの初期化動作を、バスからのアクセ
スに頼らずに初期化制御部により、メモリ制御部に対し
て、メモリサイクルを起動させることができるので、メ
モリの初期化およびメモリテストを実行することが可能
になる。請求項２の発明によれば、物理的に連続しない
複数の領域に区分されたメモリを、各領域毎に高速で初
期化することが可能になる。請求項３の発明によれば、
メモリ内に任意に設定された領域を高速でクリアするこ
とが可能になる。

【００１０】

【実施例】以下に図面を参照して本発明のメモリアクセ
ス制御装置の一実施例を詳細に説明する。図１は本発明
のメモリアクセス制御装置の概略構成を示すブロック図
である。図において、１はメモリ（例えばＤＲＡＭ）に
対するアドレス信号と、ＲＡＳ，ＣＡＳ，ＷＥ等の各制
御信号を図示されていないメモリの要求するタイミング
で生成し、初期化制御部３から起動がかけられた時、Ｃ
ＰＵによるバスサイクルと関係のないサイズのサイクル
を発生させる機能を有するＤＲＡＭ制御部である。該初
期化制御部３はバスからのアクセスにより起動し、ＤＲ
ＡＭ制御部１に対してメモリの初期化の開始を指示す
る。８は前記ＤＲＡＭ制御部１の制御下で、メモリへの
書込み時に誤り訂正符号を生成し、読み出し時には誤り
を検出し、該誤りが訂正可能ならば誤りを訂正する誤り
訂正制御部、９は誤り訂正制御部８によって検出された
誤りに関する諸情報を格納する誤り記憶部である。前記
誤り記憶部９は、例えば図３に示すようなテーブルによ
り構成されている。前記誤り訂正制御部８によって検出
された誤りが訂正不可能な場合は、メモリ等のハードウ
ェアに異常があると判断し、該誤り訂正制御部８はメモ
リの故障としてＣＰＵへ通知する。

【００１１】図２は本発明のメモリアクセス制御装置の
第１実施例を示すブロック図である。図において、２は
バスからアクセス可能で、初期化ビットがセットされる
初期化レジスタ、３´は前記初期化制御部３の機能に加
えて、メモリテストを行う初期化／テスト制御部、４は
該初期化／テスト制御部３によって初期化されるメモリ
の上限アドレスがセットされ、１つのアドレスに対する
メモリサイクルが終了する度にアドレス値をインクリメ
ントするアドレスカウンタ、５は初期化／テスト制御部
３´によって初期化すべきメモリの下限アドレスがセッ
トされるリミットレジスタ、６はアドレスカウンタ４と
リミットレジスタ５との値を比較する比較器、７は初期
化でないメモリサイクル、例えば通常のメモリ書込みサ
イクルと、メモリ初期化サイクルに対応させて入力を切
替えるセレクタ、１０はメモリから読出されたメモリデ
ータと現在のアドレスとを比較する比較器である。他の
符号は前記図１と同一または同等物を示す。

【００１２】次に、本実施例のメモリの初期化およびメ
モリテストの動作について説明する。まず、バスからの
アクセスによって前記初期化レジスタ２にイニシャルイ
ネーブルビット（以下、ＩＮＩＴ ＥＮビットとする）
がセットされると、初期化／テスト制御部３´によっ
て、例えば図４に示すようなメモリ内の斜線で示す領域
に対する初期化サイクルが開始される。

【００１３】次に、前記初期化／テスト制御部３´によ
って、初期化されるべきメモリの先頭となる上限アドレ
スがアドレスカウンタ４にセットされ、下限アドレスが
リミットレジスタ５にセットされる。また、初期化／テ
スト制御部３´は、ＤＲＡＭ制御部１へ初期化サイクル
の開始を指示し、該ＤＲＡＭ制御部１はメモリと前記し
た制御信号をやり取りすると共に、セレクタ７へセレク
ト（ＳＥＬ）信号を出力し、アドレスカウンタ４からの
アドレス値がメモリへ出力されるように該セレクタ７を
切替える。

【００１４】次いで、アドレスカウンタ４からアドレス
値が、比較器６とセレクタ７へ出力される。さらに、該
アドレス値はセレクタ７を介してメモリへ出力され、該
メモリの初期化すべきアドレスが指定される。一方、初
期化／テスト制御部３´は、ラインａ、誤り訂正制御部
８およびメモリバスｂを介して、メモリスペック上で許
される範囲の１データ幅分の初期化データをメモリへ出
力する。このようにして、ＤＲＡＭ制御部１の制御によ
り、指定されたアドレスの領域が周知の方法で初期化さ
れる。但し、この初期化は、メモリのスペック上で許さ
れる範囲の単位で、１データ幅が例えば４バイト、８バ
イト等という非常に大きい容量の単位（以下、Ｎバイト
単位と呼ぶ）で行われる。指定されたアドレスの初期化
が終了した場合、ＤＲＡＭ制御部１から初期化／テスト
制御部３´へ、１つのアドレスに対する初期化の終了を
表す終了信号が出力され、アドレスカウンタ４のアドレ
ス値が、Ｎバイトだけインクリメントされる。

【００１５】以上のような初期化動作が各アドレス毎に
繰り返され、前記アドレスカウンタ４のアドレス値が、
前記下限アドレスの値と比較器６で比較され、該アドレ
ス値が下限アドレスの値と一致するまで、上記した初期
化動作が繰り返される。比較結果が一致した場合には、
該比較器６から初期化終了信号が初期化／テスト制御部
３´へ出力されてメモリ内の指定されたすべてのアドレ
スに対する初期化動作を終了する。

【００１６】次に、初期化サイクルが終了した後に、メ
モリの初期化が正しく行われたかどうかをテストするメ
モリテストの動作について説明する。まず、前記初期化
／テスト制御部３´からＤＲＡＭ制御部１、アドレスカ
ウンタ４および誤り訂正制御部８へ、メモリテストの開
始が指示される。次に、ＤＲＡＭ制御部１はメモリと前
記した制御信号をやり取りし、アドレスカウンタ４から
上限アドレスが、セレクタ７を介してメモリへ出力さ
れ、メモリテスト開始アドレスが指定される。また、該
アドレスカウンタ４からのアドレスが、誤り訂正制御部
８を介してメモリへ１データ幅（例えば、Ｎバイト）の
メモリデータとして出力され、指定されたアドレスに書
き込まれる。この時、誤り訂正制御部８は、誤り訂正符
号を生成し、メモリへ送出する。

【００１７】メモリデータがメモリに書き込まれてから
一定時間後に、誤り訂正制御部８はメモリからメモリデ
ータを読み出し、比較器１０は該メモリデータと現在の
アドレスとを比較し、一致した時はそのアドレスのメモ
リテストは合格とし、不一致の時は該アドレスに関する
諸情報、例えば誤りが検出されたアドレス、そのデー
タ、誤りの有無を示すエラービット、および該データと
チェックビットとの一致不一致を表すＭＡＴＣＨビット
を誤り記憶部９に格納する。

【００１８】次に、アドレスカウンタ４の値を、例えば
Ｎバイト分インクリメントし、上記のメモリテストを再
度行う。以上のようなメモリテストが繰り返され、前記
アドレスカウンタ４のアドレス値が、前記下限アドレス
の値と比較器６で比較される。該アドレス値が１つのア
ドレスに対するメモリテスト終了信号によってインクリ
メントされ、下限アドレスの値と一致するまで、上記し
たメモリテストが繰り返され、メモリ内の指定されたす
べてのアドレスに対するメモリテストを終了する。

【００１９】以上のようにして、第１実施例ではメモリ
の初期化動作を、ＣＰＵからのアクセスに頼らずに初期
化制御部により、メモリ制御部に対して、メモリサイク
ルを起動させ、メモリの初期化およびメモリテストを実
行することができる。このため、バスを介したＣＰＵ等
からのアクセスに何ら影響されずに、大容量のメモリを
効率よく、かつ高速に初期化することができ、メモリを
初期化している間でも、ＣＰＵはメモリ以外のデバイス
に対して、アクセスすることができる。また、ＣＰＵに
よるソフトウェア的なメモリテストを行う必要がなくな
る。

【００２０】次に、本発明の第２実施例について、図５
を参照して説明する。該第２実施例は前記第１実施例に
対し、後述するアドレスレジスタ１１を付加した構成で
ある。図において、１１は応答可能なアドレス領域を複
数バンク毎にそれぞれ、上限アドレス値と下限アドレス
値を保持するアドレスレジスタである。該バンクとは、
メモリ容量によって決まる物理的に連続しないように区
分された領域のことであり、例えば図７に示すように、
該複数のバンクをメモリ内の斜線のバンク０〜３として
表すことができる。１２ａ〜ｄはそれぞれアドレスレジ
スタ１１内のレジスタ機構であるアドレス保持部であ
り、前記バンクにそれぞれが対応している。１３は前記
初期化／テスト制御部３´からの選択信号（ＳＥＬ）に
よってアドレス保持部１２ａ〜ｄの下限アドレス値をリ
ミットレジスタ５へ出力する下限アドレス値選択部、１
４は前記初期化／テスト制御部３´からの選択信号（Ｓ
ＥＬ）によってアドレス保持部１２ａ〜ｄの上限アドレ
ス値をアドレスカウンタ４へ出力する上限アドレス値選
択部、１５は各アドレス保持部１２ａ〜ｄ毎の上限アド
レス値と下限アドレス値とを比較し、実メモリが存在す
るか否か示すＢＫＥＮ信号ｉ（ｉ＝０〜３）を初期化／
テスト制御部３´へ出力する上限下限アドレス値比較部
である。他の符号は前記図１，２と同一または同等物を
示す。

【００２１】前記上限下限アドレス値比較部１５は、前
記比較結果が一致した時、すなわち比較されているアド
レス保持部の上限アドレス値と下限アドレス値が一致し
た時は、上限、下限アドレス値間のメモリが０であるの
で、該アドレス保持部には実メモリは存在しないと判断
される。

【００２２】次に、図６のフローチャートを参照して第
２実施例の動作を説明する。ステップＳ１では、前記初
期化レジスタ２にＩＮＩＴ ＥＮビットがセットされて
いるか否かが判断され、該ＩＮＩＴ ＥＮビットがセッ
トされていれば初期化／テスト制御部３´によってメモ
リに対する初期化サイクルが開始される。ステップＳ２
では、現在どのアドレス保持部１２ａ〜ｄに対してアク
セスしているかを示すステータス信号ｉ（ｉ＝０）を初
期化する。

【００２３】ステップＳ３では、ステータス信号ｉが最
大値であるか否かが判断され、該ステータス信号ｉが最
大値（＝３）であれば、ステップＳ４でＩＮＩＴ ＥＮ
ビットをクリアして終了する。ステータス信号ｉが最大
値（＝０〜２）でなければステップＳ５へ進む。

【００２４】ステップＳ５では、前記上限下限アドレス
値比較部１５によって現在のアドレス保持部１２ａ〜ｄ
の上限下限アドレス値を比較し、その結果に応じたＢＫ
ＥＮ信号（ｉ）を初期化／テスト制御部３´へ出力す
る。比較結果が一致した場合は偽と判断し、ステップＳ
６で前記ステータス信号ｉをインクリメントして前記ス
テップＳ３へ戻る。また、前記比較結果が不一致の場合
は真と判断し、ステップＳ７で初期化／テスト制御部３
´から下限アドレス値選択部１３および上限アドレス値
選択部１４へＳＥＬ信号（ｉ）が出力され、ｉ番目のア
ドレス保持部１２ａ〜ｄのアドレスデータがリミットレ
ジスタ５およびアドレスカウンタ４へ出力されるように
選択される。例えば、前記“ｉ”が０の時はアドレス保
持部１２ａを、１の時は同１２ｂを、２の時は同１２ｃ
を選択するように、該下限アドレス値選択部１３および
上限アドレス値選択部１４が切替えられる。ここでは、
ｉ＝０とすると、ステップＳ８では、アドレス保持部１
２ａに保持されている上限アドレスおよび下限アドレス
が、それぞれアドレスカウンタ４およびリミットレジス
タ５にセットされる。

【００２５】ステップＳ９では、前記ＭＡＴＣＨビット
が真であるか否かが、すなわちステップＳ７で選択され
たアドレス保持部１２ａのアドレスデータが指示するす
べてのアドレスの初期化が終了したか否かが判断され、
初期化されていなければ、ステップＳ１０で、前記初期
化／テスト制御部３´からメモリの初期化動作の起動が
ＤＲＡＭ制御部１へ指示され、前記第１実施例に示すよ
うな初期化動作が行われる。

【００２６】ステップＳ１１では、指定されたアドレス
の初期化が終了したか否かが判断され、この判断が肯定
になると、ステップＳ１２に進み、アドレスをＮバイト
といった大きな単位でインクリメントする。そして、ス
テップＳ９に戻って、再度ＭＡＴＣＨビットが真か否か
の判断がなされる。前記ステップＳ９からＳ１２までの
動作は前記アドレス保持部１２ａによって指示されたす
べてのアドレスの初期化が終了するまで繰り返され、ス
テップＳ９の判断が真になった場合は、ステップＳ６へ
戻ってｉがインクリメントされ、次のアドレス保持部１
２ｂについて、同様の処理が繰り返される。以上のよう
にして、第２実施例では大容量のメモリを物理的に連続
していない複数の領域に区分し、各領域毎に高速で初期
化することができる。なお、レジスタ機構として４個の
アドレス保持部１２ａ〜ｄを設けたが、これに限らず本
実施例では、該アドレス保持部が２個以上あればよい。

【００２７】次に、本発明の第３実施例について、図８
を参照して説明する。該第３実施例は前記第２実施例が
行うメモリの初期化に加えて、例えば図９に示すような
メモリ内の斜線で示す任意のアドレス領域をクリアでき
るようにしたものである。図において、１６はバスから
アクセス可能でクリアすべき任意のアドレス領域の上限
アドレス値と下限アドレス値とを保持するクリアレジス
タである。また、初期化レジスタ２´は前記初期化レジ
スタ２の機能に加えて、任意の領域のクリアを行うため
のクリアビットをセットできるようになっている。他の
符号は前記図１，２，５と同一または同等物を示す。

【００２８】第３実施例の動作は、前記初期化レジスタ
２´にクリアビットがセットされると、予め指定された
任意のアドレス領域に対するクリア動作が開始され、前
記クリアレジスタ１６に保持されている該任意のアドレ
ス領域の上限／下限アドレス値がアドレスカウンタ４、
リミットレジスタ５にセットされ、任意のアドレス領域
内が例えば、Ｎバイトといった大きな単位で、順次クリ
アされる。以上のようにして、第３実施例では、予め設
定された任意のアドレス領域を高速でクリアすることが
できる。

【００２９】

【発明の効果】以上の説明から明らかなように、請求項
１の発明によれば、メモリの初期化動作を、ＣＰＵから
のアクセスに頼らずに初期化制御部により、メモリ制御
部に対して、メモリサイクルを起動させ、メモリの初期
化およびメモリテストを実行することができる。このた
め、バスを介したＣＰＵ等からのアクセスに何ら影響さ
れずに、大容量のメモリを効率よく、かつ高速に初期化
することができ、メモリを初期化している間でも、ＣＰ
Ｕはメモリ以外のデバイスに対して、アクセスすること
ができる。また、ＣＰＵによるソフトウェア的なメモリ
テストを行う必要がなくなる。

【００３０】また、前記初期化制御部およびメモリ制御
部の制御により、メモリの初期化が行われるため、メモ
リの容量やアドレスを管理するための発生する必要がな
くなる。また、誤り訂正制御部により、メモリテスト時
にデータから検出された誤りが訂正不可能な場合は、該
データが格納されていたメモリに異常があると判断する
し、該誤り訂正制御部はメモリの故障としてＣＰＵとへ
通知する。このため、メモリの初期化を行うだけで、メ
モリの故障が検出することができる。

【００３１】請求項２の発明によれば、物理的に連続し
ない複数の領域に区分されたメモリを、各領域毎に高速
に初期化することができる。このため、ＣＰＵはメモリ
の初期化を指示した後、複数に区分されたメモリの領域
のアドレスをそれぞれ管理する必要がなくなる。

【００３２】請求項３の発明によれば、メモリ内に任意
に設定された領域をクリアすることができる。このた
め、ＣＰＵがページメモリ等の任意の矩形領域を使用し
ている場合でも、高速に該矩形領域をクリアすることが
できる。

【図面の簡単な説明】

【図１】 本発明のメモリアクセス制御装置の概略構成
を示すブロック図である。

【図２】 本発明の第１実施例の構成を示すブロック図
である。

【図３】 誤り記憶部の一具体例のテーブルである。

【図４】 第１実施例がメモリの初期化を行う領域を示
す説明図である。

【図５】 第２実施例の構成を示すブロック図である。

【図６】 第２実施例の動作を説明するためのフローチ
ャートである。

【図７】 第２実施例がメモリの初期化を行う領域を示
す説明図である。

【図８】 第３実施例の構成を示すブロック図である。

【図９】 第３実施例がメモリの初期化を行う領域を示
す説明図である。

【符号の説明】

１…ＤＲＡＭ制御部、２…初期化レジスタ、３…初期化
制御部、４…アドレスカウンタ、５…リミットレジス
タ、６，１０，１５…比較器、７…セレクタ、８…誤り
訂正制御部、９…誤り記憶部、１１…アドレスレジス
タ、１２ａ〜ｄ…アドレス保持部、１３…下限アドレス
値選択部、１４…上限アドレス値選択部、１６…クリア
レジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のメモリがバスに接続されて利用さ
   れる情報処理システム内で、バスとメモリとの間に接続
   され、ＣＰＵからメモリへの要求に応答してメモリを制
   御し、メモリの初期化を行うメモリアクセス制御装置に
   おいて、 前記ＣＰＵによって起動され、メモリの任意の指定され
   た領域に対して能動的に初期化の動作を行う初期化制御
   手段と、 バスに対する応答を行い、前記メモリに対するデータの
   やり取りとそのタイミングとを制御するメモリ制御手段
   と、 データに対する誤り訂正符号を用いて、誤りの検出と、
   訂正可能な誤りを訂正する誤り訂正制御手段と、 前記誤り訂正制御手段によって検出された誤りに関する
   諸情報を格納する誤り記憶手段とを具備し、 前記メモリの初期化動作を、バスからのアクセスに頼ら
   ずにメモリサイクルを起動してメモリの初期化を実行す
   ると共に、メモリの故障を検出することができるように
   したことを特徴とするメモリアクセス制御装置。
2. 【請求項２】 前記メモリを物理的に連続しない複数の
   領域に区分し、各領域毎に初期化するようにしたことを
   特徴とする前記請求項１記載のメモリアクセス制御装
   置。
3. 【請求項３】 前記メモリ内に任意に設定された領域を
   クリアする手段を具備したことを特徴とする前記請求項
   ２記載のメモリアクセス制御装置。