JPH0855065A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＣＰＵの処理能力に影響を与えずに、エラー
が検出されたデータを同期的に正しいデータに書換える
ことができ、またメモリへのアクセス速度を劣化させな
いメモリアクセス制御装置を提供すること。 【構成】 記憶制御手段１はメモリ７とデータパス制御
部３とを制御し、データパス制御部３はＷＲデータパス
４とＲＤデータパス５とを制御する。ＷＲデータパス４
はバス６からのデータを書込み、誤り符号を付加してメ
モリ７へ出力する。ＲＤデータパス５はメモリ７からデ
ータを読出し、データの誤り検出して訂正し、バス６と
ＷＲデータパス４へ出力する。このような構成により、
本発明はメモリ７からのデータに誤りが検出された際、
ＣＰＵの１バスサイクルの間に誤りを訂正し、かつメモ
リ７内の該当するデータを正しく書換えることができ
る。このため、メモリ７内のデータが常に正しい値にな
ることを保証することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリアクセス制御装置
に関し、特にメモリから検出された誤りデータをハード
ウェアで訂正し、該メモリに正しいデータを書き直すこ
とができるメモリアクセス制御装置に関する。

【０００２】

【従来の技術】従来のメモリアクセス制御装置の一例と
して、例えば特開平４−１５３７５４号公報（以下、先
行技術と呼ぶ）に開示されているものがある。このメモ
リアクセス制御装置について、図７に示すブロック図を
参照して説明する。図において、１はメモリ７（ＤＲＡ
Ｍ）に対するアドレス信号と、ＲＡＳ，ＣＡＳ，ＷＥ等
の各制御信号をＤＲＡＭの要求するタイミングで生成す
る記憶制御部、２は行アドレス（Ｒｏｗ ａｄｄｒｅｓ
ｓ）と列アドレス（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）と
を切り換えるセレクタであり、例えばマルチプレクサ
（以下、ＭＵＸとする）である。１１はメモリ７から読
出されたデータのチェックを行い、エラーを検出して訂
正するエラー検出訂正回路、１２はエラー検出訂正回路
１１とエラーレジスタ１３とを制御するエラーレジスタ
制御回路である。前記エラーレジスタ１３にはエラー検
出訂正回路１１によって検出され訂正されたデータが格
納される。

【０００３】この様な構成の先行技術では、まず図示さ
れていないＣＰＵからバス６を介して、データの読出し
命令が記憶制御部１に入力されると、メモリ７からデー
タが読出され、前記エラー検出訂正回路１１に入力され
る。該エラー検出訂正回路１１がデータからエラーを検
出すると、周知の方法で該データのエラーを訂正し、前
記エラーレジスタ制御回路１２の制御によって訂正され
たデータを一旦エラーレジスタ１３に格納すると共に、
エラー検出訂正回路１１からバッファ１４およびバス６
を介してＣＰＵへ出力する。エラーレジスタ制御回路１
２はバス６を監視し、メモリ７へのアクセスがないタイ
ミングでエラーレジスタ１３に格納された訂正済のデー
タをメモリ７へ出力し、該メモリ７のエラーデータを書
き直すようにしている。

【０００４】図８は、前記の動作のタイミングチャート
を示す。アドレスストローブ信号（ＡＳ）がＬレベルの
期間、すなわちＣＰＵのアクセス時に、ＲＡＳ，ＣＡＳ
信号により指定された位置のデータがメモリ７から読出
され、このデータにエラーがあった場合には、訂正され
て、エラーレジスタ１３に格納される。このエラーレジ
スタ１３に格納されたデータは、ＡＳ信号がＨレベルの
期間、すなわちＣＰＵがメモリ７をアクセスしていない
期間に、メモリ７に書込まれることになる。

【０００５】

【発明が解決しようとする課題】上記のような先行技術
では、メモリ７から読出されたデータにエラーがある
と、前記エラー検出訂正回路１１によって該データのエ
ラーが訂正され、この訂正されたデータがエラーレジス
タ１３に格納されてる。この格納されたデータは即メモ
リ７へ送られ、メモリ７の該当するデータは訂正される
必要があるが、この時メモリ７に対して何らかの命令が
アクセスされていると、メモリ７内のエラーデータを訂
正済のデータに書き直すことができない。このため、メ
モリ７内のデータはエラーが含まれている状態を継続
し、ある時点において、メモリ７に格納されているデー
タが常に正しいという保証を得ることができないという
問題がある。すなわち、場合によっては、メモリ７から
エラーが含まれたデータが、そのまま出力されてしまう
という問題がある。

【０００６】また、前記エラーレジスタ１３に格納され
ている訂正済のデータは、メモリ７がＣＰＵによってア
クセスされていない合間に該エラーレジスタ１３からメ
モリ７へデータを出力するようにしている。このため、
長時間メモリ７がＣＰＵによってアクセスされ続け、か
つメモリ７から読出されたデータから多量のエラーが検
出されたならば、該エラーレジスタ１３に訂正済のデー
タが次々に入力され、エラーレジスタ１３がオーバーフ
ローを起こしてしまうという問題がある。

【０００７】また、エラー検出訂正回路１１では、デー
タの読出し動作および書込み動作を同時に行うことがで
きず、また誤り訂正符号をもったシステムでは、通常８
バイトのデータに対して１バイトの符号を生成してい
る。一方、符号を生成する幅に満たない書込みサイク
ル、すなわちデータが８バイト未満の場合（部分的（パ
ーシャル）書込みサイクル）、メモリアクセス制御装置
の制御下で読出し動作の後に書込み動作を発生させる必
要がある。前記先行技術では、読出し動作と書込み動作
とをほぼ同時に実行することができないので、前記パー
シャル書込みサイクルの処理時間が大幅に遅くなってし
まうという問題あるいは、その処理に支障をきたすとい
う問題がある。

【０００８】また、メモリ７から読出されたデータのエ
ラーを検出し、訂正するサイクルと、訂正されたデータ
をメモリ７に書込むサイクルとは、それぞれ別のサイク
ルで行われているので、処理時間が長いという問題があ
る。

【０００９】本発明の目的は、前記した従来技術の問題
点を除去し、ＣＰＵの処理能力に影響を与えずに、エラ
ーが検出されたデータを同期的に正しいデータに書換え
ることができ、またメモリへのアクセス速度を劣化させ
ないメモリアクセス制御装置を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、請求項１の発明は、メモリに対するデータのやり取
りとそのタイミングを制御する記憶制御手段と、バスか
らメモリへの方向のデータの流れを形成し、バスから転
送されたデータを保持し、該データに対する誤り符号を
生成してデータに付加する書込みパス手段と、メモリか
らバスへの方向のデータの流れを形成し、メモリから読
出されたデータを保持し、該データの誤り検出と誤り訂
正を行う読出しパス手段と、前記記憶制御手段により起
動され、前記書込みパス手段と読出しパス手段とを制御
するパス制御部とを具備した点を特徴とする。

【００１１】請求項２の発明は、前記書込みパス手段内
に、前記バスから入力されてきた書込みデータと前記読
出しパス手段からフィードバックされた読出しデータの
一方を選択するか、あるいは双方の一部分のデータを組
み合わせて選択するようにした切換え手段を具備した点
を特徴とする。

【００１２】

【作用】請求項１の発明によれば、メモリからのデータ
読出し時であって、かつ読出されたデータに誤りが検出
された場合に、ＣＰＵに対して影響を与えずに、ＣＰＵ
の１バスサイクルの間に、該データを前記読出しパス手
段で訂正し、訂正後のデータをバス上に出力すると共
に、前記書込みパス手段を介して該メモリに書込むこと
が可能になる。

【００１３】請求項２の発明によれば、前記の２つのデ
ータを部分的に組み合わせるように選択でき、パーシャ
ルライト時の書込みと読出しの動作をほぼ同時に行うこ
とが可能になる。

【００１４】

【実施例】以下に、図面を参照して本発明を詳細に説明
する。図１は本発明のメモリアクセス制御装置の一実施
例の概略構成を示すブロック図である。図において、３
は記憶制御部１からのタイミング信号により、データの
流れがバス６からメモリ７への方向であるライトデータ
パス４と、その反対の方向のリードデータパス５の２方
向のデータパスをそれぞれ制御するデータパス制御部で
ある。前記ライトデータパス４はデータパス制御部３の
制御により、メモリ書込み時はバス６上のデータから、
また読出し時はエラー訂正後のデータからチェックビッ
トを生成し、該デ―タとチェックビットをメモリ７へ送
出する。また、前記リードデータパス５は同じくデータ
パス制御部３の制御により、メモリ読出し時にメモリか
らのデータとチェックビットを取り込みエラーの検出と
訂正を行い、訂正をしたデ―タはバス６へ送出すると共
に、ライトパス４へ送出する。他の符号は前記図７と同
一または同等物を示す。

【００１５】図２は本実施例の主要部の構成を詳細に示
すブロック図である。図において、４１はバスからのデ
ータをラッチする書込み入力レジスタ、４２は書込み入
力レジスタ４１からのデータとリードパス５からのフィ
ードバックデータ（以下、ＦＢデータとする）とのどち
らか、あるいは双方のデータの一部分を選択し、書込み
データ（以下、ＷＲデータとする）として出力する書込
み用マルチプレクサ（以下、ＷＲＭＵＸとする）、４３
はＷＲデータから誤り符号を生成する書込み符号生成
部、４４はＷＲデータおよび誤り符号をラッチする書込
み出力レジスタ、４５は書込み出力レジスタ４４からの
出力を一旦記憶してメモリバスへ出力する制御をする書
込み出力バッファである。

【００１６】５１は前記メモリ７からのデータおよびチ
ェックビットをラッチする読出し入力レジスタ、５２は
読出し入力レジスタ５１からの出力データ（以下、ＲＤ
データとする）から新たに誤り符号（以下、ＲＤＧＥＮ
ＣＢとする）を生成する読出し符号生成部、５３は読
出し入力レジスタ５１から出力されたチェックビット
（以下、ＲＤ ＣＢとする）と読出し符号生成部５２か
らのＲＤＧＥＮ ＣＢ信号とからシンドロームを生成す
る誤り検出部、５４はシンドロームによってＲＤデータ
を訂正する誤り訂正部、５５はＲＤデータと訂正済みの
コレクトデータのどちらかを選択的に出力する読出し選
択部（以下、ＲＤＭＵＸとする）、５６はＲＤＭＵＸ５
５の出力をラッチする読出し出力レジスタ、５７は３ス
テート制御を行う読出し出力バッファである。前記書込
み入力レジスタ４１、書込み出力レジスタ４４、読出し
入力レジスタ５１および読出し出力レジスタ５６は、例
えばフリップフロップ等で構成するようにしてもよい。
他の符号は前記図１，４と同一または同等物を示す。な
お、図はクロック信号線を省略している。

【００１７】前記記憶制御部１からは、ライトデータパ
ス４へのデータ書込みを指示するＢＵＦＷＲ信号、読出
し出力バッファ５７へバス６上にデータを出力するよう
に指示するＭＢＯＵＴ信号、メモリデータバス８上へデ
ータを出力するタイミングおよびリードデータパス５へ
データを読み込むタイミングを示すＢＵＦＲＤ信号、デ
ータの方向を示し、書込み出力バッファ４５からデータ
をメモリデータバス８上に出力させるためのＭＥＭＯＵ
Ｔ信号、通常のライトかパーシャルライトかという書込
みの種類を示すＰＡＲＴＩＡＬ（パーシャル）信号、お
よびＢＹＴＥＥＮＡＢ（バイトイネーブル）信号等の各
信号が出力される。

【００１８】前記パス制御部３からは、ＷＲＭＵＸ４２
の選択信号であるＷＲＳＥＬ信号、読出し出力レジスタ
５６のラッチトリガであるＲＤＬＴ信号、ＲＤＭＵＸ５
５の選択信号であるＲＤＳＥＬ信号、読出し入力レジス
タ５１のラッチトリガであるＭＥＭＬＴ信号、および書
込み出力レジスタ４４のラッチトリガであるＮＥＸＴＬ
Ｔ信号等の各信号が出力される。

【００１９】次に、図４（ａ）〜（ｃ）を参照して、前
記ＷＲＭＵＸ４２の選択動作について説明する。ＷＲＭ
ＵＸ４２はパス制御部３から出力されたＷＲＳＥＬ信号
がＷＲＳＥＬ＝０×００の時、図４（ａ）に示すよう
に、前記書込み入力レジスタ４１からの入力ａを書込み
符号生成部４３および書込み出力レジスタ４４への出力
ｃと接続し、ＷＲＳＥＬ信号がＷＲＳＥＬ＝０×ｆｆの
時、同図（ｂ）に示すように、前記ＲＤＭＵＸ５５から
の入力ｂを前記出力ｃと接続する。

【００２０】また、パーシャルライトサイクルの時に
は、ＷＲＳＥＬ＝ＢＹＴＥＥＮＡＢとなり、ＷＲＭＵＸ
４２は前記入力ａの線０〜７の一部を出力ｃの対応した
線と接続し、該入力ｂの線０〜７の一部を出力ｃの残り
の線と接続する。例えば同図（ｃ）に示すように、前記
入力ａの線０，１および入力ｂの線２〜７を出力ｃの線
０〜７と接続する。

【００２１】次に、図３を参照して前記パス制御部３の
動作を説明する。

【００２２】まず、ステップＳ１では、ＲＤＳＥＬ信号
として、０が出力される。これにより、ＲＤＭＵＸ５５
がＲＤデータを選択する。ステップＳ２では、ＷＲＳＥ
Ｌ信号（＝０×００）がＷＲＭＵＸ４２へ出力され、前
記図４（ａ）に示すように、書込み入力レジスタ４１が
書込み符号生成部４３および書込み出力レジスタ４４に
接続される。

【００２３】ステップＳ３では、ＢＵＦＲＤ信号が真で
あり、かつＭＥＭＯＵＴ信号が偽であるか否かが判断さ
れ、この判断が否定の時には、書込みサイクルにはい
る。ステップＳ４では、ＢＵＦＷＲ信号が真であり、か
つＭＥＭＯＵＴ信号が真であるか否かが判断され、この
判断が肯定の場合には、ステップＳ５でＮＥＸＴＬＴ信
号が書込み出力レジスタ４４へ出力される。これより、
出力レジスタ４はイネーブルになり書込み動作が実行さ
れる。

【００２４】一方、反対にステップＳ３が肯定の場合に
は、ステップＳ６において、ＭＥＭＬＴ信号が読出し入
力レジスタ５１へ出力される。これによって、入力レジ
スタ５１はイネーブルになる。ステップＳ７では、パー
シャルライトか否かが判断され、否定ならばステップＳ
８へ進んで、読出し動作が開始される。

【００２５】ステップＳ８では、ＲＤＬＴ信号が読出し
出力レジスタ５６へ出力される。ステップＳ９では、パ
ス制御部３に前記誤り検出部５３からのエラーが入力さ
れたか否かが判断される。この判断が肯定の場合にはス
テップＳ１０に進み、ＲＤＳＥＬ信号（＝１）がＲＤＭ
ＵＸ５５へ出力され、該ＲＤＭＵＸ５５は誤り訂正部５
４からのコレクトデータを選択する。

【００２６】ステップＳ１１では、ＷＲＳＥＬ信号が０
×ｆｆになり、前記図４（ｃ）に示すように、ＲＤＭＵ
Ｘ５５が書込み符号生成部４３および書込み出力レジス
タ４４に接続される。ステップＳ１２では、ＮＥＸＴＬ
Ｔ信号が書込み出力レジスタ４４へ出力される。ステッ
プＳ１３では、ＲＤＬＴ信号が読出し出力レジスタ５６
へ出力される。この動作によりメモリ７から読出された
データにエラーがあった場合には、訂正された正しいデ
ータが出力レジスタ４４にラッチされると共に、出力レ
ジスタ５６にラッチされる。そして、メモリ７に正しい
データが書込まれ、一方該正しいデータはバスに送り出
される。

【００２７】一方、前記ステップＳ７の判断が肯定の場
合には、ステップＳ１４に進んで、パーシャルライトサ
イクルが開始される。ステップＳ１４では、ＷＲＳＥＬ
信号がＢＹＴＥＥＮＡＢとなり、パ―シャルライトする
デ―タ量（バイト数）に応じて、前記図４（ｃ）に示す
ように書込み入力レジスタ４１およびＲＤＭＵＸ５５が
書込み符号生成部４３および書込み出力レジスタ４４に
接続される。ステップＳ１５では、ＮＥＸＴＬＴ信号が
書込み出力レジスタ４４へ出力される。ステップＳ１６
では、パス制御部３に誤り検出部５３からのエラーが入
力されたか否かが判断される。ステップＳ１６の判断が
肯定の時には、ステップＳ１７に進み、ＲＤＳＥＬ信号
（＝１）がＲＤＭＵＸ５５へ出力され、該ＲＤＭＵＸ５
５は誤り訂正部５４からのコレクトデータを選択する。
ステップＳ１８では、ＮＥＸＴＬＴ信号が書込み出力レ
ジスタ４４へ出力される。ステップＳ１９では、動作が
終了か否かが判断される。

【００２８】次に、本実施例の動作を図１および図２を
参照して説明する。まず、データの書込みサイクルにつ
いて説明する。図示されていないＣＰＵからバス６を介
して、書込みサイクルの起動信号が、メモリアクセス制
御装置に入力されると、記憶制御部１はメモリ７に対し
てタイミング信号とアドレスを出力すると共に、ライト
データパス４に対してＢＵＦＷＲ信号を出力する。前記
ライトデータパス４内の書込み入力レジスタ４１はＢＵ
ＦＷＲ信号によってイネーブルとなり、クロック信号と
同期してバス６からのデータをラッチする。この時、前
記データパス制御部３は初期状態にあるので、ＷＲＭＵ
Ｘ４２は書込み入力レジスタ４１からのデータを取込
み、ＷＲデータとして書込み符号生成部４３および書込
み出力レジスタ４４へ出力する。該書込み符号生成部４
３はＷＲデータからＷＲＧＥＮ ＣＢを生成し、書込み
出力レジスタ４４へ出力する。

【００２９】次に、前記記憶制御部１はメモリデータバ
ス８およびチェックビットバス９にＷＲデータおよびＷ
ＲＧＥＮ ＣＢを出力するようにパス制御部３へＢＵＦ
ＲＤ信号とＭＥＭＯＵＴ信号を出力する。これに応答し
て、該パス制御部３は書込み出力レジスタ４４へＮＥＸ
ＴＬＴ信号を出力する。この結果、ＷＲデータおよびＷ
ＲＧＥＮ ＣＢはクロックと同期して書込み出力レジス
タ４４にラッチされ、該ＷＲデータおよびＷＲＧＥＮ
ＣＢは、書込み出力バッファ４５へ出力される。該書込
み出力バッファ４５に前記ＭＥＭＯＵＴ信号が入力され
ると、ＷＲデータおよびＷＲＧＥＮ ＣＢはメモリデー
タバス８およびチェックビットバス９へ出力され、記憶
制御部１が生成した制御信号によってメモリ７の所定の
位置に格納される。以上のようにして、バス６を介して
転送されてきたデータはメモリ７に格納され、書込みサ
イクルが終了する。

【００３０】次に、データの読出しサイクルについて説
明する。図示されていないＣＰＵからバス６を介して、
読出しサイクルの起動信号が、メモリアクセス制御装置
に入力されると、記憶制御部１はメモリ７に対してタイ
ミング信号とアドレスを出力すると共に、パス制御部３
に対してＢＵＦＲＤ信号を出力する。次いで、該パス制
御部３からＲＤデータパス５内の読出し入力レジスタ５
１へＭＥＭＬＴ信号が出力され、該読出し入力レジスタ
５１がイネーブルとなり、クロック信号と同期してメモ
リ７に格納されているＲＤデータとＲＤＣＢが該入力レ
ジスタ５１にラッチされる。

【００３１】次に、前記読出し入力レジスタ５１は読出
し符号生成部５２へＲＤデータを、誤り検出部５３へＲ
Ｄ ＣＢをそれぞれ出力する。誤り検出部５３でＲＤ
ＣＢと、読出し符号生成部５２で生成されたＲＤＧＥＮ
ＣＢとを比較する。この結果が一致し、エラーがない
場合には、ＲＤデータをＲＤＭＵＸ５５へ出力する。

【００３２】次に、パス制御部３から読出し出力レジス
タ５６に、ＲＤＬＴ信号が出力されてイネーブルとな
り、クロック信号と同期してＲＤデータをラッチし、該
ＲＤデータはＭＢＯＵＴ信号が入力された読出し出力バ
ッファ５７を介して、バス６へ出力される。

【００３３】一方、前記ＲＤデータにエラーがあると判
定された場合には、該誤り検出部５３は前記記憶制御部
１とパス制御部３へエラー信号を出力すると共に、誤り
訂正部５４へシンドロームを生成して出力する。パス制
御部３はこのエラー信号を受け取ると、ＲＤＳＥＬ＝１
とし、ＲＤＭＵＸを誤り訂正部５４に接続する。該誤り
訂正部５４はクロック信号に合わせてシンドロームとＲ
Ｄデータを取り込み、周知の方法でデータのエラーを訂
正し、訂正済のコレクトデータをＲＤＭＵＸ５５へ出力
する。

【００３４】次に、パス制御部３からＷＲＳＥＬ信号
（＝０×ｆｆ）がＷＲＭＵＸ４２に出力され、エラーが
訂正されたＦＢデータは書込み符号生成部４３および書
込み出力レジスタ４４へ送られる。以下、前記データの
書込みと同様に、ＷＲデータおよびＷＲＧＥＮ ＣＢを
メモリ７へ書込む。また、前記訂正済のデ―タは出力レ
ジスタ５６にラッチされ、出力バッファ５７を介してバ
ス６へ送出される。

【００３５】図５は、上記の読出しサイクルの動作を示
すタイミングチャートである。図示されているように、
ＣＰＵの１バスサイクルの間に、ＣＡＳは２個出力さ
れ、最初のＣＡＳでメモリ７からデータが読出され、該
データに誤りがある場合には、２つ目のＣＡＳで訂正後
のデータがメモリ７の該当位置に書込まれる。この様に
して、メモリ７から読出されたデータからエラーが検出
されても、ＣＰＵの処理能力に影響を与えずに、データ
を訂正してメモリ７内のデータを正しく書換えることが
できる。

【００３６】次に、データの部分的書込み（パーシャル
ライト）サイクルの動作について説明する。図示されて
いないＣＰＵからバス６を介して、部分的書込みサイク
ルの起動信号が、メモリアクセス制御装置に入力される
と、記憶制御部１はメモリ７に対してタイミング信号と
アドレスを出力すると共に、パス制御部３に対して書込
みデ―タのバイト数に応じたＢＹＴＥＥＮＡＢ信号を出
力する。

【００３７】通常、メモリ７には図６（ａ）に示されて
いるように、データ８バイト、符号１バイトを１単位と
して格納されているが、例えば同図（ｂ）に示されてい
る２バイトのＷＲデータをメモリ７に書込みたい場合、
前記図４（ｃ）に示すように、ＷＲＭＵＸ４２の入力ａ
の線０，１および入力ｂの線２〜７を、出力ｃの線０〜
７と接続する。該ＷＲＭＵＸ４２はバス６から入力され
た前記２バイトのＷＲデータを該入力ａの線０，１か
ら、また残りの６バイトのデータはＲＤＭＵＸ５５から
供給されるＲＤデータを入力ｂの線２〜７から、出力レ
ジスタ４４および符号生成部４３に供給する。ここで、
メモリ７からのＲＤデータにエラーがある場合には、訂
正されたデータが前記入力ｂの線２〜７から供給され、
エラーがなければそのまま入力ｂの線２〜７に供給され
る。書込み符号生成部４３は、合成されたＷＲデータと
ＲＤデータ（図６（ｃ）参照）からＷＲＧＥＮ ＣＢを
生成し、出力レジスタ４４は前記合成されたデータとＷ
ＲＧＥＮ ＣＢとをラッチする。続いて、前記データの
書込みと同様に、合成されたデータおよびそのＷＲＧＥ
Ｎ ＣＢはメモリ７へ書込まれる。

【００３８】本実施例では、図５で説明したのと同様
に、ＣＰＵの１バスサイクルに、メモリ７からのデータ
の読出しと、メモリ７へのデータの書込みを行うことが
できるので、パーシャルライトサイクルをスムーズに実
行することができる。

【００３９】

【発明の効果】以上の説明から明らかなように、請求項
１の発明によれば、書込みと読出しパスという独立した
２方向のパスを持つことにより、メモリから読出された
データに訂正可能なエラーを検出した際、ＣＰＵの１バ
スサイクルの間にエラーを訂正し、かつメモリ内の該当
するデータを正しく書換えることができる。このため、
該メモリ内のデータが常に正しい値になることを保証す
ることができ、また従来方式のように訂正されたデータ
によってエラーレジスタがオーバーフローすることが無
くなる。

【００４０】請求項２の発明によれば、書込みパス手段
内の書込み用マルチプレクサで、バスからの書込みデー
タと読出しパスからのフィードバックされた読出しデー
タの双方のデータを部分的に組み合わせるように選択で
き、パーシャルライト時の書込みと読出しの動作をほぼ
同時に行うことができる。このため、パーシャルライト
時のデータ処理速度を向上することができる。

【図面の簡単な説明】

【図１】 本発明のメモリアクセス制御装置の一実施例
の概略構成を示すブロック図である。

【図２】 本実施例の主要部の構成を示すブロック図で
ある。

【図３】 本実施例のパス制御部の動作を示すフローチ
ャートである。

【図４】 書込み用マルチプレクサの選択動作を説明す
る説明図である。

【図５】 読出しサイクルの動作を示すタイミングチャ
ートである。

【図６】 パーシャルライトサイクルの動作の説明図で
ある。

【図７】 先行技術のメモリアクセス制御装置の一実施
例の概略構成を示すブロック図である。

【図８】 先行技術の動作を示すタイミングチャートで
ある。

【符号の説明】

１…記憶制御部、２…マルチプレクサ、３…データパス
制御部、４…ライトデータパス、５…リードデータパ
ス、６…バス、７…メモリ、４１…書込み入力レジス
タ、４２…書込み用マルチプレクサ、４３…書込み符号
生成部、４４…書込み出力レジスタ、４５…書込み出力
バッファ、５１…読出し入力レジスタ、５２…読出し符
号生成部、５３…誤り検出部、５４…誤り訂正部、５５
…読出し選択部、５６…読出し出力レジスタ、５７…読
出し出力バッファ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バスを介してＣＰＵから送られてきたメ
   モリへの要求に応答してメモリを制御し、対象となるデ
   ータの誤り検出とその訂正を行うメモリアクセス制御装
   置において、 メモリに対するデータのやり取りとそのタイミングを制
   御する記憶制御手段と、 バスからメモリへの方向のデータの流れを形成し、バス
   から転送されたデータを保持し、該データに対する誤り
   符号を生成してデータに付加する書込みパス手段と、 メモリからバスへの方向のデータの流れを形成し、メモ
   リから読出されたデータを保持し、該データの誤り検出
   と誤り訂正を行う読出しパス手段と、 前記記憶制御手段により起動され、前記書込みパス手段
   と読出しパス手段とを制御するパス制御部とを具備し、 メモリからのデータ読出し時であって、かつ読出された
   データに誤りが検出された場合に、ＣＰＵの１バスサイ
   クルの間に、該データを前記読出しパス手段で訂正し、
   訂正後のデータをバス上に出力すると共に、前記書込み
   パス手段を介して該メモリに書込むようにしたことを特
   徴とするメモリアクセス制御装置。
2. 【請求項２】 前記書込みパス手段内に、前記バスから
   入力されてきた書込みデータと前記読出しパス手段から
   フィードバックされた読出しデータの一方を選択する
   か、あるいは双方の一部分のデータを組み合わせて選択
   するようにした切換え手段を具備したことを特徴とする
   前記請求項１記載のメモリアクセス制御装置。