JPH05181690A - エラーリトライ方式 - Google Patents

Abstract

(57)【要約】 【構成】 この方式は、モジュール２１をアクセスした
場合、その読み出しデータがＣＰＵ１１に読み取られる
と共に、データバッファ２３に格納される。そして、デ
ータ転送エラー検出回路によりデータ転送中のデータエ
ラーが検出されると、データバッファ２３からそのデー
タの再読み出しを行う。 【効果】 これにより、モジュール２１から読み出され
るデータを保持するレジスタの内容が、１回のアクセス
によりリセットされ変化するような構成であっても、デ
ータの再読み出しが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
におけるデータ転送中のデータエラーを処理するエラー
リトライ方式に関する。

【０００２】

【従来の技術】コンピュータシステムにおいては、シス
テムバスその他のデータ転送経路を介してデータの読み
書きが行われる。図２に一般のコンピュータシステムブ
ロック図を示す。図において、中央処理装置（ＣＰＵ）
１は、モジュールボード２に搭載されたモジュール３を
システムバス４を介してアクセスする構成となってい
る。このシステムバス４には複数のモジュールボード２
が接続されており、各モジュールボード２にはそれぞれ
モジュール３が搭載されている。このモジュール３は例
えば、リードオンリーメモリやランダムアクセスメモリ
或は各種の入出力装置から構成される。上記ＣＰＵ１
は、この例ではシステムバス４を介して何れかのモジュ
ール３をアクセスし、必要なデータを読み出し、或はデ
ータの書き込みを行う。ここで例えば、モジュール３か
ら読み出されたデータがシステムバス４を経由してＣＰ
Ｕ１に転送される際に、何らかの障害によってデータエ
ラーを生じる場合がある。

【０００３】ＣＰＵ１は、パリティビット等を監視する
ことによってデータエラーを検出すると、正しいデータ
を得るために該当するモジュール３をアクセスし、デー
タの再読み出しを実行する。図３にこのような一般のデ
ータ読み出し動作フローチャートを示す。即ち、まずＣ
ＰＵがステップＳ１においてモジュールをアクセスする
と、ステップＳ２においてそのデータが読み出される。
そしてステップＳ３においてデータエラーが検出される
と、ステップＳ４によって再読み出しが行われる。また
ステップＳ３においてデータエラーが検出されない場合
には、読み出しを終了し次の処理に移る。

【０００４】

【発明が解決しようとする課題】ところで、従来特殊な
読み出し方式を採用するものにおいては上記のような再
読み出しが不可能なものが存在していた。即ち、図２の
モジュール３から読み出されたデータは、例えば図示し
ないレジスタに一旦格納され、これがシステムバス４を
介してＣＰＵ１に読み取られる。しかしながらリードリ
セット方式においては、ＣＰＵ１がそのレジスタ中のデ
ータを読み出すと直ちにそのレジスタはリセットされ別
のデータが格納されてしまう。従って、上記のようなデ
ータ転送中のデータエラーを検出して、直ちにそのレジ
スタから該当するデータの再読み出しをしようとしても
内容が変化してしまっている。本発明は以上の点に着目
してなされたもので、上記のようなリードリセット方式
を採用する場合等においても、高速でデータの再読み出
しを行うことができるエラーリトライ方式を提供するこ
とを目的とするものである。

【０００５】

【課題を解決するための手段】本発明の第１発明は、モ
ジュールのアクセスによりデータ読み出しを実行して、
データ転送中のデータエラーを検出し、当該データの再
読み出しを実行する場合に、前記モジュールのアクセス
時、読み出しデータをデータバッファに格納し、このデ
ータバッファをアクセスして前記再読み出しを実行する
ことを特徴とするエラーリトライ方式に関する。本発明
の第２発明は、アクセス対象となる複数の各モジュール
ごとに、読み出しデータを格納するためのデータバッフ
ァを設け、前記各モジュールごとのデータバッファのア
クセスアドレスを共通にしたことを特徴とするエラーリ
トライ方式に関する。

【０００６】

【作用】この方式は、モジュール２１をアクセスした場
合その読み出しデータがＣＰＵ１１に読み取られると共
に、データバッファ２３に格納される。そしてデータ転
送エラー検出回路によりデータ転送中のデータエラーが
検出されると、データバッファ２３からそのデータの再
読み出しを行う。これにより、モジュール２１から読み
出されるデータを保持するレジスタの内容が、１回のア
クセスによりリセットされ変化するような構成であって
も、データの再読み出しが可能となる。

【０００７】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明のエラーリトライ方式実施例を示
すシステムフローチャートである。本発明は図のような
手順で実施される。なおシステムの概略構成は図２に示
した従来のものと同様であって、そのモジュールを搭載
したモジュールボード及びＣＰＵを搭載したＣＰＵボー
ドは、本発明の実施のために特別の構成を必要とする。
この構成は図４を用いて後で説明する。まず図１におい
て本発明の方法の概略を説明すると、ＣＰＵ１１は、ス
テップＳ１においてモジュール２１をアクセスし、必要
なデータの読み出しを行う（ステップＳ２）。なおこの
時モジュール２１は、そのモジュールボードに搭載され
たデータバッファ２３に対しこの読み出されたデータと
同一の内容のデータを格納する。ＣＰＵ１１は読み出さ
れたデータに誤りがなければそのまま他の処理に移る
が、データエラーを検出した場合には（ステップＳ
４）、データバッファ２３をアクセスする（ステップＳ
５）。こうしてＣＰＵ１１はデータバッファ２３から前
回と同様のデータの再読み出しを実行する（ステップＳ
６）。これによって、モジュール２１からＣＰＵ１１に
至るデータ転送中のデータエラーに対処できる。

【０００８】図４には本発明の方式実施のための具体的
なシステムブロック図を示す。この図を用いて本発明の
方法を更に具体的に説明する。図において、システムバ
ス３０にはＣＰＵボード１０及びモジュールボード２０
が接続されている。なおこのシステムにおいては、シス
テムバス３０に対し複数のモジュールボード２０が接続
されているものとする。各モジュールボードは例えば、
リードオンリメモリやランダムアクセスメモリ或は各種
入出力装置に対応するものとする。ＣＰＵボード１０に
は、ＣＰＵ１１、エラーアドレスラッチ１２、リトライ
アドレス生成回路１３、アドレスマルチプレクサ１４及
びデータ転送エラー検出回路１５が設けられている。ま
たモジュールボード２０には、モジュール２１、レジス
タ２２、データバッファ２３、データマルチプレクサ２
４及びアドレスデコーダ２５が設けられている。

【０００９】上記ＣＰＵ１１は、このコンピュータシス
テム全体の動作を制御しデータの読み出しや書き込み動
作を処理するためのものである。エラーアドレスラッチ
１２は、ＣＰＵ１１が前回アクセスしたアドレス信号を
保持し、該当するアドレスから読み出されたデータに誤
りがあった場合そのアドレス信号を一時保持する回路か
ら構成される。リトライアドレス生成回路１３は、デー
タの再読み出しのための最終的なアドレス信号を生成す
るための回路である。アドレスマルチプレクサ１４は、
ＣＰＵ１１から出力されるアドレス信号とリトライアド
レス生成回路１３から出力されるアドレス信号の何れか
一方を、システムバス３０に向け出力する回路である。
データ転送エラー検出回路１５は、システムバス３０を
介して読み出されたデータの内容を例えばパリティビッ
ト等を用いて検査し、データ転送中のデータエラーが発
生した場合に、エラーアドレスラッチ１２及びアドレス
マルチプレクサ１４に所定の制御信号を出力する回路で
ある。ＣＰＵ１１は、システムバス３０を介して読み出
されたデータを受け入れる構成とされている。なお、デ
ータ転送エラー検出回路１５がデータエラーを検出した
場合、エラーアドレスラッチ１２に対し前回のアクセス
に使用したアドレス信号保持を指示すると共に、アドレ
スマルチプレクサ１４に対し選択信号を出力し、リトラ
イアドレス生成回路１３から出力されるアドレス信号を
システムバス３０に出力する選択を指示する構成とされ
ている。

【００１０】一方、モジュールボード２０において、レ
ジスタ２２はモジュール２１から読み出されたデータを
一時格納するための回路である。またデータバッファ２
３は、レジスタ２２からデータマルチプレクサ２４及び
システムバス３０を介してデータが読み出される際に、
同一のデータを一時格納しておくためのメモリから構成
される。アドレスデコーダ２５は、システムバス３０を
介して入力するアドレス信号がデータバッファ２３をア
クセスするための再読み出し用のアドレスである場合
に、データバッファ２３に読み出し制御のための信号を
出力し、データマルチプレクサ２４に対しデータバッフ
ァ２３の出力をシステムバス３０に向け送り出すよう制
御をする構成とされている。上記のような構成のシステ
ムによって本発明のエラーリトライ方式を実施すること
ができる。

【００１１】まずＣＰＵ１１がモジュール２１をアクセ
スするために所定のアドレス信号を発生すると、アドレ
スマルチプレクサ１４を介してそのアドレス信号がシス
テムバス３０に出力される。該当するモジュールボード
２０では、そのアドレス信号がアドレスデコーダ２５を
介してモジュール２１に入力し、該当するデータがレジ
スタ２２に出力される。このデータはレジスタ２２から
データマルチプレクサ２４を介してシステムバス３０に
出力される。そしてそのデータはＣＰＵボード１０のＣ
ＰＵ１１に読み取られる。一方、本発明の方式では、こ
の時読み出されたデータがレジスタ２２から一旦データ
バッファ２３に格納される。

【００１２】ここでこのようなデータがシステムバス３
０を転送中にエラーを生じたとする。この場合、ＣＰＵ
ボード１０のデータ転送エラー検出回路１５がそのデー
タエラーを検出すると、エラーアドレスラッチ１２に対
しそのデータ読み出しに前回使用されたアドレス信号の
出力を要求する。このアドレス信号はリトライアドレス
生成回路１３によって処理され、アドレスマルチプレク
サ１４を介してシステムバス３０に出力される。そし
て、モジュールボード２０のアドレスデコーダ２５にそ
のアドレス信号が入力すると、アドレスデコーダ２５は
データバッファ２３から前回格納したデータを読み出す
よう読み出し指示を出力する。なお、本発明の方式が実
施されるシステムにおいては、この際既にレジスタ２２
の中に格納されたデータは、いわゆるリードリセット方
式によって切り替わっており、再読み出しに使用できな
いものとする。アドレスデコーダ２５は、同時にデータ
マルチプレクサ２４を制御し、データバッファ２３の出
力を選択してシステムバス３０に向け出力するよう制御
する。これによって、前回読み出されたと同様のデータ
がシステムバス３０を介してＣＰＵ１１に読み出され
る。このような再読み出しは、ごく小容量のデータバッ
ファ２３をアクセスするため、極めて高速に行われる。
またレジスタ２２へ格納されたデータの内容が切り替わ
っていたとしても、何ら問題なくデータの再読み出しが
できる。

【００１３】図５に本発明の方式によるメモリアドレス
説明図を示す。上記のような再読み出しを行う場合、Ｃ
ＰＵ１１は該当するモジュールボード２０にそれぞれ１
つずつ設けられたデータバッファ２３のアクセスを行
う。従って、各データバッファ２３には固有のアドレス
を設定する必要がある。図５に示す例は、例えば各モジ
ュールにおけるデータバッファのメモリアドレスを、上
位ビットにモジュールボードアドレス３１を設定し、下
位ビットにデータバッファアドレス３２を設定する構成
とした。この場合、例えば下位アドレスであるデータバ
ッファアドレス３２を、各モジュールボードに共通なも
のとすれば、例えばアドレスデコーダ２５を各モジュー
ルボードに設けることを省略し、ＣＰＵボードにおける
リトライアドレス生成回路においてモジュールボードア
ドレス３１及び一定のデータバッファアドレス３２を生
成してアクセスするようにできる。このようにすれば、
多数のボードに設けられたデータバッファを最少のハー
ドウエアーによってアクセスすることができる。もちろ
ん各モジュールボードはメモリでも入出力装置でもどの
ようなものであってもよい。

【００１４】

【発明の効果】以上説明した本発明のエラーリトライ方
式によれば、モジュールのアクセス時に読み出しデータ
をデータバッファに格納し、データ転送中のデータエラ
ーを検出してデータの再読み出しを実行する場合には上
記データバッファをアクセスするようにしたので、読み
出しによってモジュールの出力側に設けられたレジスタ
の内容が切り替わるようなシステムにおいても、データ
の再読み出しを誤りなく行うことができる。またシステ
ムに複数のモジュールが存在する場合、各モジュール毎
にデータバッファを設け、そのデータバッファのアドレ
スを一部共通化することによって、再読み出しの際のア
ドレス発生回路等を統一し簡素化することもできる。

【図面の簡単な説明】

【図１】本発明のエラーリトライ方式実施例を示すシス
テムフローチャートである。

【図２】一般のコンピュータシステムブロック図であ
る。

【図３】一般のデータ読み出し動作フローチャートであ
る。

【図４】本発明の方式実施のためのシステムブロック図
である。

【図５】本発明の方式によるメモリアドレス説明図であ
る。

【符号の説明】

１１ ＣＰＵ ２１ モジュール ２３ データバッファ Ｓ１〜Ｓ６ 各動作ステップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 モジュールのアクセスによりデータ読み
   出しを実行して、データ転送中のデータエラーを検出
   し、当該データの再読み出しを実行する場合に、 前記モジュールのアクセス時、読み出しデータをデータ
   バッファに格納し、このデータバッファをアクセスして
   前記再読み出しを実行することを特徴とするエラーリト
   ライ方式。
2. 【請求項２】 アクセス対象となる複数の各モジュール
   ごとに、読み出しデータを格納するためのデータバッフ
   ァを設け、前記各モジュールごとのデータバッファのア
   クセスアドレスを共通にしたことを特徴とする請求項１
   記載のエラーリトライ方式。